KR900006977A - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR900006977A
KR900006977A KR1019890015296A KR890015296A KR900006977A KR 900006977 A KR900006977 A KR 900006977A KR 1019890015296 A KR1019890015296 A KR 1019890015296A KR 890015296 A KR890015296 A KR 890015296A KR 900006977 A KR900006977 A KR 900006977A
Authority
KR
South Korea
Prior art keywords
data
line
potential
switching element
memory cell
Prior art date
Application number
KR1019890015296A
Other languages
English (en)
Other versions
KR930000763B1 (ko
Inventor
요우이찌 도비다
Original Assignee
시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시기 모리야, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 시기 모리야
Publication of KR900006977A publication Critical patent/KR900006977A/ko
Application granted granted Critical
Publication of KR930000763B1 publication Critical patent/KR930000763B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 일 실시예인 DRAM의 일부를 표시하는 회로구성도.
제2도는 그 실시예에 있어서 전원전압(Vcc)과 일출력전위(V10)의 전위변화를 표시한 그래프.
제2도~제5도는 이 발명의 다른 실시예의 DRAM의 일부를 표시하는 회로구성도.

Claims (3)

  1. 메모리셀과 정보의 수수를 행하는 데이타선대와 상기 데이타선대에 접속되어 상기 데이타선대의 전위차를 증폭하여 판독데이타를 출력하는 데이타출력회로와, 한쪽 전극이 제1의 전원에 다른쪽 전극이 상기 데이타선대에 접속된 제1의 도전형의 제1의 트랜지스터를 포함하고 이 제1의 트랜지스터가 온하는 것에 의하여 상기 데이타선대의 전위설정을 행하는 제1의 전위설정수단과, 한쪽 전극이 제2의 전원에 다른쪽 전극이 상기 데이타선대에 접속된 제2의 도전형의 제2의 트랜지스터를 포함하고 이 제2의 트랜지스터가 온하는 것에 의하여 상기 데이타선대의 전위설정을 행하는 제2의 전위설정수단과, 상기 제1의 전위설정수단에 의한 설정전위보다도 상기 제2의 트랜지스터의 스레시홀드전압정보, 상기 제2의 전원축에 시프트시킨 전위를 상기 제2의 트랜지스터의 게이트에 부여하는 게이트전위 제어수단과 외부로부터 부여되는 행어드레스신호를 받는 행어드레스입력수단과 상기 행어드레스입력수단으로부터의 행어드레스신호에 응답하여 상기 메모미셀어레이를 선택하는 행선택수단과, 외부에서 부여되는 열어드레스신호를 받는 열어드레스입력수단과 상기 열어드레스입력수단으로부터의 열어드레스신호에 응답하여 상기 비트선대를 선택하는 열선택수단과, 상기 메모리셀의 판독데이타를 전달하는 적어도 1개의 데이타전달선대와, 상기 열선택수단에 의하여 상기 복수의 비트선대중의 적어도 1쌍과 상기 적어도 1쌍의 데이타전달선과를 결합하는 결합수단과, 상기 데이타전달선대에 결합하여 상기 데이타전달선대의 전위차를 증폭하는 증폭수단과, 제1의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 충전하기 위한 충전수단과, 제2의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 방전하기 위한 스위칭소자수단과, 상기 스위칭소자수단의 제어전극의 전위와 상기 데이타전달선의 전위와의 사이에서 상기 스위칭소자수단의 스레시홀드전압정도의 차이를 갖는 전압을 부여하는 전압공급수단과를 구비한 반도체 기억장치.
  2. 행 및 열상으로 배열되는 복수의 메모리셀로서 이루어지는 메모리셀어레이와, 상기 메모리셀어레이를 선택하기 위한 복수의 워드선과 상기 메모리셀어레이와 데이타의 전달을 하기 위한 복수의 비트선대를 구비한 반도체기억장치에 있어서 외부로부터 부여되는 행어드레스신호를 받는 행어드레스입력수단과, 상기 행어드레스입력수단으로부터의 행어드레스신호에 응답하여 상기 메모리셀어레이를 선택하는 행선택수단과, 외부에서 부여되는 열어드레스신호를 받는 열어드레스입력수단과, 상기 열어드레스입력수단으로부터의 열어드레스신오에 응답하여 상기 비트선대를 선택하는 열선택수단과 상기 메모리셀의 판독데이타를 전달하는 적어도 1개의 데이타전달선대와, 상기 열선택수단에 의하여 상기 복수의 비트선대중의 적어도 1쌍과 상기 적어도 1쌍의 데이타전달선대를 결합하는 결합수단과, 상기 데이타전달선대에 결합하여 상기 데이타전달선대의 전위차를 증폭하는 증폭수단과, 제1의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 충전하기 위한 충전수단과, 제2의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 방전하기 위한 스위칭소자수단과, 상기 스위칭소자수단의 제어전극의 전위와 상기 데이타전달선의 전위와의 사이에서 상기 스위칭소자수단의 스레시홀드전압정도의 차이를 갖는 전압을 부여하는 전압공급수단을 구비한 반도체기억장치.
  3. 메모리셀의 판독데이타를 전달하는 적어도 1개의 데이타전달선대와, 상기 열선택수단에 의하여 상기 복수의 비트선대중의 적어도 1쌍과 상기 적어도 1쌍의 데이타전달선대를 결합하는 결합수단과, 상기 데이타전달선대에 결합하여 상기 데이타전달선대의 전위차를 증폭하는 증폭수단과, 제1의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 충전하기 위한 충전수단과, 제2의 전원과 상기 데이타전달선대의 사이에 설치되어 상기 데이타전달선대를 방전하기 위한 스위칭소자수단과, 상기 스위칭소자수단의 제어전극의 전위와 상기 데이타전달선의 전위와의 사이에서 장기 스위칭소자수단의 스레시홀드전압정도의 차이를 갖는 전압을 부여하는 전압공급수단을 구비한 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890015296A 1988-10-24 1989-10-24 반도체 기억장치 KR930000763B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-267388 1988-10-24
JP63267388A JPH0817034B2 (ja) 1988-10-24 1988-10-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR900006977A true KR900006977A (ko) 1990-05-09
KR930000763B1 KR930000763B1 (ko) 1993-02-01

Family

ID=17444156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890015296A KR930000763B1 (ko) 1988-10-24 1989-10-24 반도체 기억장치

Country Status (4)

Country Link
US (1) US5115412A (ko)
JP (1) JPH0817034B2 (ko)
KR (1) KR930000763B1 (ko)
DE (1) DE3934894A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2748053B2 (ja) * 1991-07-23 1998-05-06 三菱電機株式会社 半導体記憶装置
JP2869226B2 (ja) * 1991-09-19 1999-03-10 三菱電機株式会社 半導体記憶装置
KR0127263B1 (ko) * 1993-02-23 1997-12-29 사토 후미오 반도체 집적회로
JPH08111094A (ja) * 1994-10-12 1996-04-30 Nec Corp スタチック型半導体記憶装置
US5671181A (en) * 1994-12-16 1997-09-23 Matsushita Electric Industrial Co., Ltd. Data read circuit used in semiconductor storage device
FR2762434B1 (fr) * 1997-04-16 1999-05-28 Sgs Thomson Microelectronics Circuit de lecture de memoire avec dispositif de limitation de precharge
US7106635B1 (en) * 2004-01-29 2006-09-12 Sun Microsystems, Inc. Bitline booster circuit and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272834A (en) * 1978-10-06 1981-06-09 Hitachi, Ltd. Data line potential setting circuit and MIS memory circuit using the same
JPS57127989A (en) * 1981-02-02 1982-08-09 Hitachi Ltd Mos static type ram
JPS5940397A (ja) * 1982-08-31 1984-03-06 Toshiba Corp デ−タ読み出し回路
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
JPS61221812A (ja) * 1985-03-27 1986-10-02 Mitsubishi Electric Corp 電圧発生回路
JPH0746509B2 (ja) * 1985-10-25 1995-05-17 日立超エル・エス・アイエンジニアリング株式会社 スタテイツクｒａｍ

Also Published As

Publication number Publication date
US5115412A (en) 1992-05-19
DE3934894C2 (ko) 1992-07-09
JPH0817034B2 (ja) 1996-02-21
DE3934894A1 (de) 1990-04-26
KR930000763B1 (ko) 1993-02-01
JPH02116082A (ja) 1990-04-27

Similar Documents

Publication Publication Date Title
KR910009550B1 (ko) 메모리 집적회로
KR970029841A (ko) 감소 칩 영역을 가진 반도체 메모리 소자
US5315555A (en) Sense amplifier for performing a high-speed sensing operation
KR970051296A (ko) 다수의 뱅크를 갖는 반도체 메모리 장치
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR890010905A (ko) 반도체 기억장치 및 액세스방법
KR920013456A (ko) 반도체 기억장치
KR890012312A (ko) 반도체 기억장치
KR950006869A (ko) 반도체 기억장치
KR900000904A (ko) 반도체기억장치와 이것을 이용한 데이터패스(data path)
EP0661709B1 (en) Semiconductor memory having a high speed sense amplifier
KR920020508A (ko) 다중 워드 라인 선택기를 구비한 다이내믹 랜덤 억세스 메모리 장치
US5587944A (en) High density multistate SRAM and cell
US4535255A (en) Positive feedback amplifier circuitry
KR960005618A (ko) 반도체 기억장치
KR930005017A (ko) 반도체 dram 장치
KR930003149A (ko) 공통 입출력선을 가지는 데이타 전송회로
US4045785A (en) Sense amplifier for static memory device
KR940008227A (ko) 개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치
JP2865078B2 (ja) 半導体記憶装置
KR880008340A (ko) Cmos 게이트 어레이의 고밀도 rom
KR900006977A (ko) 반도체기억장치
KR950014246B1 (ko) 반도체 기억장치
KR920006983A (ko) 저잡음 감지 구조를 가진 반도체 메모리 장치
KR970003270A (ko) 반도체메모리소자의 테스트를 위한 고속 기록회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040120

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee