DE3934894A1 - Datenleseschaltkreis fuer eine halbleiterspeichereinrichtung und verfahren zum auslesen von daten - Google Patents

Description

Die Erfindung bezieht sich allgemein auf Halbleitereinrichtungen und insbesondere auf Verbesserungen in einem Schaltkreis zum Auslesen von Daten in einer Halbleitereinrichtung. Genauer bezieht sie sich auf eine Konfiguration eines Datenausleseschaltkreises zur Erzielung eines sicheren und zuverlässigen Schaltkreisbetriebes, selbst im Falle einer Potentialänderung in einer Versorgungsspannung.

Die Fig. 1 zeigt eine schematische Konfiguration einer gesamten Datenleseeinrichtung eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM), der eine der Halbleitereinrichtungen darstellt. Bezüglich Fig. 1 enthält der DRAM eine Speicherzellenmatrix MA, einen Adreßpuffer AB, einen Y-Dekodierer ADY, einen Lesesignalverstärker, einen Ein/Ausgabeschaltkreis SI und einen Ausgabepufferschaltkreis OB.

Die Speicherzellenmatrix MA enthält eine Mehrzahl von Speicherzellen, die in der Form einer Matrix angeordnet sind, und deren jede Information speichert.

Der Adreßpuffer AB empfängt ein externes Adreßsignal A, das von außen angelegt wird, um ein internes Adreßsignal a zu erzeugen und dieses an den X-Dekodierer ADX und den Y-Dekodierer ADY anzulegen. Der Adreßpuffer AB empfängt eine Zeilenadresse und eine Spaltenadresse zeitlich gemultiplext.

Der X-Dekodierer ADX empfängt das interne Adreßsignal a vom Adreßpuffer AB, um ein Signal zur Auswahl einer entsprechenden Zeile der Speicherzellenmatrix MA zu erzeugen.

Der Y-Dekodierer ADY empfängt das interne Adreßsignal a vom Adreßpuffer AB, um ein Signal zur Auswahl einer entsprechenden Spalte oder entsprechenden Spalten der Speicherzellenmatrix MA zu erzeugen. Synchronisationssignale zum Empfang der Zeilen- und Spaltenadresse bei X-Dekodierer ADX und Y-Dekodierer ADY werden von einem -Signal bzw. einem -Signal geliefert. Das Signal definiert den Zeitpunkt, zu dem der X-Dekodierer eine Zeilenadresse empfängt, während das Signal denjenigen Zeitpunkt definiert, zu dem der Y-Dekodierer ADY eine Spaltenadresse akzeptiert.

Der Lesesignalverstärker und Ein/Ausgabeschaltkreis SI ist ein Schaltkreisblock, der Lesesignalverstärker und einen Ein/Ausgabeschaltkreis enthält. Die Lesesignalverstärker lesen und verstärken die Information, die in der ausgewählten Speicherzelle der Speicherzellenmatrix MA gespeichert ist. Der Ein/Ausgabeschaltkreis verbindet eine entsprechende Spalte der Speicherzellenmatrix MA mit dem Ausgabepufferschaltkreis OB als Reaktion auf ein dekodiertes Adreßsignal des Y-Dekodierers ADY. Dies bedeutet, daß der Ein/Ausgabeschaltkreis SI die Information der gewählten Speicherzelle oder der gewählten Speicherzellen als ausgelesene Daten D _R an den Ausgabepuffer OB als Reaktion auf ein dekodiertes Adreßsignal des Y-Dekodierers ADY ausgibt.

Der Ausgabepufferschaltkreis OB wird als Reaktion auf ein Taktsignal Φ _S aktiviert und empfängt ausgelesene Daten D _R , um die Daten in entsprechende Ausgabedaten D _OUT zu konvertieren und diese dann auszugeben.

Ein Steuersignalgeneratorschaltkreis CG ist als peripherer Schaltkreis zur Steuerung der verschiedenen Schaltzeitpunkte des DRAM gebildet. Der Steuersignalgeneratorschaltkreis CG erzeugt ein Vorspannungspotential VB zur Vorspannung von Bitleitungen, ein Wortleitungs-Treibersignal R _n zum Ansteuern einer ausgewählten Wortleitung, ein Aktivierungssignal Φ _S zur Aktivierung des Ausgabepufferschaltkreises OB und Aktivierungssignale Φ _A und Φ _B zur Aktivierung des Leseverstärkers.

Die Fig. 2 zeigt eine schematische Konfiguration der Speicherzellenmatrix MA der Fig. 1. Bezüglich Fig. 2 umfaßt die Speicherzellenmatrix MA eine Mehrzahl von Bitleitungspaaren BP 0, BP 1, . . ., BPm, die in Spaltenrichtung angeordnet sind, und eine Mehrzahl von Wortleitungen WL 1, WL 2, . . ., WLn, die in Zeilenrichtung angeordnet sind und die Bitleitungspaare BP 0-BPm kreuzen. Ein Bitleitungspaar BP (BP stellt im weiteren eine allgemeine Notation für die Bitleitungspaare BP 0-BPm dar) umfaßt komplementäre Bitleitungen BL und . Dies bedeutet, daß das Bitleitungspaar BP 0 eine Bitleitung BL 0 und eine komplementäre Bitleitung umfaßt, und daß das Bitleitungspaar BP 1 Bitleitungen BL 1 und umfaßt. Ähnlich umfaßt das Bitleitungspaar BPm Bitleitungen BLm und . Dieses Bitleitungspaar bildet ein sogenanntes "gefaltetes Bitleitungsschema" und daher ist eine einzelne Speicherzelle 1 im Kreuzungsbereich jedes Bitleitungspaares BP mit jeder Wortleitung WL gebildet.

Das Bitleitungspaar BP ist mit einem Vorspannungs/Ausgleichsschaltkreis 2 gebildet, um Potentiale auf den Bitleitungen BL und des Bitleitungspaares BP während einer RAS Vorspannungsperiode (während das Signal logisch High oder auf dem H-Niveau ist) auf ein vorgewähltes Potential VB ausgleichen oder vorspannen zu können.

Das Bitleitungspaar ist ferner mit einem Lesesignalverstärker 50 zum Lesen und differentiellen Verstärken einer Potentialdifferenz zwischen den Bitleitungen BL und versehen. Der Lesesignalverstärker 50 wird als Reaktion auf die Leseverstärkeraktivierungssignale Φ _A und Φ _B aktiviert. Der Leseverstärker 50 wird mit zwei Arten von Aktivierungssignalen Φ _A und Φ _B versorgt, da der Lesesignalverstärker normalerweise die Funktion besitzt, das Potential einer auf niedrigem Potential liegenden Bitleitung auf das Massepotential zu entladen und das Potential auf der anderen auf höherem Potential liegenden Bitleitung auf das Niveau einer Versorgungsspannung Vcc zu heben, und es somit notwendig ist, diesen mit Taktsignalen zur Aktivierung dieser Lade- und Entladeoperationen zu versorgen.

Transfergates T 0 und T 0′, T 1 und T 1′, . . ., Tm und Tm′ sind zwischen den Bitleitungspaaren BP und den Datenein/ausgabebussen I/O und gebildet, die selektiv die Bitleitungen abhängig von dem dekodierten Adreßsignal des Y-Dekodierers ADY mit diesen verbinden. Die Transfergates T 0 und T 0′ verbinden die Bitleitungen BL 0 und mit den Datenein/ausgabebussen I/O bzw. in Abhängigkeit von einem dekodierten Adreßsignal AD 0. Die Transfergates T 1 und T 1′ verbinden die Bitleitungen BL 1 und mit den Datenein/ausgabebussen I/O bzw. in Abhängigkeit von einem dekodierten Spaltenadreßsignal AD 1. Die Transfergates Tm und Tm′ verbinden die Bitleitungen BLm und mit den Datenein/ausgabebussen I/O bzw. in Abhängigkeit von einem dekodierten Spaltenadreßsignal ADm. Eine Datenleseoperation wird nun kurz beschrieben.

Zuerst werden die Potentiale auf den Bitleitungen BL und auf ein vorgewähltes Potential VB durch den Vorspannungs/Ausgleichsschaltkreis 2 vorgespannt. Wenn ein Speicherzyklus gestartet wird, wird ein externes Zeilenadreßsignal in einem internen Bereich des Speichers akzeptiert und an den X-Dekodierer weitergeleitet, nachdem die Vorspannung vervollständigt ist. Der X-Dekodierer ADX dekodiert dieses interne Zeilenadreßsignal, um ein Signal zur Auswahl einer entsprechenden Wortleitung zu erzeugen. Entsprechend wird das Wortleitungstreibersignal Rn auf die ausgewählte Wortleitung übertragen, wodurch das Potential auf dieser gewählten Wortleitung angehoben wird. Daher werden im Falle z. B. der Auswahl der Wortleitung WL 1 Speicherzellendaten auf die Bitleitungen BL übertragen, während die Bitleitungen auf dem Vorspannungspotential verbleiben.

Die Lesesignalverstärker 50 werden dann als Reaktion auf die Aktivierungssignale Φ _A und Φ _B aktiviert, um zu lesen und eine Potentialdifferenz zwischen zusammengehörenden Bitleitungspaaren zu verstärken. Nachdem sich die Potentialdifferenz auf dem Bitleitungspaar BP gebildet hat, wird ein dekodiertes Spaltenadreßsignal vom Y-Dekodierer ADY ausgegeben, um ein Bitleitungspaar auszuwählen, so daß dieses ausgewählte Bitleitungspaar über die Transfergates mit den Datenein/ausgabebussen I/O und verbunden wird. Die an die Datenein/ausgabebussen I/O und übertragenen Daten werden als ausgelesene Daten D _R an den Ausgabepufferschaltkreis OB übergeben.

Die Konfiguration und der Betrieb des Ausgabepufferschaltkreises OB wird nun in Bezugnahme auf die Fig. 3 beschrieben.

Die Fig. 3 zeigt einen Ausgabepufferschaltkreis OB, der mit einem Paar der Datenein/ausgabebusse I/O und verbunden ist. Es ist zu beachten, daß in einem normalen DRAM die Speicherzellenmatrix in eine Mehrzahl von Blöcke unterteilt ist. Daher sind die Datenein/ausgabebusse entsprechend jedem der Teilblöcke gebildet und der Ausgabepufferschaltkreis ist entsprechend jedem Paar der Datenein/ausgabebusse gebildet.

Bezüglich Fig. 3 umfaßt der Ausgabepufferschaltkreis OB einen Stromspiegelverstärker 3 zur differentiellen Verstärkung einer Potentialdifferenz zwischen den Datenein/ausgabebuspaaren I/O und und einen Ausgabetreiber 4, um Ausgabedaten D _OUT als Reaktion auf eine Ausgabe dieses Stromspiegelverstärkers 3 zu erhalten.

Der Stromspiegelverstärker 3 umfaßt n-Kanal MOSFETs (insulated gate type field effect transistors = Feldeffekttransistoren mit isoliertem Gate) Q 1, Q 2 und Q 5 und p-Kanal MOSFETs Q 3 und Q 4. Das Gate des n-Kanal MOSFET Q 1 ist mit einer internen Datenein/ausgabeleitung DL, die Drain mit einem Knoten N 1 und die Source mit der Drain des n-Kanal MOS-Transistors Q 5 verbunden. Das Gate des n-Kanal MOSFET Q 2 ist mit einer internen Datenein/ausgabeleitung , die Drain mit einem Knoten N 2 und die Source mit der Drain des n-Kanal MOS-Transistors Q 5 verbunden. Die Source des p-Kanals MOSFET Q 3 ist mit einer ersten Versorgungsspannung Vcc, das Gate mit einem Knoten N 2 und die Drain mit dem Knoten N 1 verbunden. Das Gate und die Drain des P-Kanal MOSFET Q 4 sind mit dem Knoten N 2 und die Source mit der ersten Versorgungsspannung Vcc verbunden. Das Gate des n-Kanal MOSFET Q 5 ist mit Leseaktivierungssignal Φ _S , die Drain mit den Sources der n-Kanal MOSFET Q 1 bzw. Q 2 und die Source mit einem zweiten Versorgungspotential (dem Massepotential) verbunden.

Die p-Kanal MOSFETs Q 3 und Q 4 bilden einen Stromspiegelschaltkreis und wirken auch als Lasten für die n-Kanal MOSFETs Q 1 und Q 2. Der n-Kanal MOSFET Q 5 aktiviert diesen Stromspiegelverstärker 3 als Reaktion auf ein Leseaktivierungssignal Φ _S und wirkt auch in der Weise, daß ein durch diesen fließenden Strom konstant gehalten wird.

Zueinander komplementäre Daten werden von den Knoten N 1 und N 2 ausgegeben und zum Ausgabetreiber gesandt.

Als Dioden geschaltete n-Kanal Transistoren Q 6 und Q 7 sind gebildet, um die Potentiale auf den Datenein/ausgabebussen I/O und , insbesondere die internen Datenein/ausgabeleitungen DL und , auf ein vorgewähltes Potential vorzuspannen. Das Gate und die Drain des n-Kanal MOSFET Q 6 sind mit einer ersten Versorgungsspannung Vcc und die Source mit dem Datenein/ausgabebus I/P verbunden. Das Gate und die Drain des n-Kanal MOSFET Q 7 sind mit einer ersten Versorgungsspannung Vcc und die Source mit dem Datenein/ausgabebus verbunden. Diese als Dioden geschalteten MOSFETs Q 6 und Q 7 spannen die Datenein/ausgabebusse I/O bzw. auf das Potential (Vcc-V _TN ) vor. V _TN stellt Schwellenspannungen der n-Kanal MOSFETs dar. Der Betrieb des Ausgabepufferschaltkreises OB wird nun kurz beschrieben.

Wie bereits beschrieben worden ist, werden die Daten der ausgewählten Speicherzelle durch den Y-Dekoder ADY auf die Datenein/ausgabebusse I/O und übertragen. Übereinstimmend damit wird das Potential auf einem der auf dem Potential (Vcc-V _TN ) liegenden Datenein/ausgabebusse I/O und erniedrigt, der mit der Bitleitung mit logischem Low bzw. dem L-Niveau verbunden ist. Inzwischen ist das Potential auf dem anderen Datenein/ausgabebus, der mit der Bitleitung auf dem H-Niveau verbunden ist, nicht abgesunken, sondern auf dem Potential (Vcc-V _TN ) aufrechterhalten geblieben. Dies ist dadurch möglich, daß die parasitäre Kapazität der Datenein/ausgabebuse I/O und erheblich größer ist, als diejenige der Bitleitungen BL, wodurch ein Anstieg im Potential weniger erfolgt.

Die Potentialdifferenz, die zwischen den Datenein/ausgabebussen I/O und auftritt, wird durch Aktivierung des Stromspiegelverstärkerschaltkreises 3 als Reaktion auf ein Leseaktivierungssignal Φ _S verstärkt. Die verstärkten Daten werden zum Ausgabetreiber 4 übertragen, um in diesem in externe Daten D _OUT konvertiert und an den äußeren Bereich der Einheit ausgegeben zu werden.

Die Empfindlichkeit des Stromspiegelverstärkerschaltkreises 3, der die MOSFETs Q 1 und Q 2 am Eingang umfaßt, wird normalerweise durch die Niveaus der angelegten Biaspotentiale, die an seine Eingabeknoten (die Gates der MOSFETs Q 1 und Q 2) angelegt sind, beeinflußt. Falls die Biasspannung, die an die Eingabeknoten des Verstärkerschaltkreises 3 angelegt ist, über ein gewisses Niveau angehoben wird, bedeutet dies, daß eine an die Drain des Konstantstrom-MOSFET Q 5 angelegte Spannung als Reaktion entsprechend ansteigt. Es sollte hier darauf hingewiesen werden, daß sich die MOSFETs Q 1 und Q 2 in einem leitenden (ON) Zustand aufgrund der Biasspannungen der Datenein/ausgabebusse I/O und befinden. Falls der Verstärkerschaltkreis 3 bei einer Spannung wie +5 V arbeitet, besitzt der Konstantenstrom-MOSFET Q 5 keine ideale Konstantstromcharakteristik, da seine Drainspannung auf einen vergleichbar niedrigen Wert begrenzt ist. Daher wird der Drainstrom des Konstantstrom-MOSFET Q 5 durch eine Vergrößerung der Drainspannung erhöht. Die Erhöhung des Drainstromes des Konstantstrom-MOSFET Q 5 vergrößert die Drainströme der MOSFETs Q 1 und Q 2 im Eingangsbereich des Verstärkerschaltkreises 3. Wenn das Potential des komplementären Datenein/ausgabebusses (insbesondere die interne Datenein/ausgabeleitung ) kleiner als dasjenige des internen Datenein/ausgabebusses I/O (insbesonder die Datenein/ausgabeleitung DL) in Übereinstimmung mit den ausgelesenen Daten wird, vergrößert sich der Drainstrom des MOSFET Q 1 in diesem Fall, während derjenige des MOSFET Q 2 sich verkleinert. Damit wird das Potential am Knoten N 1 verringert, so daß ein Spannungssignal des L-Niveaus vom Knoten N 1 an den Ausgabetreiber 4 übertragen wird.

Falls im Gegensatz hierzu das Potential auf dem Datenein/ausgabebus kleiner wird als dasjenige auf dem komplementären Datenein/ausgabebus I/O, wird der Drainstrom des MOSFET Q 1 verkleinert, während sich derjenige des MOSFET Q 2 vergrößert. Daher wird ein Signal auf dem H-Niveau vom Knoten N 1 ausgegeben. In diesem Fall wird jedoch die Drainspannung des MOSFET Q 2 durch eine sich entwickelnde Spannung zwischen der Source und der Drain des p-Kanal MOSFET Q 4 herabgesetzt. Daher ist der Anstieg im Drainstrom des MOSFET Q 2 vergleichsweise klein. Das Potential am Knoten 2 wird auf das Gate des p-Kanal MOSFET Q 3 zurückgekoppelt. Damit ist die Zunahme einer zwischen dem Gate und der Source des MOSFET Q 3 anzulegenden Spannung auf einen vergleichsweise kleinen Wert beschränkt. Daher wird der Anstieg im Drainstrom des MOSFET Q 3 vergleichsweise klein. Ungeachtet der Tatsache, daß der Drainstrom des MOSFET Q 1 durch eine Vergrößerung im Drainstrom des Konstantstrom-MOSFET Q 5 erhöht wird, ist die Zunahme des Drainstromes des MOSFET Q 3 verlgeichsweise gering, so daß das Signal eines High-Niveaus, das vom Knoten N 1 ausgegeben wird, nur einen vergleichsweise niedrigen Wert erreicht.

Im Falle, daß der Verstärkungsfaktor des Verstärkerschaltkreises 3 dadurch erhöht wird, daß man die Drain-Source Leitfähigkeit der MOSFETs Q 3 und Q 4 vergleichsweise klein macht, wird der Wert des Signales vom High-Niveau bemerkenswert verkleinert, da die an das Paar von Eingangsknoten angelegte Biasspannung angehoben wird. Diese Absenkung des Signalswertes vom High-Niveau des Verstärkerschaltkreises 3 hindert den Ausgabetreiber 4 daran, genaue Daten abzuleiten.

Falls die an das Eingangsknotenpaar des Verstärkerschaltkreises 3 angelegte Biasspannung unter einen gewissen Wert abgesenkt wird, wird der Drainstrom des Kontantenstrom-MOSFET Q 5 verringert. Diese Verringerung des Drainstromes des Konstantstrom-MOSFET Q 5 verursacht eine Verminderung eines über den MOSFET Q 3 fließenden Ladestromes einer Eingangskapazität des Ausgabetreibers 4 oder eine Verminderung eines über den MOSFET Q 1 fließenden Entladestromes einer Eingangskapazität des Ausgabetreibers 4, wodurch die Arbeitsgeschwindigkeit des Verstärkerschaltkreises 3 reduziert wird.

Biaspotentiale auf den Datenein/ausgabebussen I/O und werden durch die MOSFETs Q 6 und Q 7 auf ein angemessenes Maß vermindert. Das heißt, daß entsprechende Potentiale auf den Datenein/ausgabebussen I/O und durch die MOSFETs Q 6 und Q 7 auf den angemessenen Wert (Vcc-V _TN ) gesetzt werden, um die Arbeitsgeschwindigkeit und die Empfindlichkeit des Verstärkerschaltkreises 3 zu verbessern und eine genaue Datenleseoperation auszuführen.

Es ist empirisch bekannt und z. B. in der US 45 07 759 beschrieben, daß die Empfindlichkeit des Verstärkerschaltkreises 3 dadurch vergrößert werden kann, daß entsprechende Potentiale auf den Datenein/ausgabebussen I/O und auf den Wert (Vcc-V _TN ) voreingestellt werden, und dieser damit in einem optimalen Zustand arbeitet.

Allgemein ist bei einem integrierten Schaltkreis ein genaues Arbeiten des Schaltkreises sogar bei fluktuierender Versorgungsspannung wünschenswert. Daher muß der Schaltkreis so ausgebildet sein, daß ein optimaler Betrieb selbst dann vorliegt, wenn die Versorgungsspannung Vcc im Bereich von etwa ±10% schwankt. Nun wird der Betrieb des Verstärkerschaltkreises 3 bei einer Fluktuation der Versorgungsspannung beschrieben.

Fig. 4 zeigt schematisch die Schwankung des Potentials V _IO auf den Datenein/ausgabebussen I/O und (im weiteren als Ein/Ausgabepotential V _IO bezeichnet) als Folge einer Fluktuation der Versorgungsspannung.

Wie in Fig. 4 gezeigt ist, bezeichnet Vcc 1 ein normales Versorgungspotential und Vcc 2 ein um Δ V über dem normalen Versorgungspotential Vcc 1 liegendes Potential.

Das Versorgungspotential Vcc besitzt den Wert Vcc 1 während der Zeitperiode t 0-t 1. In diesem Zustand sind die als Dioden geschalteten n-Kanal MOSFETs Q 6 und Q 7 beide in einem leitenden (ON) Zustand und daher ist das Ein/Ausgabepotential V _IO auf ein gewünschtes Potential (Vcc 1-V _TN ) gesetzt.

Es wird nun angenommen, daß sich die Versorgungsspannung um Δ V in Richtung des Potentials Vcc 2 aufgrund verschiedener Ursachen vom Zeitpunkt t 1 bis zum Zeitpunkt t 2 erhöht. Die MOSFETs Q 6 und Q 7 sind ebenfalls auch während dieser Periode beide ON, so daß auch das Ein/Ausgabepotential V _IO mit dem Anstieg der Versorgungsspannung Vcc ansteigt. Das Potential V _IO der Datenein/ausgabebusse I/O und wird schließlich auf den Wert (Vcc 2-V _TN ) gesetzt.

Die beiden MOSFETs Q 6 und Q 7 sind während der Periode vom Zeitpunkt t 2 bis zum Zeitpunkt t 3, während der die Versorgungsspannung Vcc auf dem Potential Vcc 2 gehalten wird, beide ON, so daß das Ein/Ausgabepotential V _IO ebenfalls auf das Potential (Vcc 2-V _TN ) gesetzt ist.

Die erhöhte Versorgungsspannung Vcc wird vom Wert Vcc 2 auf den Wert Vcc 1 während der Periode vom Zeitpunkt t 3 bis zum Zeitpunkt t 4, nachdem die Zeit Δ t 1 verstrichen ist, vermindert. In diesem Fall liegt das Potential auf den Datenein/ausgabebussen I/O und auf dem Wert (Vcc 2-V _TN ), so daß die als Dioden geschalteten MOSFETs Q 6 und Q 7 in Sperrichtung geschaltet werden, da ihre Anoden auf der Seite der Versorgungsspannung Vcc liegen. Daher fließt kein Strom von den Datenein/ausgabebussen I/O und zu einer Spannungsversorgung Vcc und damit wird das Ein/Ausgabepotential V _IO nicht in Übereinstimmung mit einer Verringerung des Potentials der Versorgungsspannung Vcc abgesenkt.

Folglich wird das Ein/Ausgabepotential V _IO allmählich über die MOSFETs Q 6 und Q 7 oder einen für die Datenein/ausgabebusse I/O und parasitären "Leckwiderstand" (ein inverser Widerstand im Bereich des PN-Überganges) entladen. Entsprechend wird das Ein/Ausgabepotential V _IO langsam vermindert und erreicht den Wert (Vcc 1-V _TN ) um Δ t 2 verspätet nach dem Zeitpunkt t 4 zum Zeitpunkt t 5. Dieses Zeitintervall t 2 ist z. B. mehrere hundert Millisekunden bis zu mehreren Sekunden lang, was keine vernachlässigbare Zeitspanne für den Schaltkreisbetrieb ist.

Wie oben beschrieben wird im Falle, daß sich die Versorgungsspannung Vcc einmal über das normale Versorgungspotential Vcc 1 erhöht und anschließend wieder auf das Potential Vcc 1 einstellt, die Rückstellung des Datenein/ausgabepotentials V _IO erheblich verzögert. Daher wird das Ein/Ausgabepotential V _IO höher als das Potential (Vcc-V _TN ) während des Zeitraumes von t 3 bis t 5 gesetzt, wodurch die Verstärkungsfähigkeit und die Empfindlichkeit des Stromspiegelverstärkerschaltkreises 3 herabgesetzt wird und damit ein optimaler Betrieb des Ausgabeschaltkreises OB, wie optimale Verarbeitungsgeschwindigkeit und Empfindlichkeit nicht garantiert ist.

Eine solche Konfiguration ist in der oben erwähnten US 45 07 759 von Yasui et al beschrieben, bei der ein Potential auf einer allgemeinen Datenleitung auf das Potential (Vcc-V _TN ) in einem statischen Speicher vorgespannt und ebenfalls ein höherer Widerstand zur Erhaltung des Biaspotential auf der allgemeinen Datenleitung gebildet ist. Der erwähnte Stand der Technik beschreibt darin eine Konfiguration, bei der eine allgemeine Datenleitung auf das vorgewählte Potential nur dann vorgespannt ist, wenn der Stromspiegelverstärkerschaltkreis in Betrieb ist und folglich weist die Referenz nicht auf ein Problem hin, das eine Potentialschwankung der allgemeinen Datenleitung als Begleiterscheinung einer Schwankung der Versorgungsspannung betrifft.

Eine solche Konfiguration ist in der US 46 70 706 von Tobita beschrieben, bei der ein p-Kanal MOS-Transistor zwischen einem Ausgabeknoten und der Masse gebildet ist, um die Ausgabespannung eines Spannungserzeugungsschaltkreises stabil zu machen. Bei diesem Stand der Technik besitzt der Spannungserzeugungsschaltkreis p-Kanal und n-Kanal MOSFETs, die komplementär miteinander bei einer Ausgabestufe verbunden sind, und daher wird eine Rauschspannung verhindert und die Leistungsaufnahme ebenfalls reduziert, wenn diese MOSFETs bei der Ausgabestufe in einem kritischen Zustand zwischen einem leitenden Zustand und einem nicht-leitenden Zustand betrieben werden.

Es ist daher Aufgabe der Erfindung, eine verbesserte Halbleiterspeichereinrichtung zu bilden, die selbst bei einer Schwankung in der Versorgungsspannung zuverlässig arbeitet. Weiterhin soll diese Halbleiterspeichereinrichtung fähig sein, selbst bei einer Schwankung der Versorgungsspannung zuverlässiges und schnelles Datenauslesen auszuführen. Die Halbleiterspeichereinrichtung mit einem Datenleseschaltkreis soll unter optimalen gewählten Bedingungen arbeiten und nicht von einer Schwankung der Versorgungsspannung beeinflußt werden. Es soll eine Schaltkreiskonfiguration zur Anlegung einer Biasspannung, die genügend schnell der Schwankung in der Versorgungsspannung folgen kann, an eine Datenein/ausgabeleitung in einer Halbleiterspeichereinrichtung eines Datenausgabeleitungssystems gebildet werden. Es soll ferner eine Schaltkreiskonfiguration gebildet werden zum Betrieb eines Stromspiegelverstärkers zum Lesen und Verstärken von Lesedaten unter optimalen Bedingungen, selbst wenn die Versorgungsspannung fluktuiert. Weiter soll ein Verfahren zum schnellen und zuverlässigen Datenlesen, selbst bei fluktuierender Versorgungsspannung, gebildet werden. Ferner soll ein Verfahren für den Betrieb eines Stromspiegelverstärkers zum Lesen und Verstärken von Lesedaten gebildet werden, so daß dies immer unter optimalen Bedingungen erfolgen kann, selbst wenn die Versorgungsspannung schwankt.

Die Halbleiterspeichereinrichtung in Übereinstimmung mit der vorliegenden Erfindung umfaßt einen Datenausgabebus zur Übertragung von Daten einer ausgewählten Speicherzelle und einen Stromspiegelverstärker zum Lesen und Verstärken eines Signalpotentiales auf dem Datenausgabebus. Die Halbleiterspeichereinrichtung der vorliegenden Erfindung umfaßt ferner einen ersten Potentialschaltkreis zum Setzen einer Spannung auf dem Datenausgabebus auf ein erstes Potential, und einen zweiten Potentialschaltkreis zum Erfassen des Potentiales auf dem Datenausgabebus, der in Abhängigkeit von diesem erfaßten Potential aktiviert wird, um das Potential auf dem Datenausgabebus auf das erste Potential zu setzen.

Der erste Potentialschaltkreis umfaßt einen Ladeschaltkreis, der zwischen einem ersten Versorgungspotential und dem Datenausgabebus gebildet ist. Der zweite Potentialschaltkreis umfaßt eine erste Schaltkreisanordnung, die in Abhängigkeit von der erfaßten Potentialverschiebung in Richtung auf das erste Versorgungspotential bezüglich des ersten Potentiales auf dem Datenausgabebus aktiviert wird und den Datenausgabebus mit einer zweiten Spannungsversorgung verbindet, und einen Steuerschaltkreis zur Steuerung des Betriebes der ersten Schaltkreisanordnung. Dieser Steuerschaltkreis deaktiviert den zweiten Potentialschaltkreis in Abhängigkeit vom Setzen des Potentiales auf dem Datenausgabebus auf das erste Potential durch den aktivierten zweiten Potentialschaltkreis.

In dem Falle, daß der Ladeschaltkreis aus einem als Diode geschalteten ersten Transistor eines ersten Leitfähigkeitstypes gebildet ist, ist die erste Schaltkreisanordnung aus einem zweiten Transistor eines zweiten Leitfähigkeitstypes gebildet, der zwischen dem Datenausgabebus und der zweiten Spannungsversorgung angeordnet ist.

Der Steuerschaltkreis legt eine Spannung, die durch Verschiebung des ersten Versorgungspotentiales in Richtung des zweiten Versorgungspotentiales um eine Summe einer Schwellenspannung des ersten Transistors des Ladeschaltkreises und derjenigen des zweiten Transistors gewonnen wird, auf das Gate des zweiten Transistors des zweiten Potentialschaltkreises an. Der Datenausgabebus besitzt ein Potential, das auf das erste Potential durch den ersten Potentialschaltkreis über das erste Versorgungspotential gesetzt ist. Wenn der Datenausgabebus ein Potential besitzt, das abhängig von der Schwankung des ersten Versorgungspotentiales verschoben ist und der erste Potentialschaltkreis damit nicht funktioniert, so wirkt der zweite Potentialschaltkreis und verschiebt das in Richtung des ersten Versorgungspotentiales verschobene Potential in entgegengesetzter Richtung hierzu und stellt dieses Potential wieder auf den Wert des ersten Potentiales ein. Entsprechend kann das Potential auf dem Datenausgabebus den Schwankungen im Versorgungspotential mit hoher Geschwindigkeit folgen.

Folglich ist es für den Datenleseverstärker möglich, selbst dann immer unter optimalen Bedingungen zu arbeiten, wenn das Versorgungspotential schwankt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1: ein Diagramm, das schematisch die Gesamtkonfiguration eines herkömmlichen DRAM zeigt;

Fig. 2: ein Diagramm, das schematisch die Konfiguration eines Bereiches einer Speicherzellenmatrix des herkömmlichen DRAM zeigt;

Fig. 3: ein Diagramm der Konfiguration des Datenleseschaltkreises des herkömmlichen DRAM;

Fig. 4: ein Diagramm, das die Verbindung zwischen einem Biaspotential eines Datenausgabebusses und eines ersten Versorgungspotentiales in dem herkömmlichen DRAM zeigt;

Fig. 5: ein Diagramm, das die Konfiguration eines Datenleseschaltkreises in Übereinstimmung mit einer ersten Ausführung der Erfindung zeigt;

Fig. 6: ein Diagramm, das ein Verhältnis zwischen dem Biaspotential des Datenausgabebusses und dem ersten Versorgungspotential in Übereinstimmung mit der Schaltkreiskonfiguration der Fig. 5 zeigt;

Fig. 7: ein Diagramm, das die Konfiguration des Datenleseschaltkreises in Übereinstimmung mit einer anderen Ausführung der Erfindung zeigt;

Fig. 8: ein Diagramm, das die Konfiguration des Datenleseschaltkreises in Übereinstimmung mit einer weiteren Ausführung der Erfindung zeigt;

Fig. 9: ein Diagramm, das die Konfiguration des Datenleseschaltkreises in Übereinstimmung mit einer weiteren Ausführung der Erfindung zeigt;

Fig. 10: ein Diagramm, das die Konfiguration des Datenleseschaltkreises in Übereinstimmung mit einer weiteren Ausführung der Erfindung zeigt; und

Fig. 11: ein Diagramm, das die Konfiguration des Datenleseschaltkreises in Übereinstimmung mit einer weiteren Ausführung der Erfindung zeigt.

Die Fig. 5 zeigt die Konfiguration eines Teiles eines Datenleseschaltkreises in der Halbleitereinrichtung in Übereinstimmung mit einer Ausführung der Erfindung. Bezüglich Fig. 5 umfaßt der Datenleseschaltkreis einen Ladepotentialversorgungsschaltkreis 5 und Schaltelemente Q 8 und Q 9, damit das Potential auf den Datenein/ausgabebussen I/O und den Schwankungen der Versorgungsspannung folgen kann. Als Dioden geschaltete n-Kanal MOSFETs Q 6 und Q 7 und ein Ausgabepufferschaltkreis OB zum Lesen von Daten umfassen ähnliche Funktionen und Operationen, die durch gleiche Nummern in der Fig. 3 bezeichnet sind.

Der Potentialversorgungsschaltkreis 5 umfaßt als Dioden geschaltete n-Kanal und p-Kanal MOSFETs Q 10 und Q 11 und einen vergleichsweise hohen Widerstand R 1. Das Gate und die Drain des MOSFET Q 10 sind mit einer ersten Versorgungsspannung Vcc verbunden. Die Source des MOSFET Q 11 ist mit der Source des MOSFET Q 10 und das Gate und die Drain sind mit einer Signalleitung L 1 verbunden. Der Widerstand R 1 ist zwischen der Signalleitung L 1 und einem zweiten Versorgungspotential (einem Massepotential) gebildet. Der MOSFET Q 10 bewirkt einen Spannungsabfall V _TN , während der MOSFET Q 11 einen Spannungsabfall von |V _TP | bewirkt. |V _TP | ist die Schwellenspannung des p-Kanal MOSFET Q 11. Der Widerstand R 1 ist vorgesehen, um zu verhindern, daß das Potential auf der Signalleitung L 1 auf ein vorgewähltes Potential oder darüber aufgrund eines Leckstromes durch einen MOSFET oder ähnlichem ansteigt. Der Widerstand R 1 bildet ferner einen Strompfad zwischen dem ersten Versorgungspotential Vcc und dem zweiten Versorgungspotential (dem Massepotential), und legt ein vorgewähltes Signalpotential an die Signalleitung L 1 über diesen Strompfad an.

Das Schaltelement Q 8 ist aus einem p-Kanal MOSFET Q 8 gebildet. Die Source des MOSFET Q 8 ist mit dem Datenein/ausgabebus I/O, die Drain mit dem zweiten Versorgungspotential (dem Massepotential) und das Gate mit der Signalleitung L 1 verbunden. Das Schaltelement Q 9 ist aus einem p-Kanal MOSFET Q 9 gebildet. Die Source des MOSFET Q 9 ist mit dem komplementären Datenein/ausgabebus , die Drain mit dem Massepotential und das Gate mit der Signalleitung L 1 verbunden.

Der Betrieb des in Fig. 5 gezeigten Schaltkreises wird nun mit Bezugnahme auf Fig. 6 beschrieben. Die Fig. 6 zeigt die Verschiebung eines Ein/Ausgabepotentiales V _IO entsprechend einer Verschiebung der Versorgungsspannung Vcc. Entsprechend des Spannungsabfalles aufgrund der jeweiligen Schwellenspannungen der MOSFETs Q 10 und Q 11, bewirkt der Potentialversorgungsschaltkreis 5 ein Potential V _{L 1} auf der Signalleitung L 1, die gegeben ist als:

V _L1∼Vcc-V _TN -|V _TP |.

Die Versorgungsspanne Vcc erreicht das Potential Vcc 1 während des Zeitraumes von t 0 bis t 1. In diesem Zustand wird die Eingangsspannung V _IO auf das Potential (Vcc 1-V _TN ) durch die MOSFETs Q 6 und Q 7 wie bisher üblich gesetzt. Währenddessen ist das Potential V _L1 auf der Signalleitung L 1 auf das Potential

(Vcc-V _TN -|V _TP |)

wie oben beschrieben gesetzt. Daher erreichen die Potentialdifferenzen zwischen den jeweiligen Gates und Sources der MOSFETs Q 8 und Q 9 den Wert |V _TP |. Entsprechend sind die p-Kanal MOSFETs Q 8 und Q 9 in einem kritischen Zustand zwischen einem leitenden Zustand und einem nicht-leitenden Zustand. Daher gibt es nur einen geringen Stromfluß von den Datenein/ausgabebussen I/O und zur zweiten Spannungsversorgung (dem Massepotential) über die p-Kanal MOSFETs Q 8 und Q 9. Damit bleibt das Ein/Ausgabepotential V _IO auf dem Wert (Vcc-V _TN ) vom Zeitpunkt t 0 bis zum Zeitpunkt t 1.

Die Versorgungsspannung Vcc beginnt zum Zeitpunkt t 1, vom Wert Vcc 1 auf den Wert Vcc 2 zu steigen. In diesem Falle sind die MOSFETs Q 6 und Q 7 in einem leitenden (ON) Zustand und das Potential V _IO auf den Datenein/ausgabebussen I/O und steigt ebenfalls auf den Wert (Vcc 2-V _TN ). Ferner steigt auch das Potential auf der Signalleitung L 1 an, so daß die Potentialdifferenzen zwischen den jeweiligen Sources und Gates der p-Kanal MOSFETs Q 8 und Q 9 beide den Wert |V _TP | erreichen und diese damit nicht durchschalten. Damit steigt auch das Ein/Ausgabepotential V _IO mit diesem steigenden Potential wie herkömmlich an. Die Versorgungsspannung Vcc fällt im Zeitraum zwischen den Zeitpunkten t 3 und t 4 vom Wert Vcc 2 auf den Wert Vcc 1. Es wird nun angenommen, daß die Versorgungsspannung Vcc um den Zeitpunkt t 3 gleich Vc 0 (< Vcc 2) ist. Um diesen Zeitpunkt t 3 werden die n-Kanal MOSFETs Q 6 und Q 7 gesperrt, da die Versorgungsspannung Vc 0 unter das Ein/Ausgabepotential V _IO abgesenkt ist, wobei das Ein/Ausgabepotential V _IO auf dem Wert (Vcc 2-V _TN ) bleibt. Währenddessen erreicht das Potential VL 1 auf der Signalleitung L 1 den Wert

(Vc 0-V _TN -|V _TP |).

Damit erreichen die Potentialdifferenzen zwischen den jeweiligen Sources und Gates der p-Kanal MOSFETs Q 8 und Q 9 den Wert

(Vcc 2-Vc 0)+|V _TP |<|V _TP |.

Entsprechend werden die MOSFETs Q 8 und Q 9 leitend, und es fließt ein Strom über diese von den Datenein/ausgabebussen I/O und zum zweiten Versorgungspotential (dem Massepotential), so daß das Ein/Ausgabepotential V _IO ebenfalls unter den Wert Vcc 2 absinkt.

Selbst wenn die n-Kanal MOSFETs Q 6 und Q 7 in einem OFF-Zustand sind, werden die p-Kanal MOSFETs Q 8 und Q 9 danach leitend, so daß das Ein/Ausgabepotential V _IO ebenfalls abgesenkt wird, wenn sich das Potential der Versorgungsspannung Vcc vermindert. Entsprechend erreicht das Datenein/ausgabepotential V _IO ebenfalls den Wert (Vcc 1-V _TN ) zum Zeitpunkt t 4′, der nahezu gleich dem Zeitpunkt t 4 ist, wie in Fig. 6 gezeigt.

Nach dem Zeitpunkt t 4′ werden die MOSFETs Q 6 und Q 7 wieder leitend, während die p-Kanal MOSFETs Q 8 und Q 9 nicht durchschalten, sondern sich in einem kritischen Zustand zwischen ON und OFF befinden, wodurch das Ein/Ausgabepotential auf dem Potential (Vcc 1-V _TN ) gehalten wird.

Da sich das Ein/Ausgabepotential V _IO ohne Verzögerung in Übereinstimmung mit der Änderung der Versorgungsspannung Vcc ändert, erreicht das Ein/Ausgabepotential V _IO wie beschrieben worden ist stets das Potential (Vcc-V _TN ), selbst bei einer Änderung in der Versorgungsspannung Vcc. Da das Potential (Vcc-V _TN ) stets an die Gates der n-Kanal MOSFETs Q 1 und Q 2 (vgl. Fig. 3) in einem Stromspiegelverstärkerschaltkreis 3 (der im Ausgabepufferschaltkreis OB enthalten ist) angelegt ist, verursacht die Änderung in der Versorgungsspannung Vcc keine verminderte Empfindlichkeit des Verstärkerschaltkreises 3, wodurch ein optimaler Schaltkreisbetrieb für den Ausgabepufferschaltkreis gewährleistet ist.

In der vorherigen Ausführung ist beschrieben, daß die Empfindlichkeit des Stromspiegelverstärkerschaltkreises 3 vergrößert wird, wenn das Ein/Ausgabepotential V _IO auf den Wert (Vcc-V _TN ) gesetzt wird. Dies ist jedoch nur empirisch bekannt, so daß die Konfiguration in Fig. 7 verwendet werden kann, falls die Empfindlichkeit des Stromspiegelverstärkerschaltkreises 3 weiter vergrößert wird, wenn das Ein/Ausgabepotential V _IO auf den Wert (Vcc-2V _TN ) gesetzt wird.

Bezüglich der Fig. 7 umfaßt ein Potentialversorgungsschaltkreis 5 einen als Diode in Vorwärtsrichtung geschalteten n-Kanal MOSFET Q 14, der zwischen dem MOSFET Q 10 und dem p-Kanal MOSFET Q 11 gebildet ist. Ferner sind als Dioden geschaltete n-Kanal MOSFETs Q 12 und Q 13 jeweils zwischen den Datenein/ausgabebussen I/O und und den n-Kanal MOSFETs Q 6 und Q 7 gebildet, um ein Biaspotential an die Datenein/ausgabebusse anzulegen. Entsprechend fällt das auf die Datenein/ausgabebusse zu übertragende Biaspotential auf einen Wert von (Vcc-2V _TN ) durch die Schwellenspannungen V _TN der n-Kanal MOSFETs Q 12 und Q 13. Währenddessen erreicht das auf die Signalleitung L 1 zu übertragende Potential einen Wert von

(Vcc-2V _TN -|V _TP |).

Eine in Fig. 8 gezeigte Konfiguration kann anstelle dieser Konfiguration verwendet werden, wenn das Potential der Datenein/ausgabebusse I/O und auf ein vorgewähltes Potential durch Verwendung der in Fig. 5 und 7 gezeigten und als Dioden geschalteten MOSFETs vorgespannt werden soll. Die Konfiguration in Fig. 8 ist in der Art, daß n-Kanal MOSFETs Q 6 und Q 7 statt der als Dioden geschalteten MOSFETs zwischen dem ersten Versorgungspotential Vcc und den Datenein/ausgabebussen I/O bzw. gebildet sind, die Gates besitzen, die ein invertiertes Signal des Leseaktivierungssignales Φ _S empfangen.

Da das invertierte Signal nicht über den Wert des Versorgungspotentiales Vcc steigt, tritt bei dieser Konfiguration ein Spannungsabfall durch die Schwellenspannungen der MOSFETs Q 6 und Q 7 auf, und damit kann ein gewünschtes Biaspotential an die Datenein/ausgabebusse I/O und angelegt werden. Da die Datenein/ausgabebusse I/O und während der Aktivierung des Stromspiegelverstärkerschaltkreises 3 nicht beaufschlagt werden, kann darüber hinaus die Leistungsaufnahme im Bereich des Datenleseschaltkreises vermindert werden.

In den Konfigurationen der Fig. 5, 7 und 8 befinden sich die Schaltelemente Q 8 und Q 9 in einen kritischen Zustand zwischen ON und OFF. Anstelle dieser Konfigurationen können die MOSFETs Q 8 und Q 9 jedoch zuverlässig in einen sperrenden Zustand versetzt werden durch die Verwendung einer Konfiguration der Fig. 9. Bezüglich Fig. 9 sind als Dioden geschaltete MOSFETs Q 10 und Q 11 parallel zu einem Widerstand R 2 in einem Potentialversorgungsschaltkreis 5′ angeordnet. Ein Anschluß des Widerstandes R 2 ist mit dem Versorgungspotential Vcc und der andere Anschluß mit der Signalleitung L 1 verbunden. Der Wert des Widerstandes R 2 beträgt etwa das 22 bis 50fache des Wertes des Widerstandes R 1.

Bei dieser Konfiguration kann das Potential V _L1 auf der Signalleitung L 1 entsprechend der Beaufschlagung über den Widerstand R 2 folgendermaßen gesetzt werden:

V _L1∼(Vcc-V _TN -|V _TP |)+Δ V′

Entsprechend erreichen die jeweiligen Potentialunterschiede zwischen den jeweiligen Sources und Gates der MOSFETs Q 8 und Q 9 während der Zeitspanne zwischen den Zeitpunkten t 0 und t 3 und nach dem Zeitpunkt t 4′ in Fig. 6 den Wert (|V _TP |-Δ V′), wodurch der OFF-Zustand der MOSFETs Q 8 und Q 9 sichergestellt wird. Damit kann der Stromfluß von den Datenein/ausgabebussen I/O und zum Massepotential während der oben beschriebenen Periode zuverlässig auf Null gesetzt werden.

In jeder der oben beschriebenen Ausführungen ist der z. B. aus Polysilizium gebildete Widerstand R 1 zwischen der Drain des p-Kanal MOSFET Q 11 und dem Massepotential angeordnet, um das Potential auf der Ausgangssignalleitung L 1 unter die Versorgungsspannung Vcc abzusenken. Es kann jedoch ein als Widerstand geschalteter MOS-Transistor diesen Widerstand ersetzen. Das heißt, daß jedes Element mit Widerstandskomponenten den Widerstand R 1 ersetzen kann.

Die oben beschriebenen Ausführungen beschreiben denjenigen Fall, bei dem das Beaufschlagungspotential der Datenein/ausgabebusse I/O und den Wert (Vcc-V _TN ) mit einer Betriebsversorgungsspannung Vcc erreicht, die als erstes Versorgungspotential verwendet wird. Die vorliegende Erfindung ist auch dann anwendbar, wenn das Beaufschlagungspotential der Datenein/ausgabebusse (das Biaspotential) den Wert Vcc/2 oder (Vcc/2-V _TN ) erreicht. Falls das Biaspotential der Datenein/ausgabebusse gleich Vcc/2 ist, bedeutet dies, daß das Potential (Vcc/2 + V _TN ) als erstes Versorgungspotential anstelle von Vcc verwendet werden kann. Ein Schaltkreis zur Erzeugung des Potentiales (Vcc/2 + V _TN ) kann z. B. einfach durch eine Reihenschaltung von Widerständen und einen als Diode geschalteten MOSFET gebildet werden. Falls das Beaufschlagungspotential der Datenein/ausgabebusse I/O und den Wert Vcc/2 - V _TN erreicht, kann ferner das Potential Vcc/2 als erstes Versorgungspotential verwendet werden. Die vorliegende Erfindung besitzt nämlich eine Anwendbarkeit mit irgendwelchen als erste Versorgungspotentiale benutzten Potentialen. Zusätzlich kann ein anderes Potential V _SS als das Massepotential generell als zweites Potential benutzt werden.

Alle genannten Ausführungen verwendeten als ein Beispiel für die Halbleiterspeichereinrichtung einen DRAM, bei dem ein Paar von Ausgabebussen I/O und mit einem Ausgabepufferschaltkreis verbunden ist. Die vorliegende Erfindung ist jedoch auch auf statische RAM mit einem Paar von allgemeinen Datenbussen, die einem Ausgangspufferschaltkreis entsprechen, anwendbar, wie in Fig. 10 gezeigt.

Bezüglich der Fig. 10 umfaßt der statische RAM ein Mehrzahl von in Form einer Matrix angeordneten Speicherzellen MC, eine Mehrzahl von Wortleitungen WL, deren jede mit einer Reihe der Speicherzellen verbunden ist, und eine Mehrzahl von Bitleitungspaaren BL und , deren jedes mit einer Spalte der Speicherzellen verbunden ist. Ein Auswahlgate ist gebildet, das abhängig von einer Ausgabe des Y-Dekodierers (nicht dargestellt) durchschaltet, um ein entsprechendes Paar der Bitleitungen mit allgemeinen Datenleitungen CD und zu verbinden und damit Daten einer ausgewählten Speicherzelle auf die Datenleitungen CD und zu übertragen. Ein Verstärker 3′ ist zum Lesen und Verstärken eines Signalpotentiales auf den allgemeinen Datenleitungen CD und gebildet. Der Verstärker 3′ überträgt ausgelesene Daten zu einem Ausgabepuffer. Externe Ausgabedaten werden über diesen Ausgabepuffer erhalten. Ein statischer RAM besitzt im allgemeinen einen ähnlichen Dekodierer, wie ein DRAM; er unterscheidet sich jedoch von einem DRAM in der Art und Weise, wie eine Zeilen- und eine Spaltenadresse zum selben Zeittakt in einem inneren Bereich des Speichers durch ein Signal (oder ) akzeptiert werden. Im statischen RAM ist jede Speicherzelle MC mit einer Bitleitung BL oder einer komplementären Bitleitung verbunden, und zueinander komplementäre Daten werden auf ein komplementäres Bitleitungspaar BL und übertragen. Wenn ein Bitleitungspaar BL und als Folge eines dekodierten Spaltenadreßsignales des Y-Dekodierers mit den allgemeinen Datenleitungen CD und verbunden wird, änder sich das Potential auf den allgemeinen Datenleitungen in Abhängigkeit von den ausgelesenen Daten. Die auf den allgemeinen Datenleitungen auftretende Potentialänderung wird durch den Verstärker 3′ verstärkt und als Auslesedaten an den Ausgangspuffer übertragen. Es ist daher also auch bei diesem statischen RAM notwendig, daß die entsprechenden Potentiale dieser allgemeinen Datenleitungen auf ein vorgewähltes Potential vorgespannt werden, um einen einwandfreien Betrieb des Verstärkers 3′ zu ermöglichen. Daher laden als Dioden geschaltete n-Kanal MOSFETs Q 60 und Q 70 die allgemeinen Datenleitungen CD und auf ein vorgewähltes Potential (Vcc-V _TN ) auf, und zusätzlich sind Schaltelemente Q 80 und Q 90 mit den entsprechenden allgemeinen Datenleitungen CD und verbunden, damit die Potentialänderung auf diesen allgemeinen Datenleitungen der Schwankung eines Versorgungsspannungspotentiales folgen kann.

Ferner ist ein Potentialversorgungsschaltkreis 5 zur Betriebssteuerung dieser Schaltelemente Q 80 und und Q 90 gebildet. Ein Ausgang dieses Potentialversorgungsschaltkreises ist mit den Gates der MOSFETs Q 80 und Q 90 verbunden. Eine solche Konfiguration kann dazu führen, daß sich das Potential auf den allgemeinen Datenleitungen in Übereinstimmung mit einer Schwankung in der Versorgungsspannung ändert, was zu einem einwandfreien Betrieb des Verstärkerschaltkreises 3′ führt.

In den vorhergehenden Ausführungen sind Fälle beschrieben worden, bei denen die Daten sowohl eingeschrieben als auch ausgelesen werden konnten. Die vorliegende Erfindung ist jedoch auch auf solche Konfigurationen wie Nur-Lese-Speicher (ROM) anwendbar, bei denen die Inhalte der Speicherzellen festliegen. Dies bedeutet, daß dieselbe Konfiguration wie des RAM im ROM der Fig. 11 gebildet ist; es ist jedoch ein Schema mit einer einzigen Bitleitung BL anstelle eines Bitleitungspaares verwendet und jede der Bitleitungen BL ist mit einem einzelnen Datenbus DB über ein Auswahlgate SG verbunden. Um das Potential auf diesem Datenbus DB zu lesen und zu verstärken, ist es notwendig, eine Referenzspannung an eine Referenzspannungssignalleitung RB anzulegen und diese Referenzspannung mit einem Signalpotential auf dem Datenbus DB zu vergleichen und die Auslesedaten zu verstärken. In diesem Fall wird das Potential auf der Referenzspannungsleitung gleich der Spannung einer Biasspannung auf dem Datenbus DB gemacht.

Damit kann derselbe Effekt im ROM wie in den oben beschriebenen Ausführungen dadurch erreicht werden, daß in Verbindung mit dem Datenbus DB bzw. der Referenzspannungsleitung RB als Dioden geschaltete n-Kanal MOSFETs Q 65 und Q 75 für die Biasspannungsversorgung, und p-Kanal MOSFETs Q 85 und Q 95 und ein Spannungsversorgungsschaltkreis 5, der dafür sorgt, daß die Potentialabweichung auf dem Datenbus DB und dem Referenzspannungsbus RB den Fluktuationen in der Versorgungsspannung folgen kann, gebildet sind. Der MOSFET Q 75 beaufschlagt den Datenbus DB mit dem Potential (Vcc-V _TN ), und der MOSFET Q 65 spannt die Referenzspannungsleitung RB auf das Potential (Vcc-V _TN ) vor. Die p-Kanal MOSFETs Q 85 und Q 95 entladen den Referenzspannungsbus RB bzw. den Datenbus DB. Der Spannungsversorgungsschaltkreis 5 steuert den ON/OFF-Zustand der p-Kanal MOSFETs Q 85 und Q 95.

Derselbe Effekt, wie in den oben beschriebenen Ausführungen läßt sich ferner in den oben beschriebenen Ausführungen auch dann erreichen, wenn p- und n-Polaritäten miteinander vertauscht sind, und ferner die Versorgungsspannung Vcc und das Massepotential miteinander vertauscht sind, ober wenn Vcc gleich Null und das Massepotential auf -Vcc gesetzt werden.

Selbst im Falle, daß der Transistor zur Vorspannung der Datenübertragungsleitung nicht-leitend aufgrund der Fluktuationen des ersten Spannungsversorgungspotentiales wird und damit nicht mehr fähig ist, ein gewünschtes Potential auf die Datenübertragungsleitungen zu legen, bleiben in Übereinstimmung mit der oben beschriebenen Erfindung die Schaltelemente in einem leitenden Zustand, so daß das Potential auf der Datenübertragungsleitung auf ein vorgewähltes Potential gesetzt wird. Folglich ist es dem Potential auf der Datenübertragungsleitung möglich, den Schwankungen des ersten Versorgungspotentials mit großer Geschwindigkeit zu folgen, was zu einem optimalen Betrieb des Datenausgabeschaltkreises selbst bei einer fluktuierenden Versorgungsspannung führt.

Claims (19)

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (1; MC), angeordnet als Matrix von Zeilen und Spalten;
einer Mehrzahl von Spaltensignalleitungen (BP; BL, ; BL), deren jede mit einer Zeile der Mehrzahl von Speicherzellen verbunden ist, wobei jede Spaltensignalleitung Daten einer ausgewählten Speicherzelle überträgt;
eine Einrichtung (ADY, T 0-Tm; T 0; -Tm′; TG; SG) zum Auswählen einer entsprechenden Spaltensignalleitung in Abhängigkeit von einer externen Adresse;
einem Datenausgabebus (I/O, ; CD, ; DB) zum Übertragen eines Signalpotentiales einer ausgewählten Spaltensignalleitung;
eine Einrichtung (3; 3′) zum Lesen und Verstärken des Signalpotentiales auf dem Datenausgabebus;
erste ein Potential setzende Einrichtungen (Q 6, Q 7; Q 60, Q 70; Q 65, Q 75), die den Datenausgabebus auf ein erstes Potential setzen und zwischen einem ersten Versorgungspotential und dem Datenausgabebus geschaffen sind; und
zweite ein Potential setzende Einrichtungen ( 5, Q 8, Q 9; 5′, Q 8, Q 9; 5, Q 80, Q 90) zum Erfassen des Potentiales auf dem Datenausgabebus und zum Setzen des Datenausgabebuspotentiales auf das erste Potential in Abhängigkeit von dem erfaßten Potential.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste ein Potential setzende Einrichtung (Q 6, Q 7; Q 60, Q 70; Q 65, Q 75) Einrichtungen (Q 6, Q 7; Q 6, Q 7, Q 12, Q 13) zum Versorgen des Datenausgabebusses mit dem ersten Potential umfaßt, wobei dieses erste Potential eine Funktion des ersten Versorgungspotentiales ist; und daß die zweite ein Potential setzende Einrichtung (5, Q 8, Q 9; 5′, Q 8, Q 9; 5, Q 80, Q 90) Einrichtungen (Q 8, Q 9) umfaßt, die aktiviert werden, wenn sich das Potential auf dem Datenausgabebus in Richtung des ersten Versorgungspotentials relativ zum ersten über die Versorgungseinrichtungen angelegten Potential verschiebt, um den Datenausgabebus mit einem zweiten Versorgungspotential zu verbinden, wodurch das Datenausgabebuspotential auf den Wert des ersten Potentiales zurückgestellt wird.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite ein Potential setzende Einrichtung (5, Q 8, Q 9; 5′, Q 8, Q 9; 5, Q 80, Q 90) erste Schaltelemente (Q 8, Q 9), die zwischen dem Datenausgabebus und einem zweiten Versorgungspotential geschaffen sind und eine kritische Spannung zur Definition eines leitenden/nicht-leitenden Zustandes besitzen, und eine Einrichtung (5, 5′) zum Anlegen einer Steuerspannung mit einer Potentialverschiebung um im wesentlichen die kritische Spannung vom ersten Potential in Richtung des zweiten Versorgungspotentiales an einen Steuerknoten der ersten Schaltelementeinrichtung.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste ein Potential setzende Einrichtung mindestens eine zweite Schalteinrichtung einer ersten Polarität (Q 6, Q 7; Q 6, Q 7, Q 12, Q 13) umfaßt, die eine kritische Spannung aufweist und zwischen dem ersten Versorgungspotential und dem Datenausgabebus gebildet ist, wobei die zweite Schaltelementeinrichtung eine angelegte Spannung um die kritische Spannung vermindert und diese überträgt, wodurch das Potential auf dem Datenausgabebus auf ein Potential gesetzt wird, das um eine Spannung als Produkt der Anzahl der zweiten Schaltelemente mit der kritischen Spannung gegenüber dem ersten Versorgungspotential vermindert ist; und
die eine Steuerspannung anlegenden Einrichtung eine Reihenschaltung von dritten Schaltelementeinrichtungen der ersten Polarität und vierten Schaltelementeinrichtungen einer zweiten Polarität, die als Widerstandsschaltung zwischen dem ersten Versorgungspotential und dem Steuerknoten der ersten Schaltelementeinrichtung gebildet sind, wobei die Anzahl der dritten Schaltelementeinrichtung gleich der der zweiten Schaltelementeinrichtungen und die Anzahl der vierten Schaltelementeinrichtungen gleich der der ersten Schaltelementeinrichtungen ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Schaltelementeinrichtung jeweils einen Feldeffekttransistor vom Typ mit isoliertem Gate umfaßt.

6. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (1), angeordnet als Matrix von Zeilen und Spalten;
einer Mehrzahl von Bitleitungspaaren (BP; BL, ), deren jede mit einer Spalte der Mehrzahl von Speicherzellen verbunden ist und erste und zweite Bitleitungen (BL, ) zum Übertragen von komplementären Daten umfaßt;
Einrichtungen (ADY, T 0-Tm, T 0′-Tm′; TG) zum Auswählen eines entsprechenden Bitleitungspaares in Abhängigkeit von einer externen Adresse;
einem Datenausgabebus (I/O, ; CD, ) zum Übertragen eines Signalpotentiales von einem ausgewählten Paar der Bitleitungen, wobei der Datenausgabebus eine erste Datenausgabeleitung (I/O; CD) zum Übertragen eines Signalpotentiales der ersten Bitleitung (BL) und eine zweite Datenausgabeleitung (; ) zum Übertragen eines Signalpotentiales der zweiten Bitleitung () aufweist;
eine Einrichtung (3; 3′) zum Lesen und Verstärken einer Potentialdifferenz auf dem Datenausgabebus;
erste ein Potential setzende Einrichtungen (Q 6, Q 7; Q 60, Q 70), die zwischen einem ersten Versorgungspotential und jeder der ersten und zweiten Datenausgabeleitungen zum Setzen der ersten und zweiten Datenausgabeleitungen auf ein erstes Potential, gebildet sind; und
zweite ein Potential setzende Einrichtungen (5, Q 8, Q 9; 5′, Q 8, Q 9; 5, Q 80, Q 90) zum Erfassen von entsprechenden Potentialen auf den ersten und zweiten Datenausgabeleitungen und zum Setzen der ersten und zweiten Datenausgabeleitungen auf das erste Potential in Abhängigkeit von den erfaßten Potentialen.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die erste ein Potential setzende Einrichtung eine erste Einrichtung (Q 6; Q 6, Q 12), die zwischen dem ersten Versorgungspotential und der ersten Datenausgabeleitung gebildet ist zum Versorgen der ersten Datenausgabeleitung mit dem ersten Potential, und eine zweite Einrichtung (Q 7; Q 7, Q 13), die zwischen dem ersten Versorgungspotential und der zweiten Datenausgabeleitung gebildet ist zum Versorgen der zweiten Datenausgabeleitung mit dem ersten Potential, umfaßt, wobei das erste Potential eine Funktion des ersten Versorgungspotentiales ist; und daß die zweite ein Potential setzende Einrichtung eine Einrichtung (Q 8, Q 9), die aktiviert wird, wenn die Potentiale auf den ersten und zweiten Datenausgabeleitungen in Richtung auf das erste Versorgungspotential relativ zum ersten Potential, das von den ersten und zweiten Versorgungseinrichtungen angelegt wird, verschoben sind, um die Potentiale der ersten und zweiten Datenausgabeleitungen wieder auf den Wert des ersten Potentiales zurückzustellen.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die zweite ein Potential setzende Einrichtung eine erste Schaltelementeinrichtung (Q 8), die zwischen der ersten Datenausgabeleitung und einer zweiten Spannungsversorgung gebildet ist, eine zweite Schaltelementeinrichtung (Q 9), die zwischen der zweiten Datenausgabeleitung und dem zweiten Versorgungspotential gebildet ist, wobei jede der ersten und zweiten Schaltelementeinrichtungen eine kritische Spannung zur Definition eines leitenden/nicht-leitenden Zustandes besitzt, und eine Einrichtung zum Anlegen einer Steuerspannung mit einer Potentialverschiebung um im wesentlichen die kritische Spannung vom ersten Potential in Richtung des zweiten Versorgungspotentiales an einen Steuerknoten von jeder der ersten und zweiten Schaltelementeinrichtungen, aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet,
daß die erste ein Potential setzende Einrichtung erste und zweite Versorgungseinrichtungen aufweist, zum Versorgen der ersten bzw. der zweiten Datenausgabeleitung mit einem ersten Potential, wobei die erste und zweite Versorgungseinrichtung jeweils mindestens eine dritte Schaltelementeinrichtung einer ersten Polarität (Q 6, Q 7; Q 6, Q 7, Q 12, Q 13) aufweist und die dritte Schaltelementeinrichtung eine kritische Spannung zur Definition eines leitenden/nicht-leitenden Zustandes aufweist;
daß die dritte Schaltelementeinrichtung eine angelegte Spannung um deren kritische Spannung herabsetzt, wodurch die Potentiale auf den ersten und zweiten Datenausgabeleitungen auf einen Wert gesetzt werden, der gegenüber der ersten Versorgungsspannung um eine Spannung, die durch Multiplikation der Anzahl der dritten Schaltelementeinrichtungen mit ihren kritischen Spannungen erhalten wird, vermindert ist;
daß die erste und zweite Schaltelementeinrichtung jeweils aus Schaltelementen einer zweiten Polarität gebildet sind; und
daß die die Steuerspannung anlegende Einrichtung eine Reihenschaltung von vierten Schaltelementeinrichtungen der ersten Polarität und fünfte Schaltelementeinrichtungen der zweiten Polarität aufweist, die zwischen dem ersten Versorgungspotential und den Steuerknoten der ersten und zweiten Schaltelementeinrichtung gebildet sind, wobei die Anzahl der vierten Schaltelementeinrichtungen gleich der der dritten Schaltelementeinrichtungen, und die Anzahl der fünften Schaltelementeinrichtungen gleich der der ersten Schaltelementeinrichtungen ist, und wobei die erste und zweite Versorgungseinrichtung dieselbe Anzahl von Schaltelementeinrichtungen umfaßt.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die ersten, zweiten, dritten, vierten und fünften Schaltelementeinrichtungen jeweils einen Transistor vom Typ mit isoliertem Gate umfassen.

11. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (MC), angeordnet als Matrix von Zeilen und Spalten;
einer Mehrzahl von Bitleitungen (BL), deren jede mit einer Spalte der Mehrzahl von Speicherzellen verbunden ist;
einer Einrichtung (SG), die in Abhängigkeit von einer externen Adresse eine entsprechende Bitleitung auswählt;
einer Datenausgabeleitung (DB) zum Übertragen eines Signalpotentiales einer ausgewählten Bitleitung;
einer Referenzspannungsversorgungsleitung (RB) zum Übertragen einer Referenzspannung für ein Potential auf der Datenausgabeleitung;
einer Einrichtung (3′) zum Lesen und Verstärken einer Potentialdifferenz zwischen der Referenzspannungsversorgungsleitung und der Datenausgabeleitung;
erste ein Potential setzende Einrichtungen (Q 75) zum Setzen der Datenausgabeleitung auf ein erstes Potential, die zwischen einer ersten Spannungsversorgung und der Datenausgabeleitung gebildet sind;
zweiten ein Potential setzenden Einrichtungen (5, Q 95) zum Erfassen des Potentiales auf der Datenausgabeleitung und zum Setzen der Datenausgabeleitung auf das erste Potential in Abhängigkeit von einem erfaßten Potential;
dritte ein Potential setzende Einrichtungen (Q 65) zum Setzen der Referenzspannungsversorgungsleitung auf ein erstes Potential, die zwischen dem ersten Versorgungspotential und der Referenzpotentialversorgungsleitung gebildet sind;
vierten ein Potential setzenden Einrichtung (5, Q 85) zum Erfassen eines Potentiales auf der Referenzspannungsversorgungsleitung und zum Setzen der Referenzspannungsversorgungsleitung auf das erste Potential in Abhängigkeit vom erfaßten Potential.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet,
daß die erste ein Potential setzende Einrichtung eine erste Versorgungseinrichtung (Q 75) zum Versorgen der Datenausgabeleitung mit einem ersten Potential umfaßt, wobei das erste Potential eine Funktion des ersten Versorgungspotentiales ist;
daß die dritte ein Potential setzende Einrichtung eine zweite Versorgungseinrichtung (Q 65) zum Versorgen der Referenzspannungsversorgungsleitung mit dem ersten Potential umfaßt;
daß die zweite ein Potential setzende Einrichtung eine Einrichtung (Q 95) umfaßt, die aktiviert wird, wenn das Potential auf der Datenausgabeleitung vom ersten durch die erste Versorgungseinrichtung angelegten Potential in Richtung des ersten Versorgungspotentiales verschoben ist, um das Potential der Datenausgabeleitung wieder auf den Wert des ersten Potentiales zurückzustellen; und
daß die vierte ein Potential setzende Einrichtung eine Einrichtung (Q 65) umfaßt, die aktiviert wird, wenn das Potential auf der Referenzspannungsversorgungsleitung vom ersten durch die zweite Versorgungseinrichtung angelegten Potential in Richtung des ersten Versorgungspotentiales verschoben ist, um das Potential der Referenzspannungsversorgungsleitung wieder auf den Wert des ersten Potentiales zurückzustellen.

13. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die zweite ein Potential setzende Einrichtung erste Schaltelementeinrichtungen (Q 75) aufweist, die zwischen den Datenausgabeleitungen und einer zweiten Spannungsversorgung gebildet sind, wobei die ersten Schaltelementeinrichtungen eine kritische Spannung zur Definition eines leitenden/nicht-leitenden Zustandes aufweisen, und Einrichtungen zur Anlegung einer Steuerspannung mit einer Potentialverschiebung um die kritische Spannung vom ersten Potential in Richtung des zweiten Versorgungspotentiales an einen Steuerknoten der ersten Schaltelementeinrichtungen aufweist.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die erste ein Potential setzende Einrichtung mindestens eine dritte Schaltelementeinrichtung einer ersten Polarität, wobei die dritte Schaltelementeinrichtung eine kritische Spannung aufweist und eine angelegte Spannung um deren kritische Spannung herabsetzt, wodurch das Potential auf der Datenausgabeleitung auf einen Wert gesetzt werden, der gegenüber der ersten Versorgungsspannung um eine Spannung, die durch Multiplikation der Anzahl der dritten Schaltelementeinrichtungen mit ihren kritischen Spannungen erhalten wird, vermindert ist;
daß die erste Schaltelementeinrichtung aus mindestens einem Schalttransistor einer zweiten Polarität gebildet ist;
daß die eine Steuerspannung anlegende Einrichtung eine Reihenschaltung von vierten Schaltelementeinrichtungen eines ersten Polaritätstypes und fünften Schaltelementeinrichtungen eines zweiten Polaritätstypes umfaßt und zwischen der ersten Versorgungsspannung und dem Steuerknoten der ersten Schaltelementeinrichtungen gebildet ist, wobei die Anzahl der vierten Schaltelementeinrichtungen dieselbe ist wie die der dritten Schaltelementeinrichtungen und die Anzahl der fünften Schaltelementeinrichtungen dieselbe ist wie die der ersten Schaltelementeinrichtungen.

15. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die ersten, zweiten, dritten, vierten und fünften Schaltelementeinrichtungen jeweils einen Feldeffekttransistor vom Typ mit isoliertem Gate umfassen.

16. Verfahren zur Stabilisierung der Spannung auf einer Datenausgabeleitung in einer Halbleiterspeichereinrichtung, die eine Mehrzahl von Speicherzellen (1; MC), angeordnet als Matrix von Spalten und Zeilen, Spaltensignalleitungen (BP; BL, ; BL), deren jede mit einer Spalte der Mehrzahl von Speicherzellen verbunden ist, einen Datenausgabebus (I/O, ; CD, ; DB) zum Übertragen eines Signalpotentiales einer ausgewählten Spaltensignalleitung, Einrichtungen (3, 3′) zum Lesen und Verstärken eines Signalpotentiales auf dem Datenausgabebus und Schaltkreiseinrichtungen (Q 6, Q 7; Q 60, Q 70; 75), die zwischen einem ersten Versorgungspotential und dem Datenausgabebus gebildet sind, um den Datenausgabebus auf ein erstes Potential zu setzen, gekennzeichnet durch die Verfahrensschritte:
Erfassen des Potentiales auf dem Datenausgabebus; und
Setzen des Potentiales des Datenausgabebusses auf das erste Potential in Abhängigkeit von einer im Erfassungsschritt erfaßten Verschiebung des Potentiales auf dem Datenausgabebus.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt des Setzens des Potentiales eine Entladung des Datenausgabebusses auf das erste Potential umfaßt, wenn das Potential auf dem Datenausgabebus im Erfassungsschritt höher ist als das erste Potential.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt der Entladung einen Schritt zur Verbindung des Datenausgabebusses mit einem zweiten Versorgungspotential umfaßt.

19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt zum Setzen des Potentiales einen Schritt zum Verbinden des Datenausgabebusses mit einer zweiten Versorgungsspannung als Folge einer Verschiebung des Potentiales des Datenausgabebusses in Richtung der ersten Versorgungsspannung relativ zum ersten Potential umfaßt, um das Potential auf dem Datenausgabebus wieder auf den Wert des ersten Potentiales zurückzustellen.