KR100243456B1 - 메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치(Semiconductor memory device having main word lines and sub word lines) - Google Patents

메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치(Semiconductor memory device having main word lines and sub word lines) Download PDF

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닛본 덴기 가부시끼가이샤
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Abstract

복수의 메인 열 디코더(10 내지 13)와 복수의 서부 열 디코더(D00', D01', ... , D34)를 구비하는 DRAM 장치에서, 메인 열 디코더 각각은 단지 하나의 메인 워드 라인에 결합된다. 서브 열 디코더 각각은 하나의 메인 워드 라인과 복수의 서브 워드 라인(SW00, SW01, ...)에 결합된다. 하나 이상의 서브 워드 라인은 활성화된 메인 워드 라인과 서브 열 디코더에 따라 활성화된다.

Description

메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치
제1도는 종래의 DRAM 장치를 설명하는 블록 회로도.
제2도는 제1도의 프리디코딩 열 신호를 발생하는 프리 디코더의 블록 회로도.
제3도는 제1도 장치의 부분 상세도.
제4도는 본 발명에 따른 DRAM 장치의 실시예를 나타내는 블록 회로도.
제5도는 제4도의 프리디코딩 열 신호를 발생하는 프리디코더의 블록 회로도.
제6도는 제4도의 장치의 부분 상세 회로도.
제7도는 제6도의 메인 열 디코더와 서브 열 디코더의 제1 실시예 회로도.
제8도는 제6도의 메인 열 디코더와 서브 열 디코더의 제2 실시예 회로도.
제9도는 본 발명과 종래 기술의 메인 워드 라인간의 제조 수율을 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
11,12,13,14 : 메인 열 디코더
MW0,MW0' ; MW1,MW1' ;
MW2,MW2' ; MW3,MW3' ; 메인 워드 라인
D00, D01, ... , D04 : 서브 열 디코더
[발명의 배경]
[발명의 분야]
본 발명은 반도체 메모리 장치에 관하여, 특히 메인 워드 라인과 서브 워드 라인을 가진 다이내믹 랜덤 액세스 메모리(DRAM) 장치에 관하다.
[관련 기술에 대한 설명]
DRAM 장치는 고집적화되어 왔고 액세스 속도는 감소되어 왔다. 액세스 속도를 향상시키기 위하여, 열 어드레스의 비트들은 두개의 군으로 분할되어 워드 라인을 구동시킨다(JP-A-58-211393 및 JP-A-5-182461를 참조하라).
종래의 DRAM 장치는 두개의 메인 워드 라인에 각각 결합된 복수의 메인 열 디코더와, 상기 메인 워드 라인 중 하나와 복수의 서브 워드 라인에 각각 결합된 복수의 서브 열 디코더를 구비한다. 그러므로, 상기 메인 워드 라인 중 하나는 상기 메인 열 디코더들에 의해 활성화되고 하나 이상의 서브 워드 라인은 상기 활성화된 메인 워드 라인과 상기 서브 열 디코더들에 따라 활성화되며 그래서 열 선택 동작을 완료한다. 이에 대해서는 뒤에서 상세히 설명한다.
그렇지만, 위에서 언급한 종래의 DRAM 장치에서는, 열 선택에 있어서 상기 메인 워드 라인들 중 단지 하나만이 활성화될 필요가 있음에도 불구하고, 상기 메인 워드 라인들 중 두 개가 활성화되어 액세스 속도를 느리게 한다.
[발명의 요약]
본 발명의 목적은 반도체 메모리 장치의 액세스 속도를 더욱 향상시키는 것이다.
본 발명에 따르면, 복수의 메인 열 디코더와 복수의 서브 열 디코더를 구비하는 DRAM 장치에서, 각각의 메인 열 디코더는 단지 하나의 메인 워드 라인에만 결합되어 있다. 각각의 서브 열 디코더는 하나의 메인 워드 라인과 복수의 서브 워드 라인에 결합되어 있다. 하나 이상의 서브 워드 라인은 활성화된 메인 워드 라인과 서브 열 디코더에 따라 활성화된다. 그래서, 메인 열 디코더들의 부하가 감소되어 액세스 속도가 향상된다.
본 발명은 종래 기술과의 비교에 따라 첨부된 도면을 참조해서 후술하는 바와 같은 설명으로부터 더욱 분명해질 것이다.
[양호한 실시예에 대한 기술]
양호한 실시예를 기술하기 전에 제1,2 및 3도를 참조하여 종래의 기술의 DRAM 장치에 대해 서술한다.
제1도에는 종래 기술의 DRAM 장치에 대해 서술되어 있으며, 4개의 메인 열 디코더(10,11,12, 및 13) 각각은 2개의 메인 워드 라인 MW0, MW0' ; MW1, MW'1; MW2, MW2' ; MW3, MW'3 에 결합되어 있다. 즉, 메인 열 디코더(10,11,12, 및 13)는 4개의 프리코딩 신호 b0, b1, b2, 및 b4를 수신하고 그래서 한 쌍의 메인 워드 라인 MW0, MW0' ; MW1, MW'1; MW2, MW2' ; 및 MW3, MW'3 이 선택된다.
메인 워드 라인 MW0, MW0' ... MW3, MW'3 각각은 5개의 서브 열 디코더 D00, D01, ... D04에 결합되어 있다. 또한, 각각의 서브 열 디코더 D00, D01, ... D39는 2개의 프리디코딩 열 신호 a0, a1, ... , a7을 수신하고 2개의 서브 워드 라인에 결합되어 있다. 예를 들어, 서브 열 디코더 D00는 프리디코딩 열 신호 a1과 a3를 수신하고 서브 워드 라인 SW01 및 SW03에 결합되어 있다. 그러므로, 메인 워드 라인 MW0가 활성화되고 프리디코딩 열 신호 a1 이 활성화될 때, 서브 워드 라인 SW01 은 선택된다.
또한, 서브 열 디코더들 D00, D01, ... , D39 사이에 1-트랜지스터, 1-캐피시터형 메모리 셀 어레이는 제공된다(제1도에는 도시되어 있지 않지만, 제 3도에는 도시되어 있음).
제2도를 참조하면, 프리디코딩 열 신호 b0 내지 b3 과 프리디코딩 열 신호 a0 내지 a7 는 프리디코더(21,22)에 의해 발생된다. 즉, 프리디코더(21)는 외부 열 어드레스 신호의 2개의 상위 비트 A3 및 A4 를 수신하여 4개(=22)의 프리디코딩 신호 b0 내지 b3 를 발생한다. 유사하게, 프리디코더(22)는 외부 열 어드레스 신호 ADD의 3개의 하위 비트 A0, A1, 및 A2 를 수신하여 8개(23)의 프리디코딩 신호 a0 내지 a7 를 발생한다.
제3도는 제1도 장치를 부분적으로 상세하게 도시한 회로도이며, 각각의 메인 열 디코더(10,11)는 프리디코딩 열 신호 b0, b1, b2, 및 b3 중 3개의 신호를 수신하는 AND 회로로 이루어져 있다. 또한, D05와 같은 서브 열 디코더는 메인 워드 라인 MW0 상의 신호와 프리디코딩 열 신호 a5를 수신하는 AND 회로와, 메인 워드 라인 MW0 상의 신호와 프리디코딩 열 신호 a7를 수신하는 AND 회로로 이루어져 있다.
또한, 2쌍의 비트 라인 B0 및, B1및은 SW04 및 SW06와 같은 서브 워드 라인과 교차한다. 상기 서브 워드 라인과 상기 비트 라인 사이의 각각의 교차에 1-트랜지스터, 1-캐패시터형의 메모리 셀 MC가 제공되어 있다. 또한 B0 및와 같은 각각의 비트 라인 쌍은 감지 증폭기 SA0에 결합 되어 있다.
제1도 및 제3도에서 각각의 프리디코딩 열 신호 b0, b1, ... , b7는 두 개의 신호 라인을 거쳐 서브 열 디코더에 제공된다. 예를 들어 프리디코딩 열 신호 a5 및 a7는 서브 열 디코더 D05 및 D15에 제공된다. 이 경우에 서브 열 디코더 D05 및 D15는 상이한 신호 라인들을 거쳐 프리디코딩 열 신호 a5 및 a7을 수신한다. 상기 프리디코딩 열 신호들 b0, b1, ... , b7 각각이 하나의 신호 라인을 거쳐 서브 열 디코더에 제공된다면, 신호 라인의 부하는 현저하게 증가하여 액세스 속도를 감소시킨다.
예를 들어, 메인 열 디코더(10)가 프리디코딩 열 신호 b0, b1, b2및 b3에 의해 활성화되어 메인 워드 라인 MW0에서의 전압이 하이이고 프리디코딩 열 신호 a0가 하이로 될 때, 4개의 서브 워드 라인 SW00이 선택된다.
제1,2 및 3도에 도시된 종래기술 장치에서, 메인 열 디코더(10, 11, 12, 및 13)의 좌측의 메모리 셀 어레이를 활성화시키기 위해서는, MW0과 같은 메인 워드 라인과 a0과 같은 프리디코딩 열 신호가 하이로 된다. 그렇지만 이 경우에, 비록 메인 열 디코더(10, 11, 12, 및 13)의 우측의 메모리 셀 어레이가 전혀 활성화되지 않을지라도 메인 워드 라인 MW0'은 하이로 된다. 그래서 메인 워드 라인들의 부하는 현저하게 증가되어 액세스 속도를 감소시킨다.
제4도에는 본 발명의 실시예가 도시되어 있으며 각각의 메인 열 디코더(10, 11, 12 및 13)는 단지 하나의 메인 워드 라인에 결합되어 있다. 즉 제1도의 메인 워드 라인 NW0', MW1, MW2' 및 NW3이 제공되지 않는다.
각각의 메인 워드 라인 MW0, MW1', MW2, MW3'은 5개의 서브 열 디코더 D00', D01', ..., D04'에 결합된다. 또한 각각의 서브 열 디코더 D00', D01', ..., D34'는 프리디코딩 열 신호들 a0, a1, ... , a15 중 4 개씩의 신호를 수신하고 4 개의 서브 워드 라인에 결합된다. 예를 들어 서브 열 디코더 D00'는 프리디코딩 열 신호 a0, a2, a4 및 a6을 수신하고 서브 워드 라인 SW00, SW02, SW04 및 SW06에 결합된다. 그러므로 메인 워드 라인 MW0이 활성화되고 프리디코딩 열 신호 a0가 활성화 될 때 서브 워드 라인 SW00이 선택된다.
또한 서브 열 디코더 D00', D01', ... , D34'사이에 1-트랜지스터, 1-캐패시터형의 메모리 셀 어레이가 제공된다(제 4도에는 도시되어 있지 않지만, 제 6도에는 도시되어 있다).
제5도를 참조하면, 프리디코딩 열 신호 b0 내지 b3 와 프리디코딩 열 신호 a0 내지 a15는 프리디코더(51,52)에 의해 발생된다. 즉, 프리디코더(51)는 외부 열 어드레스 신호 ADD의 2개의 상위 비트 A3 및 A4를 수신하여 4개(=22)의 프리디코딩 신호 b0 내지 b3을 발생한다. 유사하게, 프리디코더(52)는 외부 열 어드레스 신호 ADD의 4개의 하위 비트 A, A1, A2 및 A3를 수신하여 16개(=24)의 프리디코딩 신호 a0 내지 a15를 발생한다. 즉, 프리디코더(51,52) 모두에 열 어드레스 ADD의 비트 A3가 제공된다. 또한, 프리디코더(51,52)에 사전충전 신호(precharge signal) Ф가 제공된다. 사전충전 신호 Ф가 사전충전 시간 주기 동안 로우(low)일 때, 모든 프리디코딩 열 신호 b0 내지 b3 와 a0 내지 a15는 로우가 된다. 제6도를 참조하면, 서브 열 디코더 D10'는 4개의 AND 회로로 이루어지며, 각각의 회로는 메인 워드 라인 MW1'상의 신호 및, 프리디코딩 열 신호 a8, a10, a12 및 a14 중 하나의 신호를 수신한다.
제4도 및 6도에서 각각의 프리디코딩 열 신호 a0, a1, ... , a15는 단일 신호 라인을 거쳐 서브 열 디코더 D00', D01, ... , D34'에 제공된다. 이 경우에, 제 6 도에서 a0와 같은 하나의 프리디코딩 열 신호에 대한 AND 회로의 수는 4 또는 6이며, 제 3 도에서 a0와 같은 하나의 프리디코딩 열 신호에 대한 AND 회로의 수는 4 또는 6이다. 그러므로 제 4 또는 6도에서의 프리디코딩 열 신호 a0 내지 a15의 부하는 제 1도 및 3도에서의 프리디코딩 열 신호 a0 내지 a7의 부하와 같다. 그러므로 비록 제4도 및 6도에서의 서브 열 디코더에 대한 프리디코딩 열 신호의 수가 제1도 및 제3도에서의 서브 열 디코더에 대한 프리디코딩 열 신호의 수의 두 배이지만, 신호 라인의 수는 제1도와 제4도에서 동일하다.
제7도는 제6도의 메인 열 디코더(10)와 서브 열 디코더 D02'의 예를 도시한다. 메인 열 디코더(10)는 사전충전 신호 Ф를 수신하는 P 채널 MOS 트랜지스터 Q0와, 프리디코딩 열 신호 b1, b2 및 b3를 각각 수신하는 N채널 MOS 트랜지스터 Q1. Q2 및 Q3와, 인버터 INV를 구비하여 AND 회로를 형성한다. 한편 서브 열 디코더 D02'는 프리디코딩 신호를 서브 워드 라인 SW00으로 통과시키는, N채널 MOS 트랜지스터 Q5의 게이트에 접속된 풀-업 N채널 MOS 트랜지스터 Q4를 구비한다. 또한 사전충전 시간주기(Ф=low) 동안에 서브 워드 라인 SW00에서의 전압을 완전히 감소시키기 위해 N채널 MOS 트랜지스터 Q6, Q7 및 Q8가 제공된다.
제8도는 제7도의 변형이며, 제7도의 트랜지스터 Q7 및 Q8는 삭제되고 트랜지스터 Q6의 게이트 전압은 메인 워드 라인 MW0의 반전 신호에 의해 제어된다.
제7도 및 제8도의 점선 부분은 메모리 셀 어레이를 나타낸다.
제 4, 5, 6, 7, 8도에 도시된 장치의 동작을 다음에 설명한다.
외부 열 어드레스 ADD가 제공되기 전에 사전 신호 Ф는 로우이다. 결과적으로 모든 메인 워드 라인 MW0, MW1', MW2 및 MW3'에서의 전압은 로우이다. 이 경우에 제7도에서, 트랜지스터 Q7은 ON으로 되어 트랜지스터 Q6이 ON으로 되고, 또한 제 8도에서 트랜지스터 Q6이 ON으로 된다. 그러므로 모든 서브 워드 라인 SW00, ... 에서의 전압은 로우이다.
다음으로 사전충전 신호 Ф가 로우에서 하이로 될 때, 프리디코딩 신호 b0 내지 b3 중 한 신호가 로우로 되고, 나머지 신호들은 2개의 상위 비트 A3 및 A4에 따라 프리디코더(51)에 의해 하이로 된다. 반면에 프리디코딩 신호 a0 내지 a15 중 한 신호가 하이로 되면 나머지 신호들은 낮은 상위 비트 a0, a1, a2 및 a3에 따라 프리디코더(52)에 의해 로우로 된다.
예를 들어, 프리디코딩 열 신호 b0이 로우일 때, 메인 워드 라인 MW0은 하이로 되고 다른 메인 워드 라인 MW1', MW2 및 MW3'는 로우로 된다. 결과적으로 메인 워드 라인 MW0에 결합된 서브 열 디코더 D00', D01', ... , D04'에서, 트랜지스터 Q5의 게이트 전압이 자기-부트효과(Self-boot effect)에 의해 Vcc보다 더 높게 되고, 따라서 모든 트랜지스터 Q5는 ON 상태에 있게 된다. 그러므로 프리디코딩 열 신호 a0 내지 a7의 전압은 서브 워드 라인 SW00 내지 SW07에 전송된다. 예를 들어 프리디코딩 열 신호 a0가 하이이면, 4개의 서브 워드 라인 SW00이 선택되어 하이로 된다. 그래서 판독이나 기록 동작이 서브 워드 라인 SW00에 접속된 메모리 셀에 기초하여 실행된다.
그래서, 상기 메인 열 디코더가 단지 하나의 메인 워드 라인에 접속되어 있기 때문에 상기 메인 워드 라인들의 부하는 감소될 수 있으며 액세스 속도는 향상된다.
또한, 상기 메인 워드 라인들은 메인 열 디코더들에 대해 엇갈리게 연결되는 구성이기 때문에, 메인 워드 라인들의 피치는 종래의 기술에 비해 두배로 증가될 수 있으며 이는 제조 수율을 향상시킨다. 즉 일반적으로 메인 워드 라인은 상위 알루미늄층(upper aluminum layer)으로 되어 있다. 그렇지만, 집적도가 향상되어 메모리 셀 어레이 영역과 주변 영역간의 단계(step)가 커지게 됨에 따라, 특히 상위 알루미늄층에 대한 노출 마진(exposure margin)이 감소되었다. 그러므로 메인 워드 라인들의 피치를 감소시키는 것은 불가능하다. 그래서, 메인 워드 라인의 증가된 피치는 메인 워드 라인들의 제조 수율을 향상시킨다. 제9도는 가장 낮은 알루미늄층들을 형성한 후 DRAM의 제조 수율이 50%(α=0.5)가 되는 조건하에서, 메인 워드 라인들의 피치와 서브 워드 라인들의 피치와의 비율 관게를 나타낸다. 메인 워드 라인들의 피치와 서브 워드 라인들의 피치의 비율이 1일 때, 메인 워드 라인의 제조 수율은 30%가 된다고 가정한다. 종래의 기술에서, 메인 워드 라인들의 피치와 서브 워드 라인들의 피치와의 비율은 4이므로(하나의 메인 워드 라인 당 4 개의 서브 워드 라인), 메인 워드 라인들의 제조 수율은 82%가 된다. 반면에, 위에서 언급한 실시예에서는, 메인 워드 라인들의 피치와 서브 워드 라인들의 피치와의 비율은 8이므로(하나의 메인 워드 라인당 8개의 서브 워드 라인), 메인 워드 라인들의 제조 수율은 95%가 된다.
상술한 바와 같이, 본 발명에 따라, 메인 워드 라인들의 부하는 현저하게 감소되므로 액세스 속도는 향상될 수 있다.

Claims (10)

  1. 반도체 메모리 장치에 있어서, 복수의 메인 열 디코더와, 상기 복수의 메인 열 디코더 중 한 디코더의 한 측에만 각각 접속된 복수의 메인 워드 라인을 포함하며, 상기 복수의 메인 열 디코더 각각은 열 어드레스(ADD)의 제 1 부분에 따라 상기 복수의 메인 워드 라인 중 하나의 메인 워드 라인만을 활성화시키며, 상기 메인 워드 라인들은 상기 메인 열 디코더들에 대해 엇갈리게 연결되는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서, 복수의 메인 열 디코더와, 상기 복수의 메인 열 디코더 중 한 디코더의 한 측에만 각각 접속된 복수의 메인 워드 라인과, 상기 복수의 메인 열 디코더 각각은 열 어드레스의 제 1 부분에 따라 상기 복수의 메인 워드 라인 중 하나의 메인 워드 라인만을 활성화시키며, 복수의 서브 워드 라인과, 상기 복수의 메인 워드 라인 중 하나의 메인 워드 라인과 상기 서브 워드 라인들 중 일 군에 각각 접속된 복수의 서브 열 디코더로서, 상기 메인 워드 라인들 중 하나의 메인 워드 라인이 상기 열 어드레스의 제1부분에 의해 활성화될 때 상기 열 어드레스의 제 2 부분에 따라 상기 일 군의 서브 워드 라인 중 하나의 서브 워드 라인을 활성화시키는 상기 복수의 서브 열 디코더를 포함하며, 상기 열 어드레스의 제1부분과 제2부분은 상기 열 어드레스의 공통 비트를 포함하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서, 제1 및 제2 메인 워드 라인과, 상기 제1 및 제2메인 워드 라인 각각에 접속된 제1 및 제2메인 열 디코더로서, 열 어드레스의 제1부분에 따라 상기 제1 및 제2메인 워드 라인 중 하나의 메인 워드 라인을 활성화시키는 상기 제1 및 제2메인 열 디코더를 포함하며, 상기 제1메인 워드 라인은 상기 제1 및 제2메인 열 디코더와 관련한 제1방향으로 위치하며, 상기 제2메인 워드 라인은 상기 제1 및 제2메인 열 디코더와 관련한 상기 제 1 방향과는 다른 방향인 제2방향으로 위치하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제2방향은 상기 제1방향의 반대 방향인 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제1메인 워드 라인과 상기 제1군의 서브 워드 라인에 접속된 제1서브 열 디코더로서, 상기 제1메인 워드 라인이 활성화될 때 상기 열 어드레스의 제2부분에 따라 상기 제1군의 서브 워드 라인 중 하나의 서브 워드 라인을 활성화시키는 상기 제1서브 열 디코더와, 상기 제2메인 워드 라인과 상기 제2군의 서브 워드 라인에 접속된 제2서브 열 디코더로서, 상기 제2메인 워드 라인이 활성화될 때 상기 열 어드레스의 제2부분에 따라 상기 제2군의 서브 워드 라인 중 하나의 서브 워드 라인을 활성화시키는 상기 제2서브 열 디코더를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 열 어드레스의 제1부분과 제2부분은 상기 열 어드레스의 공통 비트를 포함하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서, 열 어드레스의 제1부분을 수신하여 제1프리디코딩 신호들을 발생하는 제1프리디코더와, 상기 열 어드레스의 제2부분을 수신하는 제2프리디코더로서, 상기 제1부분 및 제2부분은 상기 열 어드레스의 공통 비트를 갖는, 상기 제2프리디코더와, 복수의 메인 열 디코더와, 상기 복수의 메인 열 디코더 중 하나의 메인 열 디코더의 한 측에만 각각 접속된 복수의 메인 워드 라인으로서, 상기 메인 열 디코더들은 상기 제1프리디코딩 신호들에 따라 상기 메인 워드 라인들 중 하나의 메인 라인만을 활성화시키는, 상기 복수의 메인 워드 라인과, 복수의 서브 워드 라인과, 상기 복수의 메인 워드 라인 중 하나의 메인 워드 라인과 상기 서브 워드 라인들 중 일 군에 각각 접속된 복수의 서브 열 디코더로서, 상기 메인 워드 라인들 중 하나의 메인 워드 라인이 상기 제1프리디코딩 신호들에 의해 활성화될 때 상기 제2프리디코딩 신호들에 따라 상기 일 군의 서브 워드 라인 중 하나의 서브 워드 라인을 활성화시키는 상기 복수의 서브 열 디코더를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 메인 워드 라인들은 상기 열 디코더들에 대해서 엇갈리게 연결되는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서, 복수의 메인 열 디코더와, 상기 복수의 메인 열 디코더 각각에 각각 접속된 복수의 메인 워드 라인으로서, 상기 각각의 메인 열 디코더의 한 측에서만 상기 메인 열 디코더들과 상기 메인 워드 라인들간의 일대일 대응이 제공되는, 상기 복수의 메인 워드 라인을 포함하며, 상기 복수의 메인 열 디코더 각각은 열 어드레스의 제1부분에 따라 상기 복수의 메인 워드 라인 중 상기 각각의 메인 워드 라인만 활성화시키며, 상기 메인 워드 라인들은 상기 메인 열 디코더들과 관련해서 엇걸리게 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 반도체 메모리 장치에 있어서, 복수의 메인 열 디코더와, 상기 복수의 메인 열 디코더 각각에 접속된 복수의 메인 워드 라인으로서, 상기 각각의 메인 열 디코더의 한 측에서만 상기 메인 열 디코더들과 상기 메인 워드 라인들간의 일대일 대응이 제공되는, 상기 복수의 메인 워드 라인과, 상기 복수의 메인 열 디코더의 상기 각각은 열 어드레스의 제1부분에 따라 상기 복수의 메인 워드 라인 중 상기 각각의 메인 워드 라인만 활성화시키며, 복수의 서브 워드 라인과, 상기 복수의 메인 워드 라인 중 하나의 메인 워드 라인과 상기 복수의 서브 워드 라인 중 적어도 하나의 서브 워드 라인에 각각 접속된 복수의 서브 열 디코더로서, 상기 메인 워드 라인들 중 하나의 메인 워드 라인이 상기 열 어드레스의 제 1 부분에 의해 활성화될 때 상기 열 어드레스의 제2부분에 따라 상기 적어도 하나의 서브 워드 라인을 활성화시키며, 상기 열 어드레스의 제1부분 및 제2부분은 상기 열 어드레스의 공통 비트를 구비하는, 상기 복수의 서브 열 디코더를 포함하는 반도체 메모리 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
KR100257580B1 (ko) * 1997-11-25 2000-06-01 윤종용 반도체 메모리 장치의 번-인 제어 회로
KR100326939B1 (ko) * 1999-09-02 2002-03-13 윤덕용 고속 열 사이클이 가능한 메모리의 파이프라인 구조
KR100334573B1 (ko) 2000-01-05 2002-05-03 윤종용 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
US6545923B2 (en) 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
US20030145255A1 (en) * 2002-01-15 2003-07-31 Harty Anthony Walter Hierarchical multi-component trace facility using multiple buffers per component
JP4769548B2 (ja) * 2005-11-04 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体記憶装置
JP2007257707A (ja) * 2006-03-22 2007-10-04 Elpida Memory Inc 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150655A (ja) * 1992-11-04 1994-05-31 Nec Corp 半導体メモリ装置
JPH0798989A (ja) * 1993-09-29 1995-04-11 Sony Corp 半導体メモリの制御回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6228516A (ja) * 1985-07-26 1987-02-06 Hitachi Ltd クランク軸の製作方法
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPH01245489A (ja) * 1988-03-25 1989-09-29 Hitachi Ltd 半導体記憶装置
JPH05182461A (ja) * 1992-01-07 1993-07-23 Nec Corp 半導体メモリ装置
JP2812099B2 (ja) * 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
JP2842181B2 (ja) * 1993-11-04 1998-12-24 日本電気株式会社 半導体メモリ装置
JP3351595B2 (ja) * 1993-12-22 2002-11-25 株式会社日立製作所 半導体メモリ装置
JP3272888B2 (ja) * 1993-12-28 2002-04-08 株式会社東芝 半導体記憶装置
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
JP3333352B2 (ja) * 1995-04-12 2002-10-15 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150655A (ja) * 1992-11-04 1994-05-31 Nec Corp 半導体メモリ装置
JPH0798989A (ja) * 1993-09-29 1995-04-11 Sony Corp 半導体メモリの制御回路

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KR970003240A (ko) 1997-01-28

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