KR970003240A - 메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치 - Google Patents

메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치 Download PDF

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Abstract

다수의 메인 열 디코더(10 내지 14)와 다수의 서부 열 디코더(D00´,D01´,…,D34)를 구비하는 DRAM 장치에서, 메인 열 디코더 각각은 단지 하나의 메인 워드 라인에 결합된다. 서브 열 디코더 각각은 하나의 메인 워드 라인과 다수의 서브 워드 라인(SW00,SW01,…)에 결합된다. 하나 이상의 허브 워드 라인은 활성화된 메인 워드 라인과 서브 열 디코더에 따라 활성화된다.

Description

메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 DRAM 장치의 실시예를 나타내는 블럭 회로도, 제5도는 제4도의 프리디코딩 열신호를 발생하는 프리디코더의 블럭 회로도, 제6도는 제4도의 장치의 부분 상세 회로도.

Claims (10)

  1. 반도체 메모리 장치에 있어서, 다수의 메인 열 리코더(10,11,12,13): 및 상기 메인 열 디코더중 한 디코더의 단지 한 측면상에 각각 제공되며 상기 메인 열 디코더 중 한 디코더에 결합되는 다수의 메인 워드 라인(MW0,MW1´,MW2,MW3´)을 포함하며, 상기 메인 열 디코더는 열 어드레스(ADD)의 한 일부에 따라 상기 메인 워드 라인중 단자 하나만을 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메인 워드 라인은 상기 메인 열 디코더와 관련하여 스태거되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 다수의 서브 워드 라인(SW00,SW01,…); 및 상기 메인 워드 라인 중의 하나와 상기 서브 워드 라인의 군에 각각 접속되며 상기 메인 워드 라인중의 하나가 활성화될 때, 상기 열 어드레스의 제2일부에 따라 상기 서브 워드 라인의 군중의 하나를 활성화 시키는 다수의 서브 열 디코더(D00´,D01´,…)를 더포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 열 디코더의 제1일부 및 제2일부는 상기 열 어드레스의 공통 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서, 제1 및 제2메인 워드 라인(MW0,MW1´);및 상기 제1 및 제2메인 워드라인에 각각 결합되며 열 어드레스(ADD)의 제1일부에 따라 상기 제1 및 제2메인 워드 라인중 하나를 활성화시키는 제1 및 제2메인 열 디코더(10,11)를 포함하며, 상기 메인 워드 라인은 상기 제1 및 제2메인 열 디코더와 관련하여 제1방향으로 따라 위치하며, 상기 제1및 제2워드 라인은 상기 제1 및 제2메인 열 디코더와 관련하여 상기 제1방향과는 다른 제2방향으로 위치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제2방향은 상기 제1방향과 반대 방향인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 서브 워드 라인의 제1 및 제2군(SW00,SW01,…,SW10,SW11,…); 상기 제1메인 워드라인과 상기 서브 워드 라인의 제1군의 접속되며 상기 제1메인 워드 라인 활성화될때 상기 열 어드레스의 제2일부에 따라 상기 서브 워드 라인의 제1군중의 하나를 활성화시키는 제1서브 열 디코더(D00´); 및 상기 제2메인 워드 라인과 상기 서브 워드 라인의 제2군에 접속되며 상기 제2메인 워드 라인이 활성화 될때 상기 열 어드레스의 제2일부를 따라 상기 서브 워드 라인의 제2군중 하나를 활성화 시키는 제2서브 열 디코더(D10´)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 열 어드레스의 제1 및 제2일부는 상기 열 어드레스의 공통 비트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서, 제1프리디코딩 신호(b0 내지 b3)를 발생하기 위해 열 어드레서(ADD)의 제1일부를 수신하는 제1프리디코더(51); 상기 열 어드레스의 제2일부를 상기 열 어드레스의 공통 비트를 가지며; 다수의 메인 열 디코더(10,11,12,13): 및 상기 메인 열 디코더중 한 디코더의 한 측면상에만 각각 제공되며 상기 메인 열 디코더중 한 디코더에 접속되며 상기 제1프리디코딩 신호에 따라 상기 메인 워드 라인중 한 라인만을 활성화 시키는 다수의 메인 열 디코더(MW0,MW1´,MW2,MW3´);를 포함하며, 또한 다수의 서브 워드 라인(SW00,SW01,…); 및 상기 메인 워드 라인중 한 라인과 상기 서브 워드 라인의 1군에 결합되며 상기 메인워드 라인중 한 라인이 황성화될 때 상기 제2프리디코딩 신호에 따라 상기 서브워드 라인의 1군중의 하나를 활성화 시키는 다수의 서브 열 디코더(D00´,D01´,…);를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 메인 워드 라인은 상기 열 디코더와 관련하여 스태거 되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960020924A 1995-06-07 1996-06-07 메인 워드 라인과 서브 워드 라인을 가진 반도체 메모리 장치(Semiconductor memory device having main word lines and sub word lines) KR100243456B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
KR100257580B1 (ko) * 1997-11-25 2000-06-01 윤종용 반도체 메모리 장치의 번-인 제어 회로
KR100326939B1 (ko) * 1999-09-02 2002-03-13 윤덕용 고속 열 사이클이 가능한 메모리의 파이프라인 구조
KR100334573B1 (ko) 2000-01-05 2002-05-03 윤종용 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
US6545923B2 (en) 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
US20030145255A1 (en) * 2002-01-15 2003-07-31 Harty Anthony Walter Hierarchical multi-component trace facility using multiple buffers per component
JP4769548B2 (ja) * 2005-11-04 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体記憶装置
JP2007257707A (ja) * 2006-03-22 2007-10-04 Elpida Memory Inc 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6228516A (ja) * 1985-07-26 1987-02-06 Hitachi Ltd クランク軸の製作方法
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPH01245489A (ja) * 1988-03-25 1989-09-29 Hitachi Ltd 半導体記憶装置
JPH05182461A (ja) * 1992-01-07 1993-07-23 Nec Corp 半導体メモリ装置
JP2812099B2 (ja) * 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
JPH07107799B2 (ja) * 1992-11-04 1995-11-15 日本電気株式会社 半導体メモリ装置
JPH0798989A (ja) * 1993-09-29 1995-04-11 Sony Corp 半導体メモリの制御回路
JP2842181B2 (ja) * 1993-11-04 1998-12-24 日本電気株式会社 半導体メモリ装置
JP3351595B2 (ja) * 1993-12-22 2002-11-25 株式会社日立製作所 半導体メモリ装置
JP3272888B2 (ja) * 1993-12-28 2002-04-08 株式会社東芝 半導体記憶装置
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
JP3333352B2 (ja) * 1995-04-12 2002-10-15 株式会社東芝 半導体記憶装置

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US5764585A (en) 1998-06-09
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TW364117B (en) 1999-07-11
JPH08335391A (ja) 1996-12-17

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