JPH07107799B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に複数のメモリブロックに分割され、これ等メモ
リブロックに共通の主ワード線の他に、各メモリブロッ
ク対応に行毎に設けられた副ワード線を有する半導体メ
モリ装置に関する。

【０００２】

【従来の技術】従来の半導体メモリ装置においては、第
１の期間において、プリチャージ信号の活性化に応答し
て全データ線対のチャージアップ動作が行われる。次の
第２の期間において、プリチャージ動作が停止され、所
望の記憶素子に接続されているワード線が選択される。
続く第３の期間において、当該所望の記憶素子とデータ
線対とが接続されてこの記憶素子へのデータ書込みまた
は読出しが行われる。

【０００３】上記第１の期間において全データ線対のチ
ャージアップ動作を行う理由は、次の第２の期間におい
て選択されるワード線に接続された記憶素子の記憶内容
を保護するためである。

【０００４】一般に半導体メモリ回路では、記憶素子に
用いられるトランジスタは、その半導体メモリ回路を実
現するプロセス上最小サイズとされるために、記憶素子
を構成するトランジスタの駆動能力は微弱となってい
る。そのため、マトリックス状の記憶素子アレイを行方
向に増加させることは、データ線対の負荷を増大させる
ことになり、結果として記憶素子アレイの記憶内容の読
出し時間が増加する。従って、記憶素子アレイの行数に
は自ずと制限がある。

【０００５】かかる制限の下でワード線の大きいメモリ
回路を構成する場合には、制限される行数で列方向に分
割して配置した複数のメモリブロックによる記憶素子ア
レイ状となる。例えば、、１０２４ワード数のメモリを
構成する場合、２５６行×４列の記憶素子アレイ（４個
のメモリブロック）となり、８１９２ワード数のメモリ
を構成する場合、２５６行×３２列の記憶素子アレイ
（３２個のメモリブロック）となる。

【０００６】図５はかかる半導体メモリ回路の概略ブロ
ック図であり、８１９２ワード数のメモリであるとする
と、２５行のメモリブロック（図では簡単化のために単
に２個のブロックＡ，Ｂを示すに止まる）が３２個列方
向に配置されて構成される。図において、メモリブロッ
クＡ，Ｂはセレクタ１６Ａ，１６Ｂと、プリチャージ回
路１２Ａ，１２Ｂとを夫々対応して有している。また、
これ等メモリブロックＡ，Ｂに共通に主ワード線３（各
行対応に設けられている）が設けられ、行アドレス１が
アドレスデコーダ１３によりデコードされて択一的に主
ワード線３が活性化される。

【０００７】セレクタ１６Ａ，１６Ｂは、上位列アドレ
ス２が上位列アドレスデコーダ５によりデコードされた
メモリブロック選択信号６，９により択一的に活性化さ
れる。プリチャージ回路１２Ａ，１２Ｂは、アドレス変
化検出回路１４によりアドレス変化が検出されたとき、
所定期間（上記の第１の期間）対応メモリブロックの各
桁線対のプリチャージを行う。

【０００８】かかる構成において、上記の第２，３の期
間では３２列分の記憶素子全てが活性化される。記憶素
子が活性化されると、各記憶素子に接続されているデー
タ線対の電荷が引抜かれ、この電荷が引抜かれたデータ
線対は次の第１の期間でプリチャージされる。この電荷
が半導体メモリ回路のプリチャージ電力となる。

【０００９】１つの動作で読出／書込みの対象となる記
憶素子は１つだけであるので、同一ワード線に接続され
ている他の記憶素子に対するプリチャージ電力は動作に
直接関係ない電力となる。このとき、ワード数が増大す
る程同一ワード線に接続される記憶素子数が増加し、８
１９２ワード数のメモリ回路では、３１列分のプリチャ
ージ電力が動作に直接関係ない電力となり、低消費電力
化に対して極めて不利となる。

【００１０】そこで、特開昭５９−７２６９８号公報及
び特開昭５９−７２６９９号公報には、上記プリチャー
ジ電力の問題を解決しかつアクセス時間を向上するため
の技術が開示されている。当該技術の構成を図６に示し
ており、図６においては図５と同等部分は同一符号によ
り示す。

【００１１】この方式では、ワード線を各メモリブロッ
クＡ，Ｂ共通の主ワード線３の他に、各ブロックＡ，Ｂ
対応にかつ記憶素子の行毎に設けられた副ワード線４
Ａ，４Ｂとし、分割ワード線方式となっている。この方
式を８１９２ワード数のメモリ回路に適用すると、３２
列分のメモリを４または８列のメモリブロックに分割
し、各メモリブロックに共通なワード線と上位列アドレ
ス２のデコード出力６，９（副ワード線選択信号７，１
０）との論理積（８Ａ，８Ｂ）にて活性化される副ワー
ド線を各行毎に設ける構成となる。

【００１２】この方式では、活性化されるメモリブロッ
クは予め定められる。活性化されるメモリブロックは４
または８列単位とすれば、上記の第２，３の期間の動作
で活性化されるメモリブロックは４または８列のみとな
る。次の第１の期間でプリチャージされるデータ線対は
この活性化されたメモリブロックのみとなり、他のメモ
リブロックのデータ線対は自己容量で前のプリチャージ
電位が保持されているためにプリチャージされない。す
なわち、３２列を全部活性化する図５の構成に比し、プ
リチャージ電力は１／８または１／４となるのである。

【００１３】

【発明が解決しようとする課題】この様な図６で示した
メモリ回路においては、主ワード線３が活性化される以
前に、上位列アドレス２によりメモリブロックの選択が
終了している必要がある。これは、主ワード線が活性化
された後に、遅れて所望のメモリブロックが選択される
と、それだけアクセス時間の増大を招くからである。

【００１４】一方、図６で示したメモリ回路では、副ワ
ード線４Ａ，４Ｂを活性化する主ワード線３と上位列ア
ドレス２のデコード出力との論理積を出力する論理積回
路８Ａ，８ＢがメモリブロックＡ，Ｂの各行に配置され
ており、実際のレイアウトでは図３（後述する）で示す
如くなる。このレイアウト上では、上位列アドレスの入
力部２０２から副ワード線の前段にある副ワード線ドラ
イバ２０６までの物理的距離と、行アドレスの入力部２
０１から主ワード線を経て副ワード線の前段にある副ワ
ード線ドライバ２０６までの物理的距離とが略等しくな
る。その結果、行アドレスと上位列アドレスとを同一タ
イミングで各入力部２０１，２０２へ入力すると、副ワ
ード線ドライバ２０６である各論理積回路８Ａ，８Ｂの
２入力（主ワード線３と副ワード線選択線７，８）は、
同一タイミングとなって競合してしまい、上述した如
く、主ワード線活性化以前に上位列アドレス２によるメ
モリブロック選択が終了していなければならないという
要件を満足しない。

【００１５】そこで、通常はプリチャージパルスの幅を
調節して主ワード線の活性化以前に、上位列アドレスの
デコード出力が決定される様に予め設計する。このと
き、上位列アドレスが決定してから、副ワード線の前段
にある上位列アドレスのデコード出力が決定するまでの
時間は上位列アドレスのいわゆる「セットアップ時間」
と称されるが、図６で示したメモリ回路では、この上位
列アドレスのセットアップ時間が大きいため（メモリブ
ロック選択線６，９、更には副ワード線選択線７，１０
などが長く負荷が大きいことによる）、この大きいセッ
トアップ時間後に、主ワード線を活性化する必要が生
じ、よってサイクルタイムが長くなるという欠点があ
る。

【００１６】ここで、非同期メモリ（システムクロック
に非同期）を考えると、通常アドレス変化が検出される
とこれに応答してデータ線対をプリチャージするための
プリチャージ信号が発生される。このプリチャージ信号
のパルス幅はデータ線対のプリチャージ動作を保証する
に充分な幅であるだけでなく、同時に上位列アドレスか
ら活性化すべき副ワード線上の前段にある上位列アドレ
スデコーダ出力が決定するまでの時間を確保するもので
なくてはならない。

【００１７】ところが、ビット幅及びワード長が可変の
半導体メモリ回路では、行アドレス信号，主ワード線，
上位列アドレス信号の負荷が、これ等ビット幅やワード
長に応じて変化するために、図６に示した従来のメモリ
回路では、ビット幅やワード長に応じて上位列アドレス
のセットアップ時間が変化することになる。全てのビッ
ト幅及びワード長の組合せに対応するメモリ回路に対し
て、最適なプリチャージパルスを発生させることは不可
能であり、一般には、作成する最大構成のビット幅，ワ
ード長を含む代表的な構成でのプリチャージパルス幅を
満たす様な回路を数種類設計しておき、その他の構成の
回路では、当該数種類のプリチャージパルス発生回路の
中から、各々の構成で必要なプリチャージパルス幅を満
たすパルス幅を発生できる回路を選択して用いるという
手法が採用されている。

【００１８】その結果、ビット幅やワード長可変の半導
体メモリ回路に図６で示す構成を適用すると、大部分の
構成で冗長なプリチャージパルスを用いることになり、
サイクルタイムが増大する。

【００１９】本発明の目的は、メモリブロック選択のた
めの上位列アドレスのセットアップ時間を大幅に短縮し
てサイクルタイムの縮少を可能とした半導体メモリ回路
を提供することである。

【００２０】本発明の他の目的は、ビット幅，ワード長
が任意のメモリに対し、上位列アドレスのセットアップ
時間を考慮したプリチャージパルス回路の設計の必要性
をなくして、回路の設計効率の向上及び汎用性の向上を
図った半導体メモリ回路を提供することである。

【００２１】

【課題を解決するための手段】本発明による半導体メモ
リ回路は、マトリックス状に配置された記憶素子群を列
方向に分割して配置した複数のメモリブロックと、前記
記憶素子に夫々接続されたデータ線対をプリチャージす
べく前記メモリブロック対応に設けられたプリチャージ
手段と、前記メモリブロックに共通に設けられた主ワー
ド線と、前記メモリブロック対応にかつ前記記憶素子の
行毎に設けられた副ワード線と、行アドレスをデコード
して前記主ワード線の１つを選択する行アドレスデコー
ダと、上位列アドレスをデコードして前記メモリブロッ
クの１つを選択するブロック選択信号を生成する列アド
レスデコーダと、前記メモリブロック対応に設けられプ
リチャージ指令信号と前記ブロック選択信号とを入力と
して少なくとも一方が活性状態のときに活性状態となっ
て対応メモリブロックの前記副ワード線のための活性化
選択信号を生成する副ワード線選択信号発生手段と、前
記副ワード線対応に設けられ前記活性化選択信号と前記
主ワード線とを入力とし両入力が共に活性状態のときに
対応副ワード線を活性状態とする副ワード線活性化手段
と、前記メモリブロック対応に設けられ前記プリチャー
ジ指令信号と前記ブロック選択信号の反転信号とを入力
とし少なくとも一方が活性状態のときに対応プリチャー
ジ手段を活性化する手段とを含むことを特徴とする。

【００２２】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。

【００２３】図１は本発明の実施例のシステムブロック
図であり、図５，６と同等部分は同一符号により示して
いる。本実施例においても、ワード線を主ワード線と副
ワード線とに分割した分割ワード線方式であり、８１９
２ワード数のメモリ回路として、３２列分のメモリを４
または８列のメモリブロック（Ａ，Ｂ等）に分割してい
る。そして、主ワード線３はメモリブロックＡ，Ｂに共
通であり、また副ワード線４Ａ，４Ｂは各メモリブロッ
クＡ，Ｂ毎にかつ各行毎に設けられる構成である。

【００２４】主ワード線３は従来と同様に、アドレスデ
コーダ１３の出力により選択的に活性化されるものであ
り、アドレス変化検出回路１４にてアドレス変化が検出
されたことに応答して主ワード線３の選択的活性化がな
される。

【００２５】副ワード線４Ａ，４Ｂは主ワード線３を一
入力とする論理積回路８Ａ，８Ｂの出力により選択的活
性化が行われる。これ等論理積回路８Ａ，８Ｂの各他入
力には、各メモリブロックＡ，Ｂに夫々対応した副ワー
ド線用活性化選択線７，１０が夫々対応して印加されて
いる。

【００２６】一方、アドレス変化検出回路１４におい
て、アドレス変化が検出されると、一定期間プリチャー
ジ指令信号ｂがプリチャージ指令線１１へ送出される
が、このプリチャージ指令線１１と各メモリブロック選
択線６，９とを夫々２入力とする論理和回路１８Ａ，１
８Ｂが設けられている。これ等論理和回路１８Ａ，１８
Ｂの各出力が対応する副ワード線用活性化選択線７，１
０を活性化するようになっている。

【００２７】また、各メモリブロックＡ，Ｂのプリチャ
ージ回路１２Ａ，１２Ｂは対応して設けられた２入力論
理和回路１９Ａ，１９Ｂの各出力により活性化されるよ
うになっている。これ等論理和回路１９Ａ，１９Ｂの各
一入力には、プリチャージ指令線１１が共通に印加され
ており、各他入力には、対応するメモリブロック選択線
６，９が反転回路２０Ａ，２０Ｂを夫々介して印加され
ている。

【００２８】メモリブロック選択線６，９は上位列アド
レス２をデコードするデコーダ１７の出力により夫々活
性化され、各メモリブロックＡ，Ｂのセレクタ１６Ａ，
１６Ｂはこれ等メモリブロック選択線６，９により夫々
活性化される。

【００２９】図２は図１の回路ブロックの各部信号線の
波形を示しており、図１の信号線ａ〜ｋは図２の波形ａ
〜ｋと夫々対応しているものとする。尚、ａはアドレス
信号，ｂはプリチャージ指令信号，ｃは主ワード線３の
波形，ｄはメモリブロックＡ選択信号，ｅはメモリブロ
ックＡの副ワード線用活性化選択線７の波形，ｆはメモ
リブロックＡの副ワード線４Ａの波形，ｇはメモリブロ
ックＡのデータ線対の波形，ｈはメモリブロックＢ選択
信号，ｉはメモリブロックＢの副ワード線用活性化選択
線１０の波形，ｊはメモリブロックＢの副ワード線４Ｂ
の波形，ｋはメモリブロックＢのデータ線対の波形を夫
々示す。

【００３０】先ず、第１の期間において、アドレス信号
が変化すると、アドレス変化検出回路１４はこの変化を
検出してプリチャージ指令信号を生成すると共に、主ワ
ード線の１つを選択的に活性化するパルスを生成する。

【００３１】第２の期間において、プリチャージ指令信
号ｂによりプリチャージ回路１２Ａ，１２Ｂが活性化さ
れ（論理和回路１９Ａ，１９Ｂにより）、全てのメモリ
ブロックがプリチャージ状態となる。同時に、全てのメ
モリブロックの副ワード線用活性化選択線７，１０が波
形ｅ，ｉに示す如く活性化される（論理和回路１８Ａ，
１８Ｂにより）。但し、この時点では、いずれの主ワー
ド線も未だ非活性状態にあるので、副ワード線選択信号
発生のための論理積回路８Ａ，８Ｂは全て閉であり、よ
って全ての副ワード線４Ａ，４Ｂは非活性状態である。

【００３２】第３の期間において、上位列アドレス２の
デコード信号により選択対象となったメモリブロックの
メモリブロック選択信号ｄ（本例ではメモリブロックＡ
としている）が活性化される。非選択対象のメモリブロ
ックＢに対応するメモリブロック選択信号ｈは非活性化
される。

【００３３】続く第４の期間において、行アドレス信号
のデコード信号により選択された主ワード線の１本が活
性化され、同時にプリチャージ指令信号ｂは非活性化さ
れる。このとき、選択対象のメモリブロックＡでは、プ
リチャージ指令信号ｂが非活性化しても副ワード線選択
信号ｄが活性化されているので、副ワード線用活性化選
択信号ｅは活性状態を維持し、よってメモリブロックＡ
の副ワード線４Ａは論理積回路８Ａにより活性化される
ことになる。

【００３４】これに対し、非選択対象のメモリブロック
Ｂにおいては、プリチャージ指令信号ｂが非活性化にな
るに伴って副ワード線選択信号ｈも非活性化されるの
で、副ワード線用活性化選択信号ｉは非活性状態とな
り、よってメモリブロックＢの副ワード線４Ｂは論理積
回路８Ｂにより非活性化される。尚、図２の波形では、
副ワード線選択信号の非活性化タイミングと主ワード線
の活性化タイミングの時間差だけ、副ワード線４Ｂは一
時的に活性状態となっているが、問題はない。

【００３５】第４の期間において、選択対象のメモリブ
ロックの副ワード線に接続された記憶素子とデータ線対
とがセレクタ１６Ａにて接続され、書込み／読出し動作
が行われる。このとき、非選択対象のメモリブロックＢ
では、非活性状態のメモリブロック選択信号ｈが反転回
路２０Ｂ及び論理和回路１９Ｂを介してプリチャージ回
路１２Ｂを活性化するので、プリチャージ状態が維持さ
れることになる。

【００３６】この様に、アドレス変化に応答して、直ち
に全てのメモリブロックの副ワード線活性化選択線７，
１０（従来の図６のメモリブロック選択線７，１０に相
当）をプリチャージ指令ｂにより活性化しておき、上位
列アドレス２のデコード出力ｄ，ｈが決定したら、直ち
に非選択メモリブロックＢ側の副ワード線活性化選択線
１０を非活性状態に戻し、選択メモリブロックＡ側の副
ワード線活性化選択線７は活性状態に維持しておくよう
にしているので、アクセス時間を支配する信号経路は、
主ワード線の活性化→選択メモリブロックの副ワード線
の活性化→所望記憶素子の活性化という経路のみとな
る。

【００３７】すなわち、副ワード線用活性化選択線７，
１０が全てプリチャージされているので、デコーダ１７
の出力負荷が従来に比し著しく軽くなり、よって上位列
アドレスのセットアップ時間は、著しく小となる。実際
に、このセットアップ時間は、上位列アドレス２が決定
してから各メモリブロックＡ，Ｂ毎に設けられているの
論理和ゲート１８Ａ，１８Ｂまでで決定され、極めて小
となるのである。

【００３８】ここで、図３を参照すると、ビット幅，ワ
ード長可変の半導体メモリ回路のレイアウト配置例であ
る。メモリブロック２０７，２０９に夫々対応して副ワ
ード線ドライバ２０６，２０８が配置され、その下部に
メモリブロック２０７，２０９用のＩ／Ｏ（データ入出
力部）２０３が配置される。そして、副ワード線ドライ
バ２０６に沿って主ワード線ドライバ２０５とデコーダ
２０４とが並置される。主ワード線ドライバ２０５の直
下に上位列アドレス入力部／デコーダ２０２が、デコー
ダ２０４の直下に行アドレス入力部２０１が夫々配置さ
れる構成となる。

【００３９】この様な配置のメモリ回路では、上述した
セットアップ時間を決定する信号経路は、図６の従来例
で必要であった上位列アドレス信号経路のビット幅方向
分に相当し、従来例で必要であったワード長方向分の経
路が、上位列アドレスのセットアップ時間の決定要素か
ら無くなることになり、よってメモリのサイクル時間が
短くなるのである。

【００４０】更に、ビット幅，ワード長可変のメモリ回
路に本発明を適用すると、上位列アドレスのセットアッ
プ時間の確保がほとんど必要なくなるので、従来必要だ
ったプリチャージパルス幅でのセットアップ時間の確保
が必要なくなり、どのようなビット幅，ワード長のメモ
リ回路においてもプリチャージパルス幅は必要最小の一
定幅とすることができ、設計が容易になると共に汎用性
が増大することになる。

【００４１】図４は本発明の他の実施例のブロック図で
あり、図１のメモリ回路が非同期式であったのに比し、
同期式メモリ回路とした場合である。尚、図４におい
て、図１と同等部分は同一符号にて示している。

【００４２】図４においては図１のアドレス変化検出回
路１４の出力の代りにシステムクロック１５を用い、こ
のクロックに行アドレス１のデコーダ（１３）出力を同
期させ、またクロック１５の反転回路２１による反転出
力に同期してプリチャージ指令信号を生成させている。
他の構成は図１の例と同一である。

【００４３】第１の期間において、クロックがローレベ
ルであるとすると、副ワード線用活性化選択線７，１０
は全てプリチャージされて活性化される。但し、この時
点ではどの主ワード線も非活性状態にあるので、全ての
副ワード線４Ａ，４Ｂは論理積回路８Ａ，８Ｂにより非
活性状態を維持している。この期間に全てのアドレスの
デコード処理が行われる。

【００４４】第２の期間において、クロックがハイレベ
ルであるとすると、行アドレス１のデコード処理により
選択された主ワード線の一本が活性化される。同時に上
位列アドレス２のデコード出力により、ブロック選択線
６が活性化され、ブロック選択線９は非活性化される。
よって、活性化されたブロック選択線６に対応する副ワ
ード線が活性化され、第３の期間において、この副ワー
ド線に接続された記憶素子とデータ線対とが接続され、
書込み／読出し動作が行われる。非活性化されたブロッ
ク選択線９に対応するメモリブロックＢはプリチャージ
状態を維持する。

【００４５】上記各実施例では、上位列アドレスで選択
されるメモリブロックをブロック選択線６，９の２本で
活性化するようにしたが、これに限定されることなく、
例えば、４，８本等のブロック選択線を用いて、メモリ
ブロック数を増大しても良いものである。この場合も、
上位列アドレスのデコード処理結果から選択すべきメモ
リブロックでは、副ワード線が活性状態を維持し、他の
全てのメモリブロックでは、プリチャージ状態を維持す
ることになる。

【００４６】

【発明の効果】以上述べた様に、本発明によれば、全て
の副ワード線用活性化選択線をプリチャージしておき、
上位列アドレスにより選択されたメモリブロックの副ワ
ード線用活性化選択線のみをそのまま活性状態に維持
し、残余のメモリブロックの副ワード線用活性化選択線
は非活性状態としたので、上位列アドレスのデコード出
力負荷が軽くなり、上位列アドレスのセットアップ時間
が大幅に短縮され、メモリアクセスサイクル時間の向上
が可能となる。また、ビット幅，ワード長に応じて上位
列アドレスのセットアップ時間が従来では変化していた
が、本発明ではこのセットアップ時間がほとんどなくな
るので、どのようなビット幅，ワード長のメモリ回路に
も容易に対応できるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例のシステムブロック図であ
る。

【図２】図１のブロックの動作を示す各部信号のタイミ
ングチャートである。

【図３】本発明の実施例のメモリ回路のレイアウト配置
例を示す図である。

【図４】本発明の他の実施例のシステムブロック図であ
る。

【図５】従来の半導体メモリ装置の一例を示すブロック
図である。

【図６】従来の半導体メモリ装置の他の例を示すブロッ
ク図である。

【符号の説明】

１ 行アドレス ２ 上位列アドレス ３ 主ワード線 ４Ａ，４Ｂ 副ワード線 ６，９ メモリブロック選択線 ７，１０ 副ワード線用活性化選択線 ８Ａ，８Ｂ 副ワード線活性化用論理積回路 １１ プリチャージ指令線 １２Ａ，１２Ｂ プリチャージ回路 １３ アドレスデコーダ １４ アドレス変化検出回路 １５ システムクロック １６Ａ，１６Ｂ セレクタ １７ 列アドレスデコーダ １８Ａ，１８Ｂ 副ワード線選択信号発生用論理和回路 １９Ａ，１９Ｂ プリチャージ活性化信号発生用論理和
回路 ２０Ａ，２０Ｂ 反転回路 Ａ，Ｂ メモリブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３６２ Ｈ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された記憶素子群
   を列方向に分割して配置した複数のメモリブロックと、
   前記記憶素子に夫々接続されたデータ線対をプリチャー
   ジすべく前記メモリブロック対応に設けられたプリチャ
   ージ手段と、前記メモリブロックに共通に設けられた主
   ワード線と、前記メモリブロック対応にかつ前記記憶素
   子の行毎に設けられた副ワード線と、行アドレスをデコ
   ードして前記主ワード線の１つを選択する行アドレスデ
   コーダと、上位列アドレスをデコードして前記メモリブ
   ロックの１つを選択するブロック選択信号を生成する列
   アドレスデコーダと、前記メモリブロック対応に設けら
   れプリチャージ指令信号と前記ブロック選択信号とを入
   力として少なくとも一方が活性状態のときに活性状態と
   なって対応メモリブロックの前記副ワード線のための活
   性化選択信号を生成する副ワード線選択信号発生手段
   と、前記副ワード線対応に設けられ前記活性化選択信号
   と前記主ワード線とを入力とし両入力が共に活性状態の
   ときに対応副ワード線を活性状態とする副ワード線活性
   化手段と、前記メモリブロック対応に設けられ前記プリ
   チャージ指令信号と前記ブロック選択信号の反転信号と
   を入力とし少なくとも一方が活性状態のときに対応プリ
   チャージ手段を活性化する手段とを含むことを特徴とす
   る半導体メモリ装置。
2. 【請求項２】 前記副ワード線選択信号発生手段及び前
   記プリチャージ活性化手段は２入力論理和回路であり、
   前記副ワード線活性化手段は２入力論理積回路であるこ
   とを特徴とする請求項１記載の半導体メモリ装置。