JP3073991B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3073991B2 JP3073991B2 JP63096215A JP9621588A JP3073991B2 JP 3073991 B2 JP3073991 B2 JP 3073991B2 JP 63096215 A JP63096215 A JP 63096215A JP 9621588 A JP9621588 A JP 9621588A JP 3073991 B2 JP3073991 B2 JP 3073991B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置における、センスアンプ制御
回路に関する。
回路に関する。
第７図は４ビット構成のスタティック型ランダムアク
セスメモリ（以下SRAMと略す）における従来技術の一例
を示す図であり、第２図はメモリセルアレイの分割方法
の一例を詳細に示す図であり、第５図は第７図の従来技
術の特性図である。
セスメモリ（以下SRAMと略す）における従来技術の一例
を示す図であり、第２図はメモリセルアレイの分割方法
の一例を詳細に示す図であり、第５図は第７図の従来技
術の特性図である。
第７図の回路では、センスアンプに接続されるデータ
線群（100）内の各々のデータ線は全てのブロック内の
カラムゲート回路に接続されており、１本のデータ線に
は（α/4）×Ｎ個のカラムゲート回路が接続されてい
る。この回路の動作を第５図の特性図を参照しながら以
下に詳細に説明する。なお、説明を簡略化するために、
メモリセル群のブロック１内のワード線W11が活性化さ
れる場合について述べる。
線群（100）内の各々のデータ線は全てのブロック内の
カラムゲート回路に接続されており、１本のデータ線に
は（α/4）×Ｎ個のカラムゲート回路が接続されてい
る。この回路の動作を第５図の特性図を参照しながら以
下に詳細に説明する。なお、説明を簡略化するために、
メモリセル群のブロック１内のワード線W11が活性化さ
れる場合について述べる。
まず第２図の回路において、読み出そうとするメモリ
セルの行アドレス情報を行アドレス信号線（R1、R2、…
Rl）に、また、ブロックアドレス情報をブロックアドレ
ス信号線（C1、C2、…Cm）に入力すると、これらの情報
により、前置ワード線PW1とブロック選択信号線BS1が活
性化され、更に、ワード線デコーダG11を介してワード
線W11が活性化される。
セルの行アドレス情報を行アドレス信号線（R1、R2、…
Rl）に、また、ブロックアドレス情報をブロックアドレ
ス信号線（C1、C2、…Cm）に入力すると、これらの情報
により、前置ワード線PW1とブロック選択信号線BS1が活
性化され、更に、ワード線デコーダG11を介してワード
線W11が活性化される。
次に、第７図の回路では、カラムゲート回路は列デコ
ーダ群（40）の出力信号とブロック選択信号とで制御さ
れており、BS1が活性化されることによってブロック１
内の４個のカラムゲート回路が活性化され、前記ワード
線W11に接続されたメモリセルの中の対応する４個のメ
モリセルの情報がデータ線（100）（DB1、▲▼、
…DB4、▲▼）に伝送されていく。データ線に伝
送されてきた情報はセンスアンプ（SA1、…SA4）によっ
てそれぞれ増幅され、センスアンプ出力線（SO1、…▲
▼、…SO4、▲▼）によってそれ以降の回
路へ伝送されていく。
ーダ群（40）の出力信号とブロック選択信号とで制御さ
れており、BS1が活性化されることによってブロック１
内の４個のカラムゲート回路が活性化され、前記ワード
線W11に接続されたメモリセルの中の対応する４個のメ
モリセルの情報がデータ線（100）（DB1、▲▼、
…DB4、▲▼）に伝送されていく。データ線に伝
送されてきた情報はセンスアンプ（SA1、…SA4）によっ
てそれぞれ増幅され、センスアンプ出力線（SO1、…▲
▼、…SO4、▲▼）によってそれ以降の回
路へ伝送されていく。
第８図は４ビット構成のSRAMに第７図とは異なる従来
技術を施こした一例であり、各ブロックに４個のセンス
アンプを配置し、１本のデータ線に接続されるカラムゲ
ート回路の数をα/4個に減少させた構成となっている。
このことにより、１本のデータ線につく寄生容量は約1/
Nに減少し、第６図に示した特性図の様に、１対のデー
タ線DB、▲▼の電位差の開き方は第５図の場合より
も大きくなっており、データ線での情報伝達速度は第７
図の従来技術より高速となっている。
技術を施こした一例であり、各ブロックに４個のセンス
アンプを配置し、１本のデータ線に接続されるカラムゲ
ート回路の数をα/4個に減少させた構成となっている。
このことにより、１本のデータ線につく寄生容量は約1/
Nに減少し、第６図に示した特性図の様に、１対のデー
タ線DB、▲▼の電位差の開き方は第５図の場合より
も大きくなっており、データ線での情報伝達速度は第７
図の従来技術より高速となっている。
［発明が解決しようとする課題］ しかし、上記２つの従来回路には以下に述べるような
問題点がそれぞれある。
問題点がそれぞれある。
まず第７図の従来技術では、１本のデータ線あたりに
は（α/4）×Ｎ個のカラムゲ−ト回路が接続されている
為、それに伴なう寄生容量はかなり大きな値になってい
る。メモリセルの情報は、メモリセルに直接接続されて
いる１対のビット線の負荷容量、あるいはビット線負荷
回路の影響等により、１対のビット線間の微小な電位差
として１対のデータ線に伝送されてくる為、データ線の
寄生容量はメモリセルの情報伝達速度（１対のデータ線
DB、▲▼の電位差の開き方）に大きな影響を及ぼ
す。従って第５図に示す様に、この従来技術では１対の
データ線DB、▲▼の電位の開き方が鈍く、データ線
での情報伝達速度が遅くなってしまう。また、一般にセ
ンスアンプは安定に動作を行なう為に、１対の入力デー
タ線にある一定の電位差がついてからオンする様に設定
される為、１対の入力データ線に相当する１対のデータ
線DB、▲▼の電位差の開き方が鈍いこの従来技術で
は、ワード線Ｗの立ち上りからセンスアンプをオンさせ
る時期（SON）までを十分にとる必要がある。これらの
問題は高速のSRAMを実現していく際、大きな障害となっ
てしまう。
は（α/4）×Ｎ個のカラムゲ−ト回路が接続されている
為、それに伴なう寄生容量はかなり大きな値になってい
る。メモリセルの情報は、メモリセルに直接接続されて
いる１対のビット線の負荷容量、あるいはビット線負荷
回路の影響等により、１対のビット線間の微小な電位差
として１対のデータ線に伝送されてくる為、データ線の
寄生容量はメモリセルの情報伝達速度（１対のデータ線
DB、▲▼の電位差の開き方）に大きな影響を及ぼ
す。従って第５図に示す様に、この従来技術では１対の
データ線DB、▲▼の電位の開き方が鈍く、データ線
での情報伝達速度が遅くなってしまう。また、一般にセ
ンスアンプは安定に動作を行なう為に、１対の入力デー
タ線にある一定の電位差がついてからオンする様に設定
される為、１対の入力データ線に相当する１対のデータ
線DB、▲▼の電位差の開き方が鈍いこの従来技術で
は、ワード線Ｗの立ち上りからセンスアンプをオンさせ
る時期（SON）までを十分にとる必要がある。これらの
問題は高速のSRAMを実現していく際、大きな障害となっ
てしまう。
第８図に示した従来技術では前にも述べた様に、各ブ
ロックに４個のセンスアンプを配置することによって１
本のデータ線に接続されるカラムゲート回路の個数をα
/4個にまで減少させ、データ線での情報伝達速度を速く
している。しかし、センスアンプの出力であるセンスア
ンプ出力線には、それぞれＮ個のセンスアンプが接続さ
れる為に、今度はセンスアンプ出力線での情報伝達速度
が遅くなってしまう。また、各ブロック毎に４個のセン
スアンプ回路と、センスアンプ制御回路を設ける為、そ
れらに必要なパターン面積を確保する必要が有り、チッ
プ面積の縮小化を狙う際、大きな問題となる。
ロックに４個のセンスアンプを配置することによって１
本のデータ線に接続されるカラムゲート回路の個数をα
/4個にまで減少させ、データ線での情報伝達速度を速く
している。しかし、センスアンプの出力であるセンスア
ンプ出力線には、それぞれＮ個のセンスアンプが接続さ
れる為に、今度はセンスアンプ出力線での情報伝達速度
が遅くなってしまう。また、各ブロック毎に４個のセン
スアンプ回路と、センスアンプ制御回路を設ける為、そ
れらに必要なパターン面積を確保する必要が有り、チッ
プ面積の縮小化を狙う際、大きな問題となる。
そこで本発明はこのような問題点を解決するもので、
データ線からセンスアンプ出力までの遅延を最小限に抑
えると共に、高速で、且つ高集積化を実現できる半導体
記憶装置を提供するところにある。
データ線からセンスアンプ出力までの遅延を最小限に抑
えると共に、高速で、且つ高集積化を実現できる半導体
記憶装置を提供するところにある。
本発明の半導体記憶装置は、 セクション毎に、複数のメモリブロックと、このメモ
リブロックの情報信号をデータ線を介して受け取るとと
もに増幅してセンスアンプ出力線に出力するセンスアン
プ回路と、を備え、 さらに、ｍ本のブロックアドレス信号に基づいてブロ
ック選択信号を生成するブロック選択デコーダと、ｍ本
のブロックアドレス信号のうちｎ本（但し、ｎ＜ｍ）の
アドレス信号に基づいてセクション選択信号を生成する
セクション選択デコーダと、行選択信号を生成する行選
択デコーダと、列選択信号を生成する列選択デコーダ
と、を備えた半導体記憶装置であって、 前記メモリブロックの各々は、複数のメモリセルと、
複数のワード線と、複数のビット線と、この複数のビッ
ト線に対応して設けられた複数のカラムゲートとを有
し、前記ワード線は前記ブロック選択信号と行選択信号
とに基づいて活性化され、前記カラムゲートは前記ブロ
ック選択信号と列選択信号とに基づいて活性化されて前
記メモリセルからの情報信号をデータ線に出力し、 前記センスアンプ回路の各々は、前記セクション選択
信号に基づいてセクション毎に活性化され、前記カラム
ゲートから出力される情報信号を前記データ線を介して
受け取り、この情報信号を増幅してセンスアンプ出力線
に出力し、 同じセクションに属する複数のメモリブロックのカラ
ムゲートは、ビット出力毎に、前記データ線を介して、
同じセクションに属するセンスアンプ回路に共通接続さ
れており、 異なるセクションに属する複数のセンスアンプ回路
は、ビット出力毎に、前記センスアンプ出力線に共通接
続されていることを特徴とする。
リブロックの情報信号をデータ線を介して受け取るとと
もに増幅してセンスアンプ出力線に出力するセンスアン
プ回路と、を備え、 さらに、ｍ本のブロックアドレス信号に基づいてブロ
ック選択信号を生成するブロック選択デコーダと、ｍ本
のブロックアドレス信号のうちｎ本（但し、ｎ＜ｍ）の
アドレス信号に基づいてセクション選択信号を生成する
セクション選択デコーダと、行選択信号を生成する行選
択デコーダと、列選択信号を生成する列選択デコーダ
と、を備えた半導体記憶装置であって、 前記メモリブロックの各々は、複数のメモリセルと、
複数のワード線と、複数のビット線と、この複数のビッ
ト線に対応して設けられた複数のカラムゲートとを有
し、前記ワード線は前記ブロック選択信号と行選択信号
とに基づいて活性化され、前記カラムゲートは前記ブロ
ック選択信号と列選択信号とに基づいて活性化されて前
記メモリセルからの情報信号をデータ線に出力し、 前記センスアンプ回路の各々は、前記セクション選択
信号に基づいてセクション毎に活性化され、前記カラム
ゲートから出力される情報信号を前記データ線を介して
受け取り、この情報信号を増幅してセンスアンプ出力線
に出力し、 同じセクションに属する複数のメモリブロックのカラ
ムゲートは、ビット出力毎に、前記データ線を介して、
同じセクションに属するセンスアンプ回路に共通接続さ
れており、 異なるセクションに属する複数のセンスアンプ回路
は、ビット出力毎に、前記センスアンプ出力線に共通接
続されていることを特徴とする。
本発明の上記の構成によれば、メモリセル群の分割と
は別に、独立してセンスアンプを分割配置することがで
きるので、データ線とセンスアンプ出力線でのトータル
的な遅延を最小限に抑える様に設定することが可能であ
り、メモリセルの情報を高速に伝達することができる。
また、複数のメモリセル群のブロックに１つのセンスア
ンプセクションを設けるだけで良いので、パターン面積
を最小限に抑えることもできる。
は別に、独立してセンスアンプを分割配置することがで
きるので、データ線とセンスアンプ出力線でのトータル
的な遅延を最小限に抑える様に設定することが可能であ
り、メモリセルの情報を高速に伝達することができる。
また、複数のメモリセル群のブロックに１つのセンスア
ンプセクションを設けるだけで良いので、パターン面積
を最小限に抑えることもできる。
第１図は本発明を4bit構成のSRAMに実施した場合の回
路図で、第２図は第１図におけるメモリセルアレイの分
割方法を詳細に示した図であり、第４図は本発明の特性
図である。
路図で、第２図は第１図におけるメモリセルアレイの分
割方法を詳細に示した図であり、第４図は本発明の特性
図である。
第１図の回路において、メモリセルアレイは、ｍ本の
ブロックアドレス信号線（C1、C2、…Cm）を入力とする
ブロック選択デコータ群（20）によって、Ｎ個のメモリ
セル群に分割されており、またセンスアンプは、（ｍ−
４）本のブロックアドレス信号線（C5、C6、…Cm）を入
力とするセクション選択デコーダ群（30）によってβ
（＝N/4）個のセンスアンプセクションに分割されてい
る。従って、１本のデータ線には（α/4）×Ｎ個のカラ
ムゲート回路が接続されており、また、１本のセンスア
ンプ出力線にはβ個のセンスアンプ回路が接続された状
態となっている。この回路の動作を第４図の特性図を参
照しながら以下に詳細に説明する。なお、説明を簡略化
するために、メモリセル群のブロック１内のワード線W
11が活性化される場合について述べる。
ブロックアドレス信号線（C1、C2、…Cm）を入力とする
ブロック選択デコータ群（20）によって、Ｎ個のメモリ
セル群に分割されており、またセンスアンプは、（ｍ−
４）本のブロックアドレス信号線（C5、C6、…Cm）を入
力とするセクション選択デコーダ群（30）によってβ
（＝N/4）個のセンスアンプセクションに分割されてい
る。従って、１本のデータ線には（α/4）×Ｎ個のカラ
ムゲート回路が接続されており、また、１本のセンスア
ンプ出力線にはβ個のセンスアンプ回路が接続された状
態となっている。この回路の動作を第４図の特性図を参
照しながら以下に詳細に説明する。なお、説明を簡略化
するために、メモリセル群のブロック１内のワード線W
11が活性化される場合について述べる。
まず第２図の回路において、読み出そうとするメモリ
セルの行アドレス情報を行アドレス信号線（R1、R2、…
Rl）に、また、ブロックアドレス情報をブロックアドレ
ス信号線（C1、C2、…Cm）に入力して、前置ワード線PW
1とブロック選択信号線BS1が活性化すると、ワード線デ
コーダG11を介してワード線W11が活性化される。
セルの行アドレス情報を行アドレス信号線（R1、R2、…
Rl）に、また、ブロックアドレス情報をブロックアドレ
ス信号線（C1、C2、…Cm）に入力して、前置ワード線PW
1とブロック選択信号線BS1が活性化すると、ワード線デ
コーダG11を介してワード線W11が活性化される。
次に、第１図の回路では、カラムゲート回路は列デコ
ーダ群（40）の出力信号とブロック選択信号とで制御さ
れており、BS1が活性化されることによってブロック１
内の４個のカラムゲート回路が活性化され、前記ワード
線W11に接続されたメモリセルの中の対応する４個のメ
モリセルの情報がデータ線（100）に伝送されていく。
１本のデータ線には前にも述べた様に、（α/4）×Ｎ個
のカラムゲート回路が接続されるので、データ線の電位
の変化は第４図の様になる。
ーダ群（40）の出力信号とブロック選択信号とで制御さ
れており、BS1が活性化されることによってブロック１
内の４個のカラムゲート回路が活性化され、前記ワード
線W11に接続されたメモリセルの中の対応する４個のメ
モリセルの情報がデータ線（100）に伝送されていく。
１本のデータ線には前にも述べた様に、（α/4）×Ｎ個
のカラムゲート回路が接続されるので、データ線の電位
の変化は第４図の様になる。
また、センスアンプ回路はセクション選択デコーダ群
（30）によって、４つのブロックに共通に接続されてい
るので、１本のセンスアンプ出力線に接続されるセンス
アンプの個数もβ（＝N/4）と少ないので、センスアン
プ出力の電位変化も、第４図に示す様になる。
（30）によって、４つのブロックに共通に接続されてい
るので、１本のセンスアンプ出力線に接続されるセンス
アンプの個数もβ（＝N/4）と少ないので、センスアン
プ出力の電位変化も、第４図に示す様になる。
第３図に、従来技術と、本発明のそれぞれに於けるデ
ータ線・センスアンプ出力線での遅延時間を示す。セク
ション数が１の場合には第７図の従来技術が相当し、セ
クション数がＮの場合には第８図の従来技術が相当し、
セクション数がβの場合には本発明が相当する。従来技
術の様に、センスアンプを全くセクションに分けない
と、データ線での遅延が大きく、また、各ブロックに配
置すると、今度はセンスアンプ出力線での遅延が大きく
なり、トータル的な遅延を最も少なく設定することは不
可能であった。しかし、本発明では、センスアンプを、
メモリセルアレイ群の分割とは独立して、独自にセクシ
ョン群として分割している為、トータル的な遅延が最も
小さくなる位置に設定することができ、第４図におい
て、従来の技術より、Δt1、Δt2時間分だけ高速にする
ことができる。また、センスアンプ回路もブロック毎に
設ける必要がないので、これらに要するパターン面積も
最小限に抑えることができ、高速で且つ、チップ面積の
小さいSRAMを実現できる。
ータ線・センスアンプ出力線での遅延時間を示す。セク
ション数が１の場合には第７図の従来技術が相当し、セ
クション数がＮの場合には第８図の従来技術が相当し、
セクション数がβの場合には本発明が相当する。従来技
術の様に、センスアンプを全くセクションに分けない
と、データ線での遅延が大きく、また、各ブロックに配
置すると、今度はセンスアンプ出力線での遅延が大きく
なり、トータル的な遅延を最も少なく設定することは不
可能であった。しかし、本発明では、センスアンプを、
メモリセルアレイ群の分割とは独立して、独自にセクシ
ョン群として分割している為、トータル的な遅延が最も
小さくなる位置に設定することができ、第４図におい
て、従来の技術より、Δt1、Δt2時間分だけ高速にする
ことができる。また、センスアンプ回路もブロック毎に
設ける必要がないので、これらに要するパターン面積も
最小限に抑えることができ、高速で且つ、チップ面積の
小さいSRAMを実現できる。
以上、ここまでは４ビット構成のSRAMについて説明を
行なってきたが、本発明はいかなるビット構成のSRAMに
も応用できることは言うまでもない。また、セクション
の分割方法についても１例しか説明していないが、アド
レス信号の組み合わせによって何分割にもできることは
明らかである。
行なってきたが、本発明はいかなるビット構成のSRAMに
も応用できることは言うまでもない。また、セクション
の分割方法についても１例しか説明していないが、アド
レス信号の組み合わせによって何分割にもできることは
明らかである。
以上述べたように本発明によれば、メモリセル群の分
割とはまた別に、独立してセンスアンプセクションを構
成することによって、データ線とセンスアンプ出力線で
のトータル的な遅延を最小限に抑えることができ、高速
の半導体記憶装置を実現することができる。また、上記
の構成をとれば、複数のメモリセル群のブロックに１個
のセンスアンプセクションを設けるだけで良いので、チ
ップ面積の少ない半導体記憶装置を実現できるという効
果を有する。
割とはまた別に、独立してセンスアンプセクションを構
成することによって、データ線とセンスアンプ出力線で
のトータル的な遅延を最小限に抑えることができ、高速
の半導体記憶装置を実現することができる。また、上記
の構成をとれば、複数のメモリセル群のブロックに１個
のセンスアンプセクションを設けるだけで良いので、チ
ップ面積の少ない半導体記憶装置を実現できるという効
果を有する。
第１図は本発明にかかる半導体記憶装置の実施例を示す
図、第２図はメモリセルアレイの分割方法を示す図、第
３図は各信号線での遅延時間を示す図、第４図・第５図
・第６図は特性図、第７図・第８図は従来技術を示す図
である。 10……行デコーダ群 20……ブロック選択デコーダ群 30……セクション選択デコーダ群 40……列デコーダ群 100……データ線 R1〜Rl……行アドレス信号 C1〜Cm……ブロックアドレス信号 PW1〜PWA……前置ワード線 W11〜WNA……ワード線 RD……行デコーダ BD……ブロックデコーダ CD……列デコーダ SD……セクションデコーダ Ｇ……ワード線デコーダ DB……データ線 SO……センスアンプ出力線 SA……センスアンプ回路
図、第２図はメモリセルアレイの分割方法を示す図、第
３図は各信号線での遅延時間を示す図、第４図・第５図
・第６図は特性図、第７図・第８図は従来技術を示す図
である。 10……行デコーダ群 20……ブロック選択デコーダ群 30……セクション選択デコーダ群 40……列デコーダ群 100……データ線 R1〜Rl……行アドレス信号 C1〜Cm……ブロックアドレス信号 PW1〜PWA……前置ワード線 W11〜WNA……ワード線 RD……行デコーダ BD……ブロックデコーダ CD……列デコーダ SD……セクションデコーダ Ｇ……ワード線デコーダ DB……データ線 SO……センスアンプ出力線 SA……センスアンプ回路
Claims (1)
- 【請求項１】セクション毎に、複数のメモリブロック
と、このメモリブロックの情報信号をデータ線を介して
受け取るとともに増幅してセンスアンプ出力線に出力す
るセンスアンプ回路と、を備え、 さらに、ｍ本のブロックアドレス信号に基づいてブロッ
ク選択信号を生成するブロック選択デコーダと、ｍ本の
ブロックアドレス信号のうちｎ本（但し、ｎ＜ｍ）のア
ドレス信号に基づいてセクション選択信号を生成するセ
クション選択デコーダと、行選択信号を生成する行選択
デコーダと、列選択信号を生成する列選択デコーダと、
を備えた半導体記憶装置であって、 前記メモリブロックの各々は、複数のメモリセルと、複
数のワード線と、複数のビット線と、この複数のビット
線に対応して設けられた複数のカラムゲートとを有し、
前記ワード線は前記ブロック選択信号と行選択信号とに
基づいて活性化され、前記カラムゲートは前記ブロック
選択信号と列選択信号とに基づいて活性化されて前記メ
モリセルからの情報信号をデータ線に出力し、 前記センスアンプ回路の各々は、前記セクション選択信
号に基づいてセクション毎に活性化され、前記カラムゲ
ートから出力される情報信号を前記データ線を介して受
け取り、この情報信号を増幅してセンスアンプ出力線に
出力し、 同じセクションに属する複数のメモリブロックのカラム
ゲートは、ビット出力毎に、前記データ線を介して、同
じセクションに属するセンスアンプ回路に共通接続され
ており、 異なるセクションに属する複数のセンスアンプ回路は、
ビット出力毎に、前記センスアンプ出力線に共通接続さ
れていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096215A JP3073991B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096215A JP3073991B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01267894A JPH01267894A (ja) | 1989-10-25 |
| JP3073991B2 true JP3073991B2 (ja) | 2000-08-07 |
Family
ID=14159018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096215A Expired - Lifetime JP3073991B2 (ja) | 1988-04-19 | 1988-04-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073991B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195966A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| JPH07107799B2 (ja) * | 1992-11-04 | 1995-11-15 | 日本電気株式会社 | 半導体メモリ装置 |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57195381A (en) * | 1981-05-26 | 1982-12-01 | Toshiba Corp | Semiconductor memory |
| JPS6226690A (ja) * | 1985-07-26 | 1987-02-04 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-04-19 JP JP63096215A patent/JP3073991B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01267894A (ja) | 1989-10-25 |
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Legal Events
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| EXPY | Cancellation because of completion of term |