KR890005612A - 메모리 뱅크 선택회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
첨부도면은 본 발명의 회로도이다.
Claims (1)
- 컴퓨터시스템의 데이터 처리장치에 있어서, 중앙처리장치(10)의 어드레스 신호와 데이타는 메모리 영역을 단위뱅크로 구분되어 있는 EP롬(40,50)과 스태픽 롬(60,70)에 인가되게 연결하고, 중앙처리장치(10)의 데이터는 레치회로(20)에도 인가되어 래치회로(20)의 6비트 출력신호중 3비트 신호가 EP롬(40)의 어드레스 단자로 공급되고 다른 3비트 신호는 디코더(30)에 공급되도록 연결하며, 상기 디코더(30)의 출력신호들은 뱅크 선택신호로서 뱅크 영역으로 할당된 EP롬과 스태틱롬의 인에이블 단자에 각각 인가되게 연결하고, 상기 래치회로(20)는 입출력 요구신호와 데이터기입신호 및 어드레스 1비트 신호를 논리조합하는 오아게이트(11)와 노아게이트(12)의 출력신호로 인에이블되게 연결함을 특징으로 하는 메모리 뱅크 선택회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR870010758A KR890005612A (ko) | 1987-09-28 | 1987-09-28 | 메모리 뱅크 선택회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR870010758A KR890005612A (ko) | 1987-09-28 | 1987-09-28 | 메모리 뱅크 선택회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR890005612A true KR890005612A (ko) | 1989-05-16 |
Family
ID=68343933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR870010758A KR890005612A (ko) | 1987-09-28 | 1987-09-28 | 메모리 뱅크 선택회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890005612A (ko) |
-
1987
- 1987-09-28 KR KR870010758A patent/KR890005612A/ko not_active Application Discontinuation
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