JPS63501179A

JPS63501179A - ダイナミック等速呼出記憶装置を用いた高速フレ−ム記憶装置のためのア−キテクチャ

Info

Publication number: JPS63501179A
Application number: JP61505716A
Authority: JP
Inventors: ケーツ，ビリー・アーネスト
Original assignee: イ−ストマン・コダック・カンパニ−
Priority date: 1985-10-23
Filing date: 1986-10-14
Publication date: 1988-04-28
Also published as: WO1987002819A2; WO1987002819A3; EP0246277A1; US4725987A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ダイナミック等速呼出記憶装置を用いた高速フレーム記憶装置のためのアーキテクチャ技術的分野この発明はディジタル記憶装置に、更に詳しくはディジタル画像を記憶するための高速フレーム記憶装置π関係している。

背景技術に使用されることができ、典型的てはディジタイザ、フレーム記憶装置、処理部、及びプリンタのような出力装置を備えている。処理されるべきディジタル画像は、写真陰画を通して光検出器上へ光ビームを走査することなどの種種の方法で与えることができる。光検出器からの出力信号はディジタル化されてフレーム記憶装置に記憶される。処理部はディジタル化画像について必要な画像強調を行い、強調されたディジタル画像はフレーム記憶装置から読み出されて高速「走置」プリンタに供給される。

フィルム陰画の画素のすべてを非常に迅速て走査するための諸方式が考案されているが、これらの方式は１５ＭＨｚ（７０ｎｓ／？ｉｉｊ素）程度のデータ速度を処理することができ且つ数メガバイトの記憶容量を持ったフレーム記憶装置を必要とする。

そのような速度でデータを処理することのできるフレーム記憶装置は、スタティック又はダイナミック方式で動作させることのできる等速呼出記憶装置（ＲＡＭ）で構成することができろ。

ＲＡＭにおける各記憶セル（メモリセルと呼ばれる）はスタティック記憶セル又はダイナミック記憶セルで作られている。ス記憶するが、ダイナミックＲＡＭ（ＤＲＡＭ）はりフレッシュ微測な素子であって記憶容量が限定されている。市販用として人はスタティックＲＡＭの何倍もの記憶容量を持っており且つより安価である。そのような素子におけるメモリセルは通常、単一のＭＯＳ）ランジスタ及び電荷蓄積キャパシタ（基板キャパシタンスによって与えられる）からなっている。前述のフレーム記憶装置においてスタティックＲＡＭの代わりにＤＲＡＭなの使用を実現しようとするときには問題に遭遇する。例えば、ｃｓ　４　Ｋ　ＤＲＡＭＲＡＭ時間は約３００−５００ｎＳ”Ｃ−あるのＫ、の記憶呼出時間を必要とする。呼出時間は、ビットをメモリセルに読み込み又はこれから読み出すために必要とされる持続時間である。ＤＲＡＭの吐出時間が遅いという問題の外に、ＤＲＡＩＪＩＣおける各メモリセルはこれに記憶されたデータを保持するために蓄積キャパシタにおける電荷の漏れのゆえＶＣ４ミリ秒以内゛ごと（：ＩＪ７レツシユされなげればならない。

発明の要約この発明の目的は高速フレーム記憶装置において比較的低速のＤＲＡＭを使用することである。

この目的は、各バンクが複数のＤＲＡＭを持っている複数の選択可能なバンクを持ったメモリアレイ、このメモリアレイの選択されたバンクのＤＲＡＭのビットセルへ且つ又これからデカバッファから前記の第１の選択されたバンクへのデータの転送を制御すると同時に前記の第２の選択されたバンクから前記の出力バツ７アへのデータの転送を制御するための制御装置、を備えているフレーム記憶装置によって達成される。

このフレーム記憶装置は又、選択されたメモリバンクへの又はこれからのデータの転送と同時に少なくとも一つの選択されていないバンクにおけるＤＲＡＭのビットセルのリフレッシュを生じさせるための装置を備えている。

第１図は通常の従来技術の６４にピッ）ＤＲＡＭの構成図であり、第２図はこの発明によるフレーム記憶装置アーキテクチャの構成図であり、又第３図は第２図におげろフレーム記憶装置のメモリバンクの一区分の構成図である。

採択実施例の詳細ｔｒ股明１０の構成図が示されているーこのＤＲＡＭ】ｎは列復号器１６及び行彷号呂ＩＲＶよってアドレス３幻る２５６×２５６ビマトメモリアレイかちなっている。

所望の行及び列アドレス（Ａ。

〜Ａ７）は、両／ミルス共低電圧レベル信号として動作状態にある、列アドレス選択（ＣＡＳ）及び行アドレス選択（ＲＡＳ）ぬ二つのＴＴＬストローブパルスに応答して８ビツトつ′ドレス母線２４から列ラッチ２０及び行ラッチ２２によってラッチされる。タイミング・制御器１９からの信号に応答して、列復号器１６及び行復号器１８はアレイ１２における各ＤＲＡＭの特定の列及び行を選択する。選択された列及び選択された行の交差点には、ＷＥの状態に依存して読み込まれ又は書き込まれるべき選択されたビットセルがある。データは書込み可能化（ＷＥ）ストローブパルスに応答してセンス・リフレッシュ増幅器１４を通してメモリアレイ１２に読み込まれ又はこれから読み出される。’ＷＥ線が高論理レベル（高電圧）Ｋ４ろときには、ＤＲＡＭＩＯは読取り様式に・あり、又ＷＥ線が低論理レベルにあるトキには、ＤＲＡＭＩＯは書込み様式にある。行アドレスデータをラッチすることの外に、ＲＡＳストローブは行アドレ゛スが復号器１８にラッチされるアレイ１２ＩＫおける復号化された行のすべてのアドレスされていないメモリセルのりフレッシュを生じさせる。低いときのＯＡＳ信号は、列アドレスデータをラッチすることの外に、入出力データバッフ７２６のためのチップ選択として使用される。ＣＡＳ信号が高いときには、ＲＡＳストローブ（低レベル）を動作させると、出力バッファ２６が高インピーダンス状態にあるので、いずれのデータも交換されることなく、ビットアレイ１２のアドレスされ又は復号化された行のすべてのメモリセルがりフレッシュされる。ＣＡＳ信号が低いとぎには、−ビットセルが選択されてデータがＷＥ倍信号レベルに依存してそのセルからバッファ２６へ読み出され又はバッファからそのセルに読み込まれる。アドレスされた行の他のすべてのビットセルはリフレッシュされる。２５６行アドレスのそれぞれをＲＡＳストローブパルスでストローブすると、それゆえ、メモリセル１２のすべてのピットセルがリフレッシュされる。

今度は河２図に言及すると、採択されたフレーム記憶装置アーキテクチャの構成図が示されている。メモリアレイ２８は動作上穴つのメモリバンク３０〜３５に配列されていて、各メモリバンクには６４の６４ＫＸ１ビットＤＲＡＭ＋！ｌ″ −ある。六つのメモリバンク３０−３５はそれぞれ、列アドレス選択回路部３８によって与えられた別別の列アドレス選択（ＣＡＳ）線に接続されている。偶数めメモリバンク３０．３２及び３４はＲＡＳＯ選択線に接続され且つ奇数のメモリバンク３１．３３及び３５はＲＡＳＩ選択線に接続されている。ＲＡＳＯ及びＲＡＳＩ篭圧信号は行アドレス選択回路部４０によって発生される。メモリ制御器４２はメモリの各ＤＲＡＭＫＷＥ信号を供給する。任意所与のメそりバンクにおけるすべてのＤＲＡＭは同一メＲＡｓ　。

ＣＡＳ及びＷＥ倍信号受ける。減衰時間な減少させるために、論理回路を用いて発生される。

各メモリバンクにはそのバンクのすべてのＤＲＡＭが接続されている１本の列アドレス選択（ＣＡＳ）線があるので、この信号の状態に依存して読み取られるか又は書き込まれることができる。一つおきのメモリバンクは共通の行アドレス選択（ＲＡＳ）線に接続されている。ＤＲＡＭのアドレスされた行に対するリフレッシュサイクルは、バンクのＣＡＳ、ｌを動作させることなくそのバンクのＲＡＳ線を動作させる（低レベルにする）ことによって行うことができる。

例えば、バンク３１が書き込まれるように選択された（読取り様式）場合には、ＣＡＳ２は低く且つバンク３】に対するＷＥは高い。バンク３１に対応するＲＡＳ１信号は低く、他の奇数のメモリバンク（３３，３５）のすべてなストローブする。

この時点ではＣＡＳ４及びＣＡＳｓは高く、奇数メモリバンク３３及び３５のＤＲＡＭのアドレスされた行の「隠された」リフレッシュがそれユニバンク３１へのデータ転送と同時に与えられる。同時に、バンク３４も又バッファ５２へのデータ転送合にはＣＡＳ５は低く目つバンク３４に対するＷＥは低い。偶数メそリバンク３０及び３２のＤＲＡＭの選択された行のリフレッシュも又、ＣＡＳＩ及びＣＡＳ３が高いならば行われる。

二重バッフ了作用が入カバツ７ア４４及び出力バッファ５２を用いて行われる。

入カバツ７了４４は２組のデータラッチ、すなわち外側ラッチ４６及び内側ラッチ４８を含んでいる。各組のラッチには６．４のゲートがある。基本的メモリサイクル時ツトな記憶するのに必要とされる時間）は約３００　ｎｓであるので、約７０ｒｌＳ／画素の所望のデータ速度でデータをメモリにＤ７）は、マイク・ロプロセッサ４３によって与えられるデータ利用可能信号に応答して論理回路４９において一度に１バイト又はワード（８ビツト）スつ順次記憶される。データの各バイトは次に外側の組、のラッチ４６の八つのラッチにラッチされる。

換言すれば、一群の八つの外側ラッチ４６がデータのバイトを受けるように信号１１ｕｏ−Ｌ７の一つによって選択される。二進計数器５０はマイクロプロセッサ４３によって与えられたデータ利用可能信号に応答して順次信号Ｌｏ−Ｌ７を与えろ。外側ラッチのすべてが充満しているときＫは、８バイトのデータがロードされている。これらの８バイトのデータは次に信号Ｌ８の制御の下で内側ラッチ４８に並列に移動される。８バイトのデータは次に内側ラッチ４８からメモリアレイ２８の選択すれたメモリバンクに並列に移動される。外側ラッチ４６をデータで再び満たすのには約５６０　ｎｓかかるので、８データワード又はバイトを内側ランチ４８からメモリアレイ２８の選択すれたバンクへ転送するのに十分な時間が与えられる。出力バッファ５２は同様の方法で動作する。出力ラッチ５２には２組の７リツプ７０ツブラツチ５４及び５６がある。８バイトのデータは内側ラッチ５６に並列に読み込まれる。信号Ｌ９に応答して、これらの８バイトのデータは次に外側ラッチ５４に並列に転送サレる。マイクロプロ七ツサ４３によって与えられるデータ利用可能信号に応答する計数器回路５９によって順次信号ＬＩＯ〜Ｌ１７が発生される。信号ＬＩＯ〜Ｌ１７に応答して、八つの別別のワード又はバイトのデータ（Ｄｏ〜Ｄ７）が外側ラッチ５４から蓄積素子６０に１−次（一度に！バイトずつ）読み込まれると共に内側ラッチ５６がメモリアレイ２８からの新しい８ノ２イトのデータで並列に満たされる。蓄積素子６０はシステム速度で読み出されることができる。入力バッファと出力バッファと［２組の置に使用することができる。

今度は第３図について述べる。前述のように、各メモリバンクは６４の６４ＫＸ１ピツ）ＤＲＡＭ３０を収答している。各メモリバンクには八つの区分５８がある。各区分５８には八つは一度に１ビツトのデータを受ける。換言すれば、区分５８は１バイトのデータでロードされる。８バイトのデータが内側ラッチ４８から選択されたメモリバンク（例えばバンク３０）へ並列に移動されると、メモリバンク３０の各区分５８は１バイトのデータを受ける。図示されたように、区分５８の各ＤＲＡＭ】０は、各ＤＲＡＭにおいて同じアドレスを持っているビットセルに供給される単一のビットを受ける。アレイ２８のバンク３２及び３４における各ＤＲＡＭのアドレスされた行にあるすべてのビットセルはこの時点でリフレッシュされる。各メそり区分５８は６４にワード又はバイトを保有し、従って各メモリバンクは５】２にワード又はバイトを保有している。各メモリ要求は並列に８バイト又はワード？：ロードするので、バンクを完全にロード又はアンロードするためには６４にメモリ要求が必要とされるだけである。

各ＤＲＡＭの各メモリセルは４ミリ秒以内にリフレッシュされなければならず、さもなけｎばデータの記憶されたビットは蓄積セルキャパシタの漏れのために失われるであろう。各メモリ転送は、各メモリ区分５８ごとに１ワードの、８ワードを含んでいる。２５６の異なった行のそれぞれに対する別別のメモ一つの選択されたバンクに対するメモリデータ転送動作は、同じＲＡＳ線に共通に接続されたすべての選択されていないメモリバンクのリフレッシュを生じることになる。

一つおきのバンクが同じＲＡＳ線に結ばれているので、２５６のメモリ転送が一つの奇数バンクで行われ且つ同時に２５６のメモリ転送が一つの偶数バンクで行われる場合には、全フレーム記憶装「かリフレッシュされる。

この発明によるフレーム記憶装置は高データ速度な処理することができるという利点を持っている。それは比較的低原価のＤＲＡＭ？使用しているので安価Ｋｍ造することができろつそ幻はディジタル画像処理用製品１ｃＰ＃別の有用性を持っており、これは記憶さハたディジタル画像の品質を改善することができる。

好適なフレーム記憶装置が説明されたが、この発明の精神及び範囲内において種種の変形及び変更が１行われ得ることは理解されるであろう。例えば、前述の６４にピッ）ＤＲＡＭの代わりに２５６ＫｇＤＦｔＡＭ又は１メガビットＤＲＡＭをこの発明国際調査報告ｌｌｌ１１ｆｆｌｌｌｌａｎｊｌ＾−一ζ＋Ｉｉ６＋１Ｎｏ、ＰＣτ／ＵＳ８６１０２１８５ＡＮＮＥＸ　Ｔｏ　Ｔ：、Ｅ　ＩＦｊＴＥＲＮＡＴｒＣＮＡＬ　Ｓ三人ＲＣＨＲＥ？Ｏ：ＬＴ　ＯＮ！ＮＴＥ団ＡＴＩＯＮＡＬ　Ａ？：’ｆＪＣＡＴＩＯＮ　Ｎｏ、　ＰＣＴ／ＵＳ　８６１０２１８５　（ＳＡ　１５００１）Ｆｏｒ　ｍｏｒｅ　ｄａ＋：ｈ１１＊　１ｂａｕｅ　＝！＝ｉ＊　ａｒ＋ｒｓｍｖ　・

Claims

【特許請求の範囲】１．複数の選択可能なバンクを備えたメモリアレイを備えており、各バンクが複数のｂＲＡＭを備えているフレーム記憶装置であって、ａ．メモリアレイの選択されたバンクのＤＲＡＭのビツトセルへ且つ又これから並列にデータをそれぞれ転送するための入力及び出力データバツフア装置、並びにｂ．第１及び第２のバンクを選択し且つ前記の入力バツフアから前記の第１の選択されたバンクヘのデータの転送を制御すると同時に前記の第２の選択されたバンクから前記の出力バツフアへのチータの転送を制御するための制御装置、によって特徴づけられている前記のフレーム記憶装置。２．少なくとも四つのバンクがあり、且つ前記のＤＲＡＭがリフレツシユ可能なセルを備えており、更に選択されたメモリバンクヘの又はこれからのチータの転送と同時に少なくとも一つの選択されていたいバンクにおけるＤＲＡＭのビツトセルのリフレツシユを生じさせるための装置が含まれている、請求の範囲第１項に記載のフレーム記憶装置。３．複数の選択可能なバンクを備えたメモリアレイを備えており、各バンクがリフレツシユ可能なビツトセルを持つた複数のＤＲＡＭを備えているフレーム記憶装置であって、ａ．メモリアレイの選択されたバンクのＤＲＡＭのビツトセルへ且つ又これから並列にデータをそれそれ転送するための入力及び出力バツフア装置、並びにｂ．選択されたメモリバンクヘの又はこれからのデータの転送と同時に少なくとも一つの選択されていないバンクにおけるＤＲＡＭのビツトセルのリフレツシユを生じさせるための装置、によつて特徴づけられている前記のフレーム記憶装置。４．複数の選択可能なメモリバンクに配列されたＤＲＡＭのアレイを備えているルーム記憶装置において、ａ）第１及び第２のメモリバンクを選択するための装置、ｂ）高システム速度で到来データを受けてこのデータを保持し、次にこのデータをより低いフレーム記憶速度で前記の第１の選択されたメモリバンクに並列に転送するための入力バツフア装置、及びｃ）前記のより低いフレーム記憶速度で前記の第２の選択されたメモリバンクから並列にデータを受けてこのデータを保持し、次にこのデータをより高いシステム速度で転送するための出力バツフア装置、からなる改良。５．各ワードが所定数のチータビツトを持っている複数のデータワードから形成されたディジタル画像を記憶するためのフレーム記憶装置であつて、幾つかの選択可能なメモリバンクからなるメモリ装置を備えていて、各バンクが複数のメモリ区分を備え、各区分がデータワードの前記の所定数のデータビツトに等しい端数のＤＲＡＭを備え、各ＤＲＡＭがリフレツシユ可能なビツトセルをビ備えており、且つａ）高システム速度で到来データを受けてこのデータを保持し、次にこのデータをより低いフレーム記憶速度で前記の選択されたメモリバンクの一つに並列に転送するための大力バツフア装置、ｂ）前記のより低いフレーム記憶速度で選択されたメモリバンクから並列にデータを受けてこのデータを保持し、次にこのデータをより高いシステム速度で転送するための出力バツフア装置、及びｃ）選択されたメモリバンクヘの又はこれからのデータの転送と同時に少なくとも一つの選択されていないバンクにおけるＤＲＡＭのビツトセルのリフレツシユを生じさせるための装置、によつて特徴づけられている前記のフレーム記憶装置。１６．前記の入力装置が、前記のデータワードを順次受けるための一組の外側ラツチ、及び前記のデータワードを並列に選択されたメモリバンクに転送するための一組の内側ラツチを備えている、請求の範囲第５項に記載のフレーム記憶装置。７．前記の出力装置が、前記のメモリバンクの一つから並列に前記のデータワードを受けるための一組の内側データラツチを備え、且つ一組の外側データラツチを備えている、請求の範囲第６項に記載のフレーム記憶装置。８．第１及び第２のバンクを選択し且つ前記の入力バツフアから前記の第１の選択されたバンクヘのデータの転送を制御すると同時に前記の第２の選択されたバンクから前記の出力バツフアへのデータの転送を制御するための制御器装置、を備えている、請求の範囲第７項に記載のフレーム記憶装置。