JPH0212687A

JPH0212687A - 多重線キャッシュｄｒａｍを用いた処理システム

Info

Publication number: JPH0212687A
Application number: JP1080240A
Authority: JP
Inventors: Keith E Diefendorff; ケイス　イー．ディーフェンドーフ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-03-31
Filing date: 1989-03-30
Publication date: 1990-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１】」Ｌへ±」し土！本発明は半導体メモリに関連し、詳細には静的列デコー
ド（ＳＣＤ）型のダイナミック・ランダム・アクセス・
メモリ・アレー、及びそのような装置を用いるシステム
に関連する。

従来の技術　び問題、。

近年データ処理システムの種々の要素が、様々な割合で
また様々な方向において改良されているプロセッサ、特
にマイクロプロはツサは、より強力でより高速になり、
非常に速いりＯツク速度で実行できるようになった。一
方メモリは、著しく高速になってはいないが、そのビッ
ト・サイズを何倍にも増やし、１ビット当りの費用を低
減させた。これは特にダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に当てはまる。よってこれらの
高密度メモリを、マイクロプロセッサがデータを取り出
し、利用し、送り戻す速度とより互換性のある速度で、
アクセスするために、多くの方法が提案され、開発され
てきた。この様な方法の一つに、キャッシュ・メモリを
用いて、主記憶装置からのデータの一部を記憶する方法
がある。

この方法は、少なくとも二つの条件がそろえば成功する
。二つの条件というのは、キャッシュ・メモリとして用
いられるメモリのアクはス時囚が、主記憶装置よりも著
しく速いことと、このキＶツシトメモリに記憶されるデ
ータの一部が、専門用３！■で「ヒツト」と言う、マイ
クロプロセッサによりアクセスされる可能性が高いこと
である。これらのキャッシュ記憶装置の実現は、本技術
分野において開発されている。

静的ランダム・アクセス・メモリ（ＳＲＡＭ）＠置は、
ＤＲＡＭメモリと比べて、その速いアクセス時間のため
に、キャッシュ・メモリに用いられてきた。例えば、Ｄ
ＲＡＭの一般的なアクセス時間は、１２０ナノ秒である
が、一方ＳＦ（ＡＭメモリのアクセスは、−殻内に２０
乃至４０ナノ秒である。しかしながら現在ＳＲＡＭ＠ｌ
の構造では、１ビット当りのチップ空間の割合が高く、
よってそれは高密度の主記憶装置には非常に不適当であ
る。またＳＲＡＭ装置は一般的に、ＤＲＡＭ装置よりも
著しく大きな電力を消費する。

しかしながらＳＲＡＭキャッシュ・メモリを、ＤＲＡＭ
メモリ・アレーに置くことが考案されている。この方法
により、ＤＲＡＭをアクセスする際に生じる速度の問題
に、何らかの解決策が提供される。この方法による欠点
は次のとおりである。

１）ヒツトの再開性を高くするためには、比較的に大き
なキャッシュを設けなければならないと信じられてきた
。ＳＲＡＭセルに必要な空間のため、ＤＲＡＭチップに
妥当な寸法のキャッシュを設けることにより、許容限度
以上に空間が占められた。

２）キャッシュ記憶装置を実現するのに必要な論理及び
レジスタ・サポートもまた、チップ上で著しく物理的な
空間を占める。占められる空間が増えることは、ＤＲＡ
Ｍチップではおそらく許容されないが、これをオフ・チ
ップに配置すると、バス相互接続線を必要とし、また大
部分の並列通信に先行することにより、オン・チップ配
置の速度利点が失われる。

ＩＥＥＥコンピュータ・ソサエティ・プレスの、コンピ
ュータ構造の第１１口論文集の、グツドマンとチイアン
グによる、［メモリＷ３層としての静的列ＲＡＭの利用
Ｊ　　（１９８４年）の第１６７乃至１７４ページでは
、現在の静的列デコードＤＲＡＭ装置の、センス・アン
プ行か、静的行バッファを、キャッシュ・メモリとして
使用することを提案している。静的行バッファは凧に装
置上にあるので、この提案により、密度の低いＳＲＡＭ
キャッシュ・メモリに対して、許容限度以上にチップ上
の空間を用いる問題が解決される。しかしながらこの方
法により、行は主記憶装置、ＤＲＡＭ、アレー列の数と
同等なメモリ・セルを含むが、キャッシュ・メモリの行
をたった一個しか提供しないという欠点が生じる。よっ
て「ヒツト」の可能性は、−殻内にそれ程高くはない。

グツドマンとチイ７ングの提案を更に改良すると、「１
乗」の装置の代わりに、「２乗」または１４乗」のメモ
リ装置が使用される。言い換えると、例えば１Ｍビット
容ｊを得るために、一つの装置の中に、１０２４Ｘ１０
２４のメモリ・セルを持ち、静的行バッファが一個あり
、良さが１０２４セルの一個のＤＲＡＭアレーを使う代
わりに、５１２Ｘ５１２のメモリ・セルを有する四個の
２５６にビット・アレーを持ち、また各々に静的行バッ
ファがあり、長さが５１２セルの装置が用いられる。こ
の構造では、四個の静的行バッファを用いることにより
、四個の個別にアクセス可能な「キャラ９１ｊ行が形成
される。しかしながらこの解決策には欠点がある。この
様な「４乗」の装置は、「１乗」の装置に比べて費用が
掛かりまた一般的ではない。「４乗」の装置は、ＩＩＡ
準的な誤り訂正コード及び方式を用いて、誤り訂正をす
るのが極めて難しい。「４乗」の装置は「１乗」の装置
よりも多くのＩ１０ピンを必要とし、よってより大きな
パッケージを必要と１よる。「４乗」のｉ置は「１乗」
の装置よりも多くの電力を消費する。「４乗」の装置は
より多くのオフチップ・アドレス指定論理を必要とし、
また「１乗」の装置よりも多く、オフチップ・アドレス
指定または非多重化機能を必要とし、また四個の静的行
バッファを収めるために、「１乗」の装置の二倍以上の
の空間を必要とするであろう。

問題点を解決するための手段及び作用キャッシュ記憶装置で高いヒツト率を達成するためには
、メモリ・セルの数という点では大きなキ曳？ツシュが
必要であることは広く知られている。

しかしながら、統計的なモデル分析と実際にソフトウェ
アを実行することにより、従来のソフトウエアを実行す
る従来のマイクロプロセッサ・システムでは、キャッシ
ュ・システムでキャッシュされたメモリ・アレーの分離
したセグメントの数は、キャッシュのヒツト率に対して
、セグメントの長さよりも、もつと重要であるというこ
とが発見された。例えば、単一のメモリ・アレー行から
キャッシュされた１０２４メモリ・セルの線は、良さが
５１２メモリ・セルのキャッシュ、または長さが２５６
メモリ・セルのキャッシュよりも、従来の処理が実行さ
れる間、ヒツトの可能性は著しく高くない。これは明ら
かに、従来のマイクロプロセッサとソフトウェアが、極
めて頻繁に連続してメモリの位置にアクセスすることを
必要とするが、これらの連続的なアクセスは、ビットの
ランダム・アクセス指定の必要により、またメモリ動作
で頻繁に用いられる二つ及び三つのモードのアドレス指
定の実行により妨害される。これらの妨害により、当然
単一線キャッシュ・システムに、全キャッシュ列のダン
ピングが起こる。

この分析の結果、５１２メモリ・セルの長さの、二つに
分離して記憶されまたアクセスされたブロックもしくは
部分から成るキＶツシュは、例えば１０２４メモリ・セ
ルの長さの、単一に記憶されまたアクセスされたブロッ
クもしくは部分よりも、ヒツトの可能性が高い。また、
それぞれが２５６メモリ・セルの長さである、四個のそ
の様なブロックもしくは部分は、メモリ・セルの全体の
数は一定であるが、上述の一個もしくは二個のブロック
構造よりも、高いヒツト率を達成する。１ブロック当り
のセル数をより少なくし、ブロック数をより多くしてい
けば、形成されたキャッシュのヒツト率を増すのに効果
的であるが、ブロックの数が１６前後に達した後は、各
ブロックをアドレスしまたアクセスするのに必要な論理
及び制御は、達成されるヒツト率の増加に比例して負担
となる。

しかしながら、この様な制御が更に改良され、より多く
のブロックを実現させることが予想される。

本発明は、機能上、装置の幅に渡って広がる静的列バッ
ファを持つ、従来のＲＡＭアレーを提供し、この静的列
バッファは機能上、二個かそれ以上のブロックもしくは
部分に分割されている。これらのブロックもしくは部分
は、アレー自体をアドレスすることなくアクセス可能な
多重キャッシュ線を、ＲＡＭアレーに提供する。

本発明は、多重の部分にまたはブロックに分けられたキ
ャッシュ線ＣＤＲＡＭを用いる、データ処理システムを
提供する。

本発明により、実行可能なキャッシュを設けるのに、許
容の不可能なチップ９閤は必要とされない。

更に本発明により、キャッシュがチップ上に形成され、
よってデータ信号の並列動作が、容易に達成され得るで
あろう。

更に本発明により、多重線キャッシュが、「２乗」、［
４乗、１、または「ｎ乗」の装置の使用に頼らずに達成
され得る。

また本発明は、高い「ヒツト」の可能性を維持するキャ
ッシュ記憶装置を提供する。

更には、本発明は静的ＲＡＭの要素を利用することによ
り、データ信号への早いアクセスを達成する。

本発明に固有のこれら及び他の利点は、以下の説明及び
図面から明らかになろう。

実施例第１図では、従来の静的列デコード・ダイナミック・ラ
ンダム・アクセス・メモリ・アレー１００がブロック図
で示される。ダイナミック・ランダム・アクセス・メモ
リのセルのｎ行とｍ　ｕｌを持つ、メモリ・セル・アレ
ー２０が、参照番号５で示される、ｍ並列接続路により
、静的列デコード・バッファ（ＳＣＤ）１５へと接続さ
れる。ＳＣＤバッファと通信しているのは、列データ・
マルチプレクサ２５である。列データ・マルチプレクサ
２５は、例えば装置バス２６で示されるアドレス人力Ｉ
ＡＯ−Ａ１０を持つ。また入力として八〇−ＡＩＯを持
つのは、行アドレス・マルチプレクサ２７である。従来
の技術で良く知られるように、静的列デコード・ダイナ
ミック・ランダム・アクセス・メモリ・アレーは、従来
のように動作し、データ処理システムで、データを記憶
しアクセスする。公知のＳＣＤ　　ＤＲＡＭ装置の従来
の動作とシステムは、ここの説明で修正されるもの以外
、本発明のいかなる部分をも形成しない。

本発明を実施するシステムを、第２図を参照として説明
する。このシステムには、キャッシュ／ＤＲＡＭＩｌｌ
ｌｅ装置３．！：、行／列アドレスー’？ルチブレクサ
５に接続するアドレス・バス２を持つ、中央処理＠置（
ＣＰｔＪ）がある。キャッシュ／ＤＲＡＭ制御装＠３は
、ＣＰｔＪｌに戻されるＭＩＳＳ信号出力１１、行／列
マルチプレクサ５に接続する行／列アドレス出力４、行
アドレス・ストローブ出力８、及び列アドレス・ストロ
ーブ出力９を持ち、このうち後者二つの出力は、幾つか
のＤＲＡＭ装置１７のそれぞれに接続する。行／列アド
レス・マルチプレクサ５は、出力として、多重化性／列
アドレス・バス６を持ち、これも幾つかのＤＲＡＭ装置
７のそれぞれに接続する。ＤＲＡＭＲＡＭ装置ＣＰＵデ
ータ・バス１０を介して、ＣＰＵ１へとデータを出力す
る。

ブロック３のキャッシュ／ＤＲＡｆＶＩｗＵＩＩ装置を
、第３図を幸照にして、更に説明する。ＣＰＵアドレス
・バス２が、コンパレータ３４及びブロック・アドレス
・デマルチプレクサ３１に接続される。

ブロック・アドレス・デマルチプレクサ３１は、分ｖ１
された静的列バッファの各ブロック部に対する行アドレ
ス表示を記憶する、ＴＡＧレジスタ・ファイル３２の分
離したレジスタに機能上接続される。ＴＡＧレジスタ・
ファイル３２は、ＴＡＧアドレス・バス３３により、コ
ンパレータ３４と通信ηる。

コンパレータ３４は出力線１１により、ＭＩＳＳ信号を
ＣＰＵ１へ戻し、またＤＲＡＭ制御ＶＲ＠３５へと出力
する。ＤＲＡＭ制御装置３５の動作は本技術分野では良
く知られており、よって詳細には説明しないが、これは
行アドレス・ストローブ（ＲＡＳ）の出力８、列アドレ
ス・ストローブ（ＣＡＳ）の出力９、及び行／列アドレ
ス・セレクタ４を持つ。ＲＡＳ及びＣＡＳ信号線は、Ｄ
ＲＡＭ７のそれぞれに接続され、行／列アドレス・セレ
クタ４は、行／列アドレス・マルチプレクサ５へ入力さ
れる。

本発明によるＤＲＡＭＩ置を、第４図を参照として説明
する。ＤＲＡＭは従来の構造のチャージ・アレー７１を
含む。しかしながらアレーは、本発明の範囲内で、静的
ランダム・アクセスの変形であっても良い。時間多重上
行／列信号は、バス６を介して装置へ入力される。タイ
ミング及び制郭回路７６は、ＲＡＳ信号８及びＣＡＳ信
号９を受け、またＤＲＡＭの動作に必要であるが、簡略
化のためにここでは示されていない、例えばＲＥＡＤ／
ＷＲＩＴＥ信号のような他の制御信号を受ける。回路１
１７５を介して、チャージ・アレー７１と並列通信する
のは、−殻内にセンス・アンプ・セルから成る、静的バ
ッファ７２である。本発明のチャージ・アレー７１は、
この図面では四個のブロックに分割されて図示されてい
ることに留意されたい。場合により、分割されるかもし
れないが、実際には、ｍ列に配置されたｍメモリ・セル
のｎ行から機能１成るチャージ・アレーは、通常物理的
にはブロックに分割されない。ここでは装置の動作の説
明のために、分割線が示される。

同様に、静的列バッファ７２が分割線により、四個のブ
ロックに分割されて示される。これらの線は、静的列バ
ッファ７２の物理的な分離を示すものではなり、機能上
の分離であり、これは更に説明される物である。静的列
バッファ７２の各機能上のブロックは、ブロック・アド
レス・デマルチプレクサ及び制御回路７３に接続され、
また列アドレス制御及びマルチプレクサ７４に接続され
る。

列アドレス制御及びマルチプレクサ回路は、ＣＰＵデー
タ・バス１０に接続される。

システムの動作を、第２図乃至第５図を参照として説明
する。例えばＣＰＵ　１からの、メモリＲＥＡＤサイク
ルの開始に際して、通常キャッシュ／　Ｄ　ＲＡ　Ｍ　
１ｔＩｌｌ　Ｉｌｌ器が、行／列アドレス・マルチプレ
クサへの接続線４により、ＣＰＵアドレス・バス２から
列アドレスを選ぶ。アドレスは、例えば第５図で示され
るように、いくつかのフィールドに分割される。このア
ドレスは、ＤＲＡＭアドレス・バス６へと多重化される
。ＲＡＳ及びＣＡＳは通常、線８及び９で活動化された
ままであり、よって公知のように、ＤＲＡＭは静的アク
セス・モードとなる。キャッシュ／ＤＲＡＭ制御装置３
は、ＣＰｔＪＰｔ−スからブロック・アドレス・フィー
ルドをデコードし、デコードされたブロック・アドレス
に唯一１旬連し、また静的列バッファ７２のアドレスさ
れたブロックに唯一関連する、ＴＡＧアドレス・レジス
タ・ファイル３２を選ぶ。

ＴＡＧレジスタは、当然チャージ・アレー７１の行アド
レスに対応する行アドレスを含み、チャージ・アレー７
１から、現在静的列バッフ７７２のブロックにあるデー
タのブロックが感知される。

ＴＡＧレジスタ・ファイル３２からのＴＡＧアドレスは
、コンパレータ３４へ出力され、ここでそれはバス２の
コンパレータ３４へのＣＰＵアドレス入力と比較される
。もし行アドレスとタグ・アドレスが等しいならば、こ
れはキャッシュ・ヒツトである。もしアドレスが等しく
なければ、これはキャッシュ・ミスであり、コンパレー
タはミスＩ！１１にミス信号を出力する。

もしヒツトが示されれば、キャッシュ／ＤＲＡＭ　ｆｌ
ｉｌ＋御装置はもはや動作しない。なぜならば、制御装
置３のこれらの動作の問、列アドレスはＤＲＡＭにより
利用され、静的列バッファ７２からデータ・ビットが選
ばれるからである。データはＤＲＡＭからＣＰＩＪデー
タ・バス１０へ移され、ＣＰＵはそのメモリ・サイクル
を完了する。

ミスが検出された際、制御装置１３によりミス線１１に
出力されたミス信号は、ＣＰＵＩにデータ上で待つよう
に信号を出す。もしシステムのタイミングが、データが
既にデータ・バスにあるという状態ならば、データ・バ
ス１０のデータは無視されるであろう。ミス信号はまた
ＤＲＡＭｔ、１ｌｔｌｌｌａｆｉ！３５１．：も送うレ
、ＤＲＡＭｌ［１１１ｍ１ｉｌｉ３５は次の方法で、ミ
スを解決するように動作する。線８上のＲＡＳ信号と線
９上のＣＡＳ信号は、公知の通り、ＤＲＡＭをプリチャ
ージさせるよう非活動化される。Ｄ　ＲＡ　Ｍ　ＩＩ！
御装＠３５は、行／列マルチプレクサが、行アドレス・
フィールドをＯｒ（ＡＭへ送るようにさせ、またＲＡＳ
信号をｌ１１８で活動化させる。これによりＤＲＡＭは
アレー７１のアドレスされた行から全行のデータを得て
、静的列・バッフ７７２へ送る。ＤＲＡＭＩＩ＋１ｌＩ
ｉ１３５は次に、行／列マルチプレクサ５が列アドレス
・フィールドをＤＲＡＭへ多重化するようにさせ、線９
のＣＡＳを活動化する。ＤＲＡＭは、ブロック・アドレ
ス・デマルチプレクサ７３により、ブロック・アドレス
をデコードし、静的列バッファ７２の対応するブロック
が、アレー７１から列の対応するデータ・ブロックをロ
ードするようにさせる。データの他のブロックは、静的
列バッファへロードされない。ＤＲＡＭ制御ｍ装置はま
た新しい行アドレスを、ＴＡＧレジスタ・ファイル３２
の対応するレジスタヘロードする。列アドレス・フィー
ルドは、ＣＰＵデータ・バスへ正しいデータ・ビットを
出力するように用いられ、キャッシュ／ＤＲＡＭ制ｔ［
１ｇｉ置は、ＣＰＵにデータを受けるよう信号する。

本発明を利用するシステムの動作を、ＲＥＡＤサイクル
に関して説明してきた。ＷＲＩＴＥサイクルは、多重線
バッファの構造に本質的に関係なく、本技術分野で知ら
れる従来の方法で、実行されても良い。しかしながらキ
ャッシュ／ＤＲＡＭ制御装置１３５は、静的列バッファ
７２に記憶されたブロック・データの行の変更に合わせ
て、ＴＡＧレジスタ・ファイルを更新する必要があるで
あろう。

ここで説明された好ましい実施態様の様々な修正が、本
発明の閣囲内で可能である。これらの修正は以下の例を
含むが、これらに制限されるものではない。ＴＡＧレジ
スタ・ファイル３２、コンパレータ３４、もしくはＤＲ
ＡＭ制＠装置３５のような、キャッシュ／　Ｄ　ＲＡ　
Ｍ　ｔＪＩ　Ｉｆｆ装ｆｉ３の様々な要素は、各メモリ
装置７に含まれるか、もしくは関連する。当然これらを
含むことで、これらの回路の多重化が必要とされるが、
これは多重メモリ′ｔＡ瞠システムでは許容されないで
あろう。前述のように、本発明のシステムで利用される
メモリ装置は、ＤＲＡＭｌｌｔである必要はない。論理
及びｆ、ｌＩ　１１０回路は、静的列バッファ７２のデ
ータを置換するか保持するかの決定を行う能力を有して
も良い。バス２と１０は電気的なものや、光学の、また
は他の電磁気のバイアスであっても良い。ＴＡＧアドレ
スのＣＰＵ行アドレスの比較は、アレーの各行をブロッ
クＴＡＧコードで示すなど、様々に行われても良い。キ
ャッシュ・ブロックをメモリ・アレーの特定のブロック
へ直接マツピングする変りに、キャッシュのヒツト率を
増やすように、キャッシュ・ブロックが、論理的な動作
で決定されるアレーのいずれのブロックとも関連して良
い。これは集合連想法と呼ばれる。特許請求の範囲内の
他の修正は、以下の項で説明される。

＜１）ＩＩ能能上行と列に配置された個々のメモリ・セ
ルのアレーを含み、個々のメモリ・セルの＊ｇアレーの
メモリ・セルの行から、データ信号を受けまた記憶する
バッファを含み、このバッファは一個以上のブロックに
分けられることを含むメモリ装置。

（２）前記第１１１に記載されたメモリ装置において、
メモリ装置は静的列デコード・ダイナミック・ランダム
・アクセス・メモリである。

（３）　’ｉＴｉ記第１項第１項されたメモリ装置にお
いて、バッフ？は静的ランダム・アクセス・メモリ・ヒ
ルの行を含む。

（４）前記第１項に記載されたメモリ装置は更に、バッ
ファの各ブロックを別個に付箋する手段を含む。

（５）前記第１項に記載されたメモリ装置において、バ
ッフ？は更にｎメモリ・セルの単一の機能上の線を含み
、ｎはアレーの列の数に相当し、８部に分割され、Ｓは
１よりも大きい。

（６）前記第５項に記載されたメモリ装置において、ｍ
は４であり、各部分はｎ／４メモリ・セルを含む。

（７）前記第５１１に記載されたメモリ装置において、
ｍは８であり、各部分はｎ／８メモリ・セルを含む。

（８）中央処理装置を含み、機能上ｎ行とｍ列に配置さ
れたメモリ・セルのアレーを持つ、少なくとも一つのメ
モリ装置を含み、前記中なくとも一つのメモリ装置は、
少なくともｍメモリ・セルを含むバッファを持ち、前記
バッファはｌｌ能能上モリ・セルの前記アレーに接続さ
れ、前記バッファは機能上−個以上に分割され、前記メ
モリ装置の制御にキャッシュ・メモリ１１１ｍ回路を含
み、少なくとも一つのアドレス・バスが、前記中央処理
装置、前記キャッシュ・メモリ１１１ｍ回路、及び前記
中なくとも一つのメモリ装置の間で接続され、またデー
タ・バスが、前記中央処理装置と、前記中なくとも一つ
のメモリｇｉ′１１の間で接続されることを含む、デー
タ処理システム。

（９）前記第１項に記載されたシステムにおいて、前記
キャッシュ・メモリｆｌｌｌ＠手段は、前記−個以上の
ブロックの所定の一個を個々に付箋する付箋手段を含み
、前記アレーの所定の行からのデータのグループを記憶
する。

（１０）＠２第２項に記載されたシステムにおいて、前
記キャッシュ・メモリＨｉｌｌ　ｔｅ１手段は更に、前
記バッファの前記−個以上のブロックの各々に対して、
アドレスを記憶するレジスタ・ファイルを含み、前記ア
ドレスは前記アレーの行に対応し、前記レジスタ・ファ
イルからのアドレスを、前記アドレス・バスからの行ア
ドレスと比べ、また比較の結果を示す出力を持つコンパ
レータを含む。

（１１）前記第１項に記載されたデータ処理システムに
おいて、前記バッファは機能上四個のブロックに分離さ
れる。

（１２）装置からのデータ検索のアクセス時間の高速化
に、キャッシュとして静的バッフ？（７２）を用いる、
ランダム・アクセス・メモリ装置（７）。静的バッファ
（７２）は機能上、二個またはそれ以上のブロックに分
割され、各ブロックはアレーの違う行からデータのブロ
ックを持つ１゜単一のバッファを機能上履つかのブロッ
クに分割することにより、キャッシュの「ヒツト」の可
能性が著しく増；損シ、バッファからのアクセスが速く
なる。制御装置（３）は各多重化ブロックの行アドレス
（ＴＡＧ）を記憶し、そのアドレスを望ましいデータの
行アドレスと比較し、その比較の結果を信号する。多重
線線キャッシュ構造のうンダム・アクセス・メモリ・ア
レーは、ＣＰＵ（１）、アドレス及びデータ・バス（２
，１０゜１１）、制＠論理（３）、またマルチプレクサ
（５）を含むデータ処理システムで用いられる。

【図面の簡単な説明】

第１図は従来の技術の通常のＳＣ［）　　［）ＲＡＭの
ブロック図を示す。第２図は本発明によるデータ処理システムの機能を示す
ブロック図である。第３図は、第２図のキャッシュ／ＤＲＡＭ制蕩ｔｉ＠の
より詳細なブロック図である。第４図は、本発明による第２図の多重キャッシュ線ＤＲ
ＡＭの、機能を示すより詳細なブロック図である。第５図は、アドレス・フィールドを示すＣＰＵアドレス
を示す。主な符号の説明１：中央処理装置２：ＣＰＵアドレス・バス３：キャッシュ／ＤＲＡＭ制ｔｉａｔｉｕ５：行／列マ
ルチプレクサ７　：　ＤＲＡＭ装置ｉ　ｏ　：　ＣＰＵデータ・バス３２：ＴＡＧレジスタ・ファイル３３：ＴＡＧアドレス・バス３４：コンパレータ３５：ＤＲＡＭＩ制御装置７１：チャージ・アレー７２：静的列バッファ

Claims

【特許請求の範囲】

（１）機能上、行と列に配置された個々のメモリ・セル
のアレーを含み、個々のメモリ・セルの前記アレーのメ
モリ・セルの行から、データ信号を受けまた記憶するバ
ッファを含み、このバッファは一個以上のブロックに分
けられることを含むメモリ装置。