KR890007424A - 반도체집적회로 - Google Patents

반도체집적회로 Download PDF

Info

Publication number
KR890007424A
KR890007424A KR1019880013878A KR880013878A KR890007424A KR 890007424 A KR890007424 A KR 890007424A KR 1019880013878 A KR1019880013878 A KR 1019880013878A KR 880013878 A KR880013878 A KR 880013878A KR 890007424 A KR890007424 A KR 890007424A
Authority
KR
South Korea
Prior art keywords
input
semiconductor integrated
reference voltage
integrated circuit
circuit
Prior art date
Application number
KR1019880013878A
Other languages
English (en)
Other versions
KR910010188B1 (ko
Inventor
시게오 오시마
요이치 스즈키
마고토 세가와
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR890007424A publication Critical patent/KR890007424A/ko
Application granted granted Critical
Publication of KR910010188B1 publication Critical patent/KR910010188B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 관한 반도체 집적회로를 도시해 놓은 회로도.
제4도는 제3도에 도시된 반도체 집적회로의 동작을 도시해 놓은 전압파형도.
제5도는 본 발명의 제1실시예에 관한 반도체 집적회로를 도시해 놓은 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력버퍼회로 2 : 출력버퍼회로
3 : 반도체칩 4,5,10,11 : 본딩패드
6 : 인버터회로 7 : 출력버퍼회로의 제어회로
20 : 다이패드부 21∼23 : 내부리이드
31∼34 : 본딩배선 40 : 패키지의 아웃라인
100 : 접지레벨 200,300,400 : 배선
T1,T7: 부하구동형 N채널 MOS트랜지스터 T2: P챈널 MOS트랜지스터
T3∼T5: N챈널 MOS트랜지스터 LEX: 인덕턴스

Claims (10)

  1. 입력접속점(N5)을 갖추면서 입력신호를 수신하기 위한 입력회로수단(1)과, 출력신호를 출력시키기 위한 출력회로수단(2), 상기 출력회로수단(2)의 출력신호에 응답해서 변동되는 제1기준전압(VSS)을 수신하기 위한 입력회로수단(1)의 제1단자수단(4,32), 상기 출력회로수단(2)의 출력신호에 응답해서 변동되는 제2기준전압(VSS')을 수신하기 위한 출력회로수단(2)의 제2단자수단(11,31) 및, 상기 입력회로수단(1)의 입력접속점(N5)과 제1단자수단(4,32)사이의 전압변동을 보상시키기 위해 상기 입력회로수단(1)의 접속점에 제2기준전압(VSS')을 접속시키기 위한 접속수단(C)을 갖추어서 반도체칩 상에 형성되도록 된 반도체 집적회로.
  2. 제1항에 있어서, 상기 접속수단이 캐패시터(C)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 입력신호를 수신하기 위한 입력단자수단(5)과, 이 입력단자수단(5)에 입력회로수단(1)의 입력접속점(N5)을 접속시키기 위한 저항수단(R)이 이루어지도록 된 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 입력회로수단이 슈미트 트리거회로(T2∼T5)로 이루어지도록 된 것을 특징으로 하는 반토체 집적회로.
  5. 제4항에 있어서, 출력회로수단이 제2단자수단(11,31)에 접속된 소오스전극을 갖는 MOS트랜지스터(T1)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 제1단자수단이 반도체칩 상에 형성된 제1본딩패드(4)로 이루어지고, 제2단자수단이 반도체칩 상에 형성된 제1본딩패드(11)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  7. 출력신호에 응답해서 변동되는 제1기준전압(VSS)을 수신하기 위한 제1패드수단(4,32)과, 출력신호에 응답해서 변동되는 제2기준전압(VSS')을 수신하기 위한 제2패드수단(11,31), 입력접속점을 갖추면서 제1기준전압(VSS)이 공급되도록 된 입력회로수단(1), 제2기준전압(VSS')이 공급되도록 된 출력회로수단(2) 및, 입력접속점과 제1패드수단(4,32)사이의 전압변동을 보상시키기 위해 입력접속점에 제2기준전압(V′SS)이 접속되는 접속수단(C)을 갖추어서 부하캐패시터(C1)로 출력신호를 출력시키도록 된 반도체 집적회로.
  8. 제7항에 있어서, 상기 입력회로수단(1)이, 전원전압이 공급되는 소오스전극과 드레인전극을 갖춘 제1도전형 제1MOS트랜지스터(T2)와, 상기 제1패드수단(4,32)에 접속되는 소오스전극과 상기 제1MOS트랜지스터(T2)의 드레인전극에 접속되는 드레인전극을 갖춘 제2도전형 제2MOS트랜지스터(T5)로 이루어지도록 된 반도체 집적회로.
  9. 제8항에 있어서, 출력회로수단(2)이 제2패드수단(11,31)에 접속되는 소오스전극과 부하캐패시터(C1)에 접속되는 드레인전극을 갖춘 제2도전형 제3MOS트랜지스터(T1)로 이루어지도록 된 반도체 집적회로.
  10. 제9항에 있어서, 입력신호를 수신하기 위한 제3패드수단(5)과, 이 제3패드수단(5)으로 입력회로수단(1)의 입력접속점(N5)을 접속하기 위한 저항수단(R)이 이루어지도록 된 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880013878A 1987-10-28 1988-10-24 반도체 집적회로 KR910010188B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP272111 1987-10-28
JP62-272111 1987-10-28
JP62272111A JPH01113993A (ja) 1987-10-28 1987-10-28 半導体集積回路

Publications (2)

Publication Number Publication Date
KR890007424A true KR890007424A (ko) 1989-06-19
KR910010188B1 KR910010188B1 (ko) 1991-12-20

Family

ID=17509236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880013878A KR910010188B1 (ko) 1987-10-28 1988-10-24 반도체 집적회로

Country Status (5)

Country Link
US (1) US4864164A (ko)
EP (1) EP0316082B1 (ko)
JP (1) JPH01113993A (ko)
KR (1) KR910010188B1 (ko)
DE (1) DE3883160T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992677A (en) * 1988-03-23 1991-02-12 Hitachi, Ltd. High speed MOSFET output buffer with low noise
US5049763A (en) * 1989-03-22 1991-09-17 National Semiconductor Corporation Anti-noise circuits
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
US4982120A (en) * 1989-07-03 1991-01-01 Dell Corporate Services Corporation Power supply decoupling mechanism for integrated circuits
US5089721A (en) * 1990-04-20 1992-02-18 National Semiconductor Corp. Ground bounce isolation and high speed output circuit
JP2897195B2 (ja) * 1990-07-13 1999-05-31 沖電気工業株式会社 半導体集積回路のノイズ吸収回路
US5142167A (en) * 1991-05-01 1992-08-25 International Business Machines Corporation Encoding for simultaneous switching output noise reduction
US5149991A (en) * 1991-06-06 1992-09-22 National Semiconductor Corporation Ground bounce blocking output buffer circuit
US5177376A (en) * 1992-01-10 1993-01-05 Motorola, Inc. Zero temperature coefficient comparator circuit with hysteresis
JP2684976B2 (ja) * 1993-11-24 1997-12-03 日本電気株式会社 半導体装置
US5574633A (en) * 1994-02-23 1996-11-12 At&T Global Information Solubions Company Multi-phase charge sharing method and apparatus
JPH11339480A (ja) * 1998-05-28 1999-12-10 Mitsubishi Electric Corp 半導体記憶装置
US6587323B1 (en) * 1999-12-22 2003-07-01 Intel Corporation Dual pseudo reference voltage generation for receivers
JP2005086662A (ja) * 2003-09-10 2005-03-31 Seiko Epson Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1023659A1 (ru) * 1982-01-04 1983-06-15 Предприятие П/Я Ю-9733 Динамический инвертор
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
US4613771A (en) * 1984-04-18 1986-09-23 Burroughs Corporation Integrated circuit having three power bases and proportioned parasitic resistive and capacitive coupling to reduce output noise
US4609834A (en) * 1984-12-24 1986-09-02 Burroughs Corporation Integrated logic circuit incorporating a module which generates a control signal that cancels switching noise
DE3683783D1 (de) * 1985-03-14 1992-03-19 Fujitsu Ltd Halbleiterspeicheranordnung.
JPS62159917A (ja) * 1986-01-08 1987-07-15 Toshiba Corp 集積回路におけるインバ−タ回路
JPS62165785A (ja) * 1986-01-17 1987-07-22 Mitsubishi Electric Corp 半導体記憶装置
JPS62214714A (ja) * 1986-03-15 1987-09-21 Fujitsu Ltd ノイズ対策回路を備えたｌｓｉ装置
NL8601558A (nl) * 1986-06-17 1988-01-18 Philips Nv Geintegreerde logische schakeling voorzien van een uitgangsschakeling voor het opwekken van een in de tijd begrensd toenemende uitgangsstroom.
US4740717A (en) * 1986-11-25 1988-04-26 North American Philips Corporation, Signetics Division Switching device with dynamic hysteresis
US4785201A (en) * 1986-12-29 1988-11-15 Integrated Device Technology, Inc. High speed/high drive CMOS output buffer with inductive bounce suppression
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
US4782252A (en) * 1987-12-08 1988-11-01 Advanced Micro Devices, Inc. Output current control circuit for reducing ground bounce noise

Also Published As

Publication number Publication date
JPH01113993A (ja) 1989-05-02
JPH0468717B2 (ko) 1992-11-04
EP0316082A2 (en) 1989-05-17
DE3883160D1 (de) 1993-09-16
EP0316082B1 (en) 1993-08-11
KR910010188B1 (ko) 1991-12-20
EP0316082A3 (en) 1991-03-27
DE3883160T2 (de) 1994-01-13
US4864164A (en) 1989-09-05

Similar Documents

Publication Publication Date Title
KR880010500A (ko) 절연게이트형 세미카스텀 집적회로
KR870011696A (ko) 전원전압강하회로
KR890007424A (ko) 반도체집적회로
KR860003664A (ko) 칩온칩(Chip-on-Chip)반도체 장치
KR890013862A (ko) 전압레벨 변환회로
KR890012398A (ko) Mos형 반도체장치의 입력보호회로
KR900015454A (ko) 유도성 부하상의 파워 mos 트랜지스터 제어회로
KR960039341A (ko) 높은 부의 클램프 전압 및 고장시 안전 동작 기능을 갖춘 모스게이트된 집적 파워 반도체 장치
KR880012008A (ko) 전원절환회로
KR870009542A (ko) Mosfet의 소오스가 부하에 연결되는 mosfet를 동작시키기 위한 회로배열
KR920015365A (ko) 입출력 버퍼회로
KR860007753A (ko) 반도체 집전회로
KR870007509A (ko) 집적회로에서의 버퍼회로
KR890005977A (ko) 증폭기 장치
KR880011800A (ko) 데이터출력버퍼회로를 갖춘 반도체장치
KR860000719A (ko) 상보형(相補型)Bi-MIS 게이트회로
KR910008863A (ko) 반도체 집적회로
KR910019342A (ko) 기준전압과 상응한 출력신호를 공급하는 버퍼회로
KR910005448A (ko) 반도체 집적회로
KR900011152A (ko) 전원전압 강하검파 및 초기화회로 재설정 회로
KR890009004A (ko) 바이폴라-cmos 회로
KR910015048A (ko) 집적 회로
KR930007095A (ko) 조정된 바이폴라 시모스 출력 버퍼
KR880011805A (ko) 반도체 집적회로
KR850007179A (ko) 집적 논리회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031128

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee