KR19980032563A - 디큐피에스케이 맵핑회로 - Google Patents

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Abstract

DQPSK 맵핑회로는 입력 데이터 및 이 입력수단을 통해 현재의 디코딩 데이터로부터 하나의 문자기간앞의 하나의 문자앞의 I 및 Q 데이터 및 입력 데이터의 제1~제2N번째 비트를 디코딩하고, 직렬의 현재 디코딩 사이클의 제1~제N번째 I 및 Q 데이터를 출력시키는 입력수단을 지닌 병렬 디코딩회로를 구비하고, 여기서 N은 자연수이고, 또한 병렬 디코딩회로의 연속하는 디코딩 사이클의 하나의 문자기간전 I 및 Q 데이터로 N번째 I 및 Q 데이터를 공급하는 FF 회로를 구성한다.
병렬 디코딩회로는 제1~N번째 디코더를 포함하고, 제1~N번째 디코더중 M번째 디코더는 (M-1)번째 디코드의 출력을 디코딩하고, M은 자연수이고, M≤N이고, 제1 디코더는 하나의 문자기간전 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드한다.

Description

디큐피에스케이(DQPSK) 맵핑회로
본 발명은 입력 데이터로부터 DQPSK 신호를 발생하는 DQPSK 맵핑회로에 관한 것이다.
입력 데이터로부터 DQPSK 신호를 발생하는 DQPSK 맵핑회로는 공지되어 있다. 일본 특허출원 공보 제6-252961호는 π/4 시프트 QPSK 맵핑회로를 게재하고 있다. 또한, 일본 실용신안 출원 공보 제5-78050호는 π/4 DQPSK 엔코더를 게재하고 있다.
본 발명의 목적은 개량된 DQPSK 맵핑회로를 제공하는 것이다.
본 발명에 따라, 제1 DQPSK 맵핑회로는 입력 데이터 및 이 입력 데이터를 통해 현재의 디코딩 데이터로부터 하나의 문자기간앞의 I 및 Q 데이터 및 입력 데이터의 제1~제2N번째 비트를 디코딩하고, 직렬의 현재 디코딩 사이클의 제1~제N번째 I 및 Q 데이터를 출력시키는 입력을 지닌 병렬 디코딩회로, 여기서 N은 자연수임; 및 병렬 디코딩회로의 연속하는 디코딩 사이클의 하나의 기간전의 I 및 Q 데이터로 N번째 I 및 Q 데이터를 공급하는 공급회로를 포함한다.
제1 DQPSK 맵핑회로에 있어서, 병렬 디코딩회로는 제1~N번째 디코더, 입력 데이터의 2M번째 비트 및 (M-1)번째의 출력을 디코딩하는 제1~N번째 디코더로부터의 M번째 디코더를 포함하고, M은 자연수이고 M≤N이고; 제1 디코더는 하나의 문자주기전의 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드한다.
제1 DQPSK 맵핑회로에서, 공급회로는 유지회로, 즉 현재의 디코딩 사이클의 N번째 I 및 Q 데이터의 값을 유지하고 연속하는 디코딩 사이클의 값을 출력시키는 플립플롭회로를 포함할 수 있다.
본 발명에 따라, 제2 DQPSK 맵핑회로는 문자기간을 나타내는 클럭신호에 응답하여 제1~2N번째 비트의 입력 데이터를 유지하여 출력시키는 제1 플립플롭회로; 제1~2N번째 비트의 입력 데이터와 입력을 통해 현재의 디코딩 사이클로부터 하나의 문자주기전인 하나의 문자주기전의 I 및 Q 데이터를 디코딩하고 직렬의 제1~N번째 I 및 Q 데이터를 출력시키는 입력을 병렬로 디코딩하는 입력을 지닌 병렬 디코딩회로, 여기서 N은 자연수이다; 및 현재 디코딩 사이클에 N번째 I 및 Q 데이터를 유지하기 위해 클럭신호에 응답하고 다음 데이터 사이클에서 상기 값을 출력시키는 제2플립플롭회로를 포함한다.
제2 DQPSK 맵핑회로는, 현재 디코딩기간의 일련의 제1~N번째 I 데이터중 하나를 연속적으로 출력하기 위해 제2 클럭신호에 응답하는 제1 선택회로 및 현재 디코딩기간의 일련의 제1~N번째 문자중 하나를 연속해서 출력시키기 위해 제2 클럭신호에 응답하는 제2 선택회로를 구비하고, 이 제2 클럭신호의 주파수는 제1 클럭신호의 주파수의 1/N이다.
제2 DQPSK 맵핑회로에서, 병렬 디코딩회로는 제1~N번째 디코더, 입력 데이터의 2M번째 비트 및 (2M-1)비트와 (M-1)번째의 출력을 디코딩하는 제1~N번째 디코더중 M번째 디코더를 포함하고, M은 자연수이고, M≤N이고, 제1 디코더는 하나의 문자기간전 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드한다.
도 1은 본 발명의 실시예의 DQPSK 맵핑회로의 블록도.
도 2~도 9는 본 실시예의 신호상태의 도표.
도 10은 본 실시예의 신호점 위치를 도시한 그래프.
도 11은 본 실시예의 타이밍도.
도 12는 도 1에 도시된 병렬 디코더의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
19~26, 29, 30 : 플립폴롭회로
32 : 병렬 디코더
이하, 본 발명의 실시예를 설명할 것이다.
도 1은 본 발명의 실시예의 DQPSK(차동 사각 시프트 키닝) 맵핑회로의 블록도이다.
도 1에서, 참조번호(11~18)은 입력문자(Xn, Yn), (Xn+1, Yn+1), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)의 2N비트(이하, N은 자연수이고 N=4라고 했다)를 나타낸다. 참조번호(19~26)은 클럭신호 CLK1(31)에 응답함과 동시에 입력문자 (Xn, Yn), (Xn+1, Yn+1), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)의 값을 유지하는 플립플롭회로를 나타낸다. 참조번호(29 및 30)은 두개의 문자기간만큼 선행하는 수직신호(In-1, Qn-1) (27, 28)중 두개의 비트를 나타낸다. 클럭신호(31)는 플립플롭회로(19~26, 29, 30)의 입력에 공급된다.
참조번호(32)는 플립플롭회로(19~26)로부터의 입력문자 데이터의 8비트로부터 현재문자 수직신호(In, Qn), (In+1, Qn+1), (In+2, Qn+2), (In+3, Qn+3)와 플립플롭회로(29, 30)로부터의 하나의 문자주기만큼 앞선 수직신호 데이터를 동시에 얻는 병렬 디코더를 나타낸다. 참조번호(33, 34)는 병렬 디코더(32)의 출력신호를 제어하는 선택기를 나타낸다. 참조번호(35)는 클럭신호 CLK2(36)에 응답하여 선택기(33, 34)를 제어하기 위한 클럭신호(36)에 응답하는 제어기를 나타낸다. 클럭신호 CLK1(31)은 클럭신호 CLK2(36)를 N=4로 주파수 분할하므로써 얻어진다.
도 2~도 9는 본 실시예의 신호상태의 표를 나타낸다. 도 10은 본 실시예의 신호점 위치를 도시한 그래프이다. 도 11은 본 실시예의 흐름도이다.
DQPSK 맵핑회로의 작동을 도 2~도 9를 참조하면서 설명할 것이다. 4위상 DQPSK 변조에서, 신호점 위치는 도 10에 도시되어 있듯이 변한다. 도 2~도 9는 입력문자(Xn, Yn), (Xn+1, Yn+1), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)의 8비트가 입력될 때 천이(transient)후의 신호점 위치를 도시한다.
입력문자는 다음과 같다고 했다.
(LSB)01000111(MSB)
XnYnXn+1Yn+1Xn+2Yn+2Xn+3Yn+3
(LSB)01101001(MSB)
Xn+4 Yn+4Xn+5Yn+5Xn+6Xn+7Yn+7
및 신호점 위치는 초기상태에서 ①로 했다. 이 상태에서의 작동을 도 11을 참조로 하면서 설명할 것이다. 먼저, 입력문자(Xn, Yn, Xn+1, Yn+1, Xn+2, Yn+2, Xn+3, Yn+3)=(0, 1, 0, 0, 0, 1, 1, 1)과 (In-1, QN-1)=(0, 0)은 클럭신호 CLK1(31)에 응답하여 플립플롭(19~26)에 의해 유지된다. 다음, 병렬 디코더(32)는 플립플롭회로(19~26, 29, 30)의 출력을 디코드하고, 수직신호(In, Qn, In+1, Qn+1, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 1, 1, 1, 0, 0)의 현재문자를 출력시키고, 디코드된 데이터의 4개의 문자가 동시에 현재문자출력(38~45)에서 출력된다. 디코드된 데이터의 4개의 문자는 LSB(직렬출력으로의 I 채널신호(46, 47)에서의 현재의 문자출력(38, 42))로부터 연속적으로 출력된다. 즉, 신호점 위치는 ①→②→②→③→① 순서로 변한다.
다음, 현재문자(38~45) (In, Qn, In+1, Qn+1, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 1, 1, 1, 0, 0)와 (Xn+4, Yn+4, Xn+5, Yn+5, Xn+6, Yn+6, Xn+7, Yn+7)=(0, 1, 1, 0, 1, 0, 0, 1)의 MSB(In+3, Qn+3)=(0, 0)는 하나의 문자기간전 상태(In-1, Qn-1)=(0, 0) 및 입력문자(Xn, Yn, Xn+1, Yn+1, Xn+2, Yn+2, Xn+3, Yn+3)=(0, 1, 1, 0, 1, 0, 0, 1)처럼 클럭신호 CLK1(31)에 응답하여 동시에 플립플롭(19~26, 29, 30)에 의해 유지된다. 다음, 병렬 디코더(32)는 병렬로 동시에 4개의 문자 데이터로 플립플롭(19~26, 29, 30)의 출력 및 문자출력(38~45)에서의 출력(In, Qn, In+1, Qn+1, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 0, 1, 0, 0, 0)을 디코드한다. 4개의 문자의 데이터는 클럭신호 CLK2(36)에 응답하여 발생한 제어기(37)의 출력(37)에 응답하여 선택기(33, 34)에 의해 Ich 및 Qch 출력(46, 47)에서의 LSB로부터 연속적으로 직렬로 출력된다. 즉, 신호점 위치는 ②→①→④→① 순서로 변한다.
설명되어 있듯이, 병렬 디코더(32)는 하나의 문자전 데이터(In-1, Qn-1) 및 입력문자(Xn, Yn, Xn+1, Yn+1, Xn+2, Yn+2, Xn+3, Yn+3)를 디코딩하므로써 동시에 현재문자(In, Qn, In+1, Qn+1, In+2, Qn+2, In+3, Qn+3)를 연속적으로 출력시킨다.
도 2~도 9를 참조하면, 신호점 위치는 다음과 같이 변한다.
① (초기상태)
→②→②→③→①
→②→①→④→①
이것은 다음과 같이 (In, Qn)신호출력과 대체된다.
00 (초기상태)
In-1Qn-1
010111 0 0
InQn In+1Qn+1In+2Qn+2 In+3 Qn+3
010010 0 0
In+4Qn+4 In+5Qn+5In+6Qn+6 In+7 Qn+7
이 상태에서, 클럭신호 CLK1(31)의 주파수는 클럭 CLK2(36)의 1/N (N=4)이고, N은 자연수이다.
도 12는 도 1에 도시된 병렬 디코더(32)의 블록도를 도시한다. 도 12에서, 입력문자(Xn, Yn) 및 하나의 문자기간전 수직신호(In-1, Qn-1)가 디코더(50)에 입력된다. 다음, 디코더(50)의 출력은 입력문자(Xn+1, Yn+1)와 함께 디코드된 디코더(51)의 하나의 문자기간전 수직신호(In-1, Qn-1)로 디코더(51)에 입력된다. 다음, 디코더(51)의 출력은 입력문자(Xn+2, Yn+2)와 함께 디코드된 디코더(52)의 하나의 문자기간전 수직신호(In-1, Qn-1)로 디코더(52)에 입력된다. 다음, 디코더(52)의 출력은 입력문자(Xn+3, Yn+3)로 디코드되는 디코더(53)의 하나의 문자기간전 수직신호(In-1, Qn-1)로 디코더(53)에 입력된다. 언급했듯이, 디코더(50, 53)는 현재문자(In, Qn, In+1, Qn+1, In+2, Qn+2, In+3, Qn+3)를 동시에 병렬로 출력시킨다. 즉, 제1 디코더(50)~N번째 디코더(53)중 M번째 디코더는 입력 데이터의 2M번째 비트 및 (2M-1)번째 비트와 (M-1)번째 디코더의 출력을 디코드하고, M은 자연수이고, M≤N이고, 제1 디코더(50)는 하나의 문자기간전 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드한다.
내용없음

Claims (6)

  1. 입력 데이터 및 이 입력수단을 통해 현재의 디코딩 데이터로부터 하나의 문자기간앞의 하나의 문자앞의 I 및 Q 데이터 및 입력 데이터의 제1~제2N번째 비트를 디코딩하고, 직렬의 현재 디코딩 사이클의 제1~제N번째 I 및 Q 데이터를 출력시키는 입력수단을 지닌 병렬 디코딩회로, 여기서 N은 자연수임; 및 병렬 디코딩회로의 연속하는 디코딩 사이클의 하나의 기간전의 I 및 Q 데이터로 N번째 I 및 Q 데이터를 공급하는 공급회로를 구비하는 DQPSK 맵핑회로.
  2. 청구항 1에 있어서, 병렬 디코딩회로는 제1~N번째 디코더, 입력 데이터의 2M번째 비트 및 (M-1)번째의 출력을 디코딩하는 제1~N번째 디코더로부터의 M번째 디코더를 포함하고, M은 자연수이고, M≤N이고; 제1 디코더는 하나의 문자주기전의 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드하는 DQPSK 맵핑회로.
  3. 청구항 1에 있어서, 공급수단은 유지회로, 즉 현재의 디코딩 사이클의 N번째 I 및 Q 데이터의 값을 유지하고 연속하는 디코딩 사이클의 값을 출력시키는 플립플롭회로를 포함하는 DQPSK 맵핑회로.
  4. 하나의 문자기간을 나타내는 클럭신호에 응답하여 제1~2N번째 비트의 입력 데이터를 유지하여 출력시키는 제1 플립플롭회로; 제1~2N번째 비트의 입력 데이터와 입력을 통해 현재의 디코딩 사이클로부터 하나의 문자주기전인 하나의 문자주기전의 I 및 Q 데이터를 디코딩하고, 직렬의 제1~N번째 I 및 Q 데이터를 출력시키는 입력을 병렬로 디코딩하는 입력을 지니되 N은 자연수인 병렬 디코딩회로; 및 현재 디코딩 사이클에 N번째 I 및 Q 데이터를 유지하기 위해 클럭신호에 응답하고 다음 디코딩 사이클에서 상기 값을 출력시키는 제2플립플롭회로를 포함하는 DQPSK 맵핑회로.
  5. 청구항 4에 있어서, 현재 디코딩기간의 일련의 제1~N번째 I 데이터중 하나를 연속적으로 출력하기 위해 제2 클럭신호에 응답하는 제1 선택회로 및 현재 디코딩기간의 일련의 제1~N번째 문자중 하나를 연속해서 출력시키기 위해 제2 클럭신호에 응답하는 제2 선택회로를 구비하고, 이 제2 클럭신호의 주파수는 제1 클럭신호의 주파수의 1/N인 DQPSK 맵핑회로.
  6. 청구항 4에 있어서, 병렬 디코딩회로는 제1~N번째 디코더, 입력 데이터의 2M번째 비트 및 (2M-1)비트와 (M-1)번째의 출력을 디코딩하는 제1~N번째 디코더중 M번째 디코더를 포함하고, M은 자연수이고, M≤N이고, 제1 디코더는 하나의 문자기간전 I 및 Q 데이터 및 입력 데이터의 제1 및 제2 비트를 디코드하는 DQPSK 맵핑회로.
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