KR100289238B1

KR100289238B1 - 디큐피에스케이 맵핑회로

Info

Publication number: KR100289238B1
Application number: KR1019970051136A
Authority: KR
Inventors: 가쓰히코 히라마쓰; 가즈오 시다
Original assignee: 모리시타 요이찌; 마쯔시다 덴기 산교 가부시키가이샤
Priority date: 1996-10-04
Filing date: 1997-10-04
Publication date: 2001-05-02
Also published as: US6075827A; KR19980032563A; EP0835012A3; CN1182320A; JPH10112735A; CN1095268C; EP0835012A2

Abstract

DQPSK 맵핑회로는, 입력을 가지며, 제1 내지 제2N 비트의 입력 데이터와, 상기 입력을 통해 현재 디코딩 주기로부터 1심벌주기만큼 앞서는 1심벌주기 전의 I 및 Q 데이터를 디코딩하며, 현재 디코딩 주기의 제1 내지 제N 번째의 직렬 I 및 Q 데이터(여기서, N은 자연수)를 병렬로 출력하는 병렬 디코딩 회로와, 상기 병렬 디코딩 회로의 다음 디코딩 주기에서 상기 1심벌주기 전의 I 및 Q 데이터로서 상기 제N 번째 I 및 Q 데이터를 상기 입력에 공급하는 플립플롭회로로 이루어진다.

병렬 디코딩 회로는, 제1 내지 제N 디코더를 포함하며, 제1 내지 제N 디코더중 제M 디코더는 상기 입력 데이터의 제2M 비트 및 제(2M-1) 비트와 제(M-1) 디코더의 출력을 디코딩하고, M은 자연수이고, M ≤ N이고, 여기서 상기 제1 디코더는 1심벌주기 전의 I 및 Q 데이터와 입력 데이터의 제1 및 제2 비트를 디코딩한다.

Description

디큐피에스케이 맵핑회로

본 발명은 입력 데이터로부터 DQPSK 신호를 발생하는 DQPSK 맵핑회로에 관한 것이다.

입력 데이터로부터 DQPSK 신호를 발생하는 DQPSK 맵핑회로는 공지되어 있다. 일본 특허출원 공보 제6-252961호에는 π/4 시프트 QPSK 맵핑회로가 게재되어 있으며, 또한, 일본 실용신안 출원 공보 제5-78050호에는 π/4 DQPSK 엔코더(encoder)가 게재되어 있다.

본 발명의 목적은 개선된 DQPSK 맵핑회로를 제공하는 것이다.

본 발명에 따른 제1 DQPSK 맵핑회로는, 입력을 가지며, 제1 내지 제2N 비트의 입력 데이터와, 상기 입력을 통해 현재 디코딩 주기로부터 1심벌주기만큼 앞서는 1심벌주기 전의 I 및 Q 데이터를 디코딩하며, 현재 디코딩 주기의 제1 내지 제N 번째의 직렬 I 및 Q 데이터(여기서, N은 자연수)를 병렬로 출력하는 병렬 디코딩 회로, 및 상기 병렬 디코딩 회로의 다음 디코딩 주기(the succeeding decoding cycle)에서 상기 1심벌주기 전의 I 및 Q 데이터로서 상기 제N 번째 I 및 Q 데이터를 상기 입력에 공급하는 공급회로로 이루어져 있다.

제1 DQPSK 맵핑회로에서 병렬 디코딩 회로는, 제1 내지 제N 디코더를 포함하며, 제1 내지 제N 디코더 중 제M 디코더는 상기 입력 데이터의 제2M 비트 및 제(2M-1) 비트와 제(M-1) 디코더의 출력을 디코딩하고, M은 자연수이고, M ≤ N이고, 여기서 상기 제1 디코더는 1심벌주기 전의 I 및 Q 데이터와 입력 데이터의 제1 및 제2 비트를 디코딩 한다.

제1 DQPSK 맵핑회로에서 공급회로는, 현재 디코딩 주기에서 제N 번째 I 및 Q 데이터의 값을 유지하고, 다음 디코딩 주기에서 상기 값을 출력하는 유지회로, 즉 플립플롭 회로를 포함할 수도 있다.

본 발명에 따른 제2 제1 DQPSK 맵핑회로는, 1심벌주기를 나타내는 클럭신호에 응답하여 제1 내지 제2N 비트의 입력 데이터의 값을 유지 및 출력하는 제1 플립플롭 회로와, 입력을 가지며 제1 내지 제2N 비트의 입력 데이터와 상기 입력을 통해 현재 디코딩 주기로부터 1심벌주기만큼 앞서는 1심벌주기 전의 I 및 Q 데이터를 디코딩하며, 현재 디코딩 주기의 제1 내지 제N 직렬 I 및 Q 데이터(여기서, N은 자연수)를 병렬로 출력하는 병렬 디코딩 수단과, 현재 디코딩 주기에서 상기 제N 번째 I 및 Q 데이터의 값을 유지하고 이어지는 디코딩 주기에서 상기 값을 출력하며, 상기 클럭신호에 응답하는 제2 플립플롭 회로로 이루어진다.

제2 DQPSK 맵핑회로는, 현재 디코딩 주기의 제1 내지 제N 직렬 I 데이터 중 하나를 순차적으로 출력하며 제2 클럭신호에 응답하는 제1 선택회로와, 현재 디코딩 주기의 제1 내지 제N 직렬 Q 데이터 중 하나를 순차적으로 출력하며 상기 제2 클럭신호에 응답하는 제2 선택회로를 더 포함할 수 있으며, 상기 제2 클럭신호의 주파수는 상기 제1 클럭신호 주파수의 1/N이 된다.

제2 DQPSK 맵핑회로에서 병렬 디코딩회로는, 제1 내지 제N 디코더와, 상기 입력 데이터의 제2M 비트 및 제(2M-1) 비트와 제(M-1) 디코더의 출력을 디코딩 하는 제1 내지 제N 디코더 중 제M 디코더를 포함하고, M은 자연수이고, M ≤ N이고, 여기서 제1 디코더는 1심벌주기 전의 I 및 Q 데이터와 입력 데이터의 제1 및 제2 비트를 디코딩 한다.

제1도는 본 발명의 실시예의 DQPSK 맵핑회로의 블록도.

제2도 내지 제9도는 상기 실시예에서의 신호상태의 도표.

제10도는 상기 실시예의 신호점 위치를 도시한 그래프.

제11도는 상기 실시예의 타이밍도.

제12도는 제1도에 도시된 병렬 디코더의 블록도.

* 도면의 주요부분에 대한 부호의 설명

19∼26, 29, 30 : 플립플롭 회로 32 : 병렬 디코더

이하, 본 발명의 실시예를 설명할 것이다.

제1도는 본 발명의 실시예에 따른 DQPSK(Differential quadrature phase-shift keying) 맵핑회로의 블록도이다.

제1도에서, 참조번호 11∼18은 2N 비트(이하, N은 자연수이고 N=4로 가정함)의 입력심벌 (Xn, Yn), (Xn+l, Yn+l), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)을 나타낸다. 참조번호 19∼26은 클럭신호 CLK1(31)에 응답함과 동시에 입력심벌 (Xn, Yn), (Xn+l, Yn+l), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)의 값을 유지하는 플립플롭 회로를 나타낸다. 참조번호 29 및 30은 2 심벌기간만큼 선행하는 2 비트의 직교신호 In-1, Qn-1(27, 28)을 나타낸다. 클럭신호(31)는 플립플롭 회로(19∼26, 29, 30)의 입력에 공급된다.

참조번호 32는 플립플롭 회로(19∼26)로부터의 8비트의 입력심벌 데이터와 플립플롭 회로(29, 30)로부터 1심벌주기 전의 직교신호로부터, 현재 심벌 직교신호 (In, Qn), (In+1, Qn+l), (In+2, Qn+2), (In+3, Qn+3)를 동시에 얻는 병렬 디코더를 나타낸다. 참조번호 33, 34는 병렬 디코더(32)의 출력신호를 제어하는 선택기를 나타낸다. 참조번호 35는 클럭신호 CLK2(36)에 따라 선택기(33, 34)를 제어하는 제어기를 나타낸다. 클럭신호 CLKI(31)은 클럭신호 CLK2(36)를 N=4로 주파수 분할하여 얻는다.

제2도~제9도는 본 실시예의 신호상태를 표로 나타낸 것이다. 제10도는 본 실시예의 신호점 위치를 도시한 그래프이다. 제11도는 본 실시예의 흐름도이다.

DQPSK 맵핑회로의 동작을 제2도~제9도를 참조하여 설명한다. 4위상 DQPSK 변조에서, 신호점 위치는 제10도에서와 같이 변한다. 제2도~제9도는 8비트의 입력심벌 (Xn, Yn), (Xn+l, Yn+l), (Xn+2, Yn+2) 및 (Xn+3, Yn+3)이 입력되었을 때 천이(transient) 후의 신호점 위치를 나타낸다.

입력심벌은 다음과 같이 가정한다.

여기서, 초기상태에서 신호점 위치는 ①로 한다. 이 상태에서의 동작을 제11도를 참조로 하여 설명한다. 먼저, 입력심벌 (Xn, Yn, Xn+l, Yn+l, Xn+2, Yn+2, Xn+3, Yn+3)=(0, 1, 0, 0, 0, 1, 1, 1) 및 (In-1, Qn-1)=(0, 0)은 클럭신호 CLK1(31)에 따라 플립플롭(19∼26)에 의해 유지된다. 이 경우, 병렬 디코더(32)는 플립플롭 회로(19∼26, 29, 30)의 출력을 디코딩하고, 직교신호(In, Qn, In+1, Qn+l, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 1, 1, 1, 0, 0)의 현재 심벌을 출력하고, 디코드된 데이터의 4개의 심벌이 동시에 현재 심벌 출력(38∼45)에서 출력된다. 디코드된 데이터의 4개의 심벌은 I 채널신호(46, 47)에서의 LSB[현재 심벌출력(38, 42)]로부터 직렬 출력으로 순차적으로 출력된다. 즉, 신호점 위치는 ①→②→②→③→① 순서로 변한다.

다음으로, 현재 심벌 (38∼45)(In, Qn, In+1, Qn+l, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 1, 1, 1, 0, 0)의 MSB(In+3, Qn+3)와 입력 심벌(Xn+4, Yn+4, Xn+5, Yn+5, Xn+6, Yn+6, (Xn+7, Yn+7)=(0, 1, 1, 0, 1, 0, 0, 1)이, 1심벌주기 전의 상태(In-1, Qn-1)=(0, 0)과 입력 심벌(Xn, Yn, Xn+l, Yn+l, Xn+2, Yn+2, Xn+3, Yn+3)=(0, 1, 1, 0, 1, 0, 0, 1)로서, 클럭신호 CLK1(31)에 응답하여 동시에 플립플롭(19∼26, 29, 30)에 의해 유지된다. 다음으로, 병렬 디코더(32)는 플립플롭(19∼26, 29, 30)의 출력을 디코딩 하여, 현재 심벌(38~45)(In, Qn, In+1, Qn+l, In+2, Qn+2, In+3, Qn+3)=(0, 1, 0, 0, 1, 0, 0, 0)을 4개의 심벌 데이터로서 병렬로 동시에 출력한다. 4개의 심벌의 데이터는 클럭신호 CLK2(36)에 응답하여 발생한 제어기(37)의 출력(37)에 따라, 선택기(33, 34)에 의해 Ich 및 Qch 출력(46, 47)에 LSB로부터 순차적으로 직렬 출력된다. 즉, 신호점 위치는 ②→①→④→① 순서로 변한다.

앞서 설명한 바와 같이, 병렬 디코더(32)는 1심벌주기 전의 데이터(In-1, Qn-1) 및 입력심벌(Xn, Yn, Xn+l, Yn+l, Xn+2, Yn+2, Xn+3, Yn+3)을 연속해서 디코딩 함으로써 동시에 현재심벌(In, Qn, In+1, Qn+l, In+2, Qn+2, In+3, Qn+3)을 출력시킨다.

제2도∼제9도를 참조하면, 신호점 위치는 다음과 같이 변한다.

① (초기상태)

→②→②→③→①

→②→①→④→①

이것은 다음과 같이 (In, Qn)신호 출력으로 전환된다.

이 상태에서, 클럭신호 CLK1(31)의 주파수는 클럭 CLK2(36)의 1/N (N=4)이고, N은 자연수이다.

제12도는 제1도에 도시된 병렬 디코더(32)의 블록도를 도시한다. 제12도에서, 입력심벌(Xn, Yn)과 1심벌주기 전의 직교신호(In-1, Qn-1)가 디코더(50)에 입력된다. 다음으로, 디코더(50)의 출력은 디코더(51)의 1심벌주기 전의 직교신호(In-1, Qn-1)로서 디코더(51)에 입력되어 입력심벌(Xn+l, Yn+l)과 함께 디코딩 된다. 다음으로, 디코더(51)의 출력은 디코더(52)의 1심벌주기 전의 직교신호(In-1, Qn-1)로서 디코더(52)에 입력되어, 입력심벌(Xn+2, Yn+2)과 함께 디코딩 된다. 다음으로, 디코더(52)의 출력은 디코더(53)의 1심벌주기 전의 직교신호(In-1, Qn-1)로서 디코더(53)에 입력되어 입력심벌(Xn+3, Yn+3)과 함께 디코딩 된다. 이와 같이, 디코더(50∼53)는 현재심벌(In, Qn, In+1, Qn+l, In+2, Qn+2, In+3, Qn+3)을 병렬로 동시에 출력한다.

즉, 제1 디코더(50)∼제N 디코더(53) 중 M번째 디코더는 입력 데이터의 2M번째 비트 및 (2M-1)번째 비트와 (M-1)번째 디코더의 출력을 디코딩하며, M은 자연수이고, M ≤ N이고, 제1 디코더(50)는 1심벌주기 전의 I 및 Q 데이터와 입력데이터의 제1 및 제2 비트를 디코딩 한다.

본 발명에 따른 DQPSK 맵핑회로에서는 동작클럭의 속도를 낮출 수 있으므로, 신뢰성이 높고 소비전력이 낮은 개선된 DQPSK 맵핑회로를 실현할 수 있다.

Claims

입력수단을 가지며, 제1 내지 제2N 비트의 입력 데이터와, 상기 입력수단을 통해 현재 디코딩 주기로부터 1심벌주기만큼 앞서는 1심벌주기 전의 I 및 Q 데이터를 디코딩하며, 현재 디코딩 주기의 제1 내지 제N 번째의 직렬 I 및 Q 데이터(여기서, N은 자연수)를 병렬로 출력하는 병렬 디코딩 수단, 및 상기 병렬 디코딩 수단의 다음 디코딩 주기에서, 상기 1심벌주기 전의 I 및 Q 데이터로서 상기 제N 번째 I 및 Q 데이터를 상기 입력수단에 공급하는 공급수단을 포함하는 것을 특징으로 하는 DQPSK 맵핑회로.
제1항에 있어서, 상기 병렬 디코딩 수단은, 제1 내지 제N 디코더를 포함하며, 상기 제1 내지 제N 디코더 중 제M 디코더는 상기 입력 데이터의 제2M 비트 및 제(2M-1) 비트와 제(M-1) 디코더의 출력을 디코딩하고, M은 자연수이고, M ≤ N이고, 상기 제1 디코더는 1심벌주기 전의 I 및 Q 데이터와 입력 데이터의 제1 및 제2 비트를 디코딩 하는 것을 특징으로 하는 DQPSK 맵핑회로.
제1항에 있어서, 상기 공급수단은, 현재 디코딩 주기에서 상기 제N 번째 I 및 Q 데이터의 값을 유지하고, 다음 디코딩 주기에서 상기 값을 출력하는 유지수단(holding means)을 포함하는 DQPSK 맵핑회로.
1심벌주기를 나타내는 클럭신호에 응답하여 제1 내지 제2N 비트의 입력 데이터의 값을 유지 및 출력하는 제1 플립플롭 회로, 입력수단을 가지며, 제1 내지 제2N 비트의 입력 데이터와, 상기 입력수단을 통해 현재 디코딩 주기로부터 1심벌주기만큼 앞서는 1심벌주기 전의 I 및 Q 데이터를 디코딩하며, 현재 디코딩 주기의 제1 내지 제N 직렬 I 및 Q 데이터(여기서, N은 자연수)를 병렬로 출력하는 병렬 디코딩 수단, 및 현재 디코딩 주기에서 상기 제N 번째 I 및 Q 데이터의 값을 유지하고, 다음 디코딩 주기에서 상기 값을 출력하며, 상기 클럭신호에 응답하는 제2 플립플롭 회로를 포함하는 것을 특징으로 하는 DQPSK 맵핑회로.
제4항에 있어서, 현재 디코딩 주기의 제1 내지 제N 직렬 I 데이터 중 하나를 순차적으로 출력하며, 제2 클럭신호에 응답하는 제1 선택회로, 및 현재 디코딩 주기의 제1 내지 제N 직렬 Q 데이터 중 하나를 순차적으로 출력하며, 상기 제2 클럭신호에 응답하는 제2 선택회로를 더 포함하고, 상기 제2 클럭신호의 주파수는 상기 제1 클럭신호의 주파수의 1/N인 것을 특징으로 하는 DQPSK 맵핑회로.
제4항에 있어서, 상기 병렬 디코딩회로는 제1 내지 제N 디코더와, 상기 입력 데이터의 제2M 비트 및 제(2M-1) 비트와 제(M-1) 디코더의 출력을 디코딩 하는 제1 내지 제N 디코더 중 제M 디코더를 포함하고, M은 자연수이고, M ≤ N이고, 상기 제1 디코더는 1심벌주기 전의 I 및 Q 데이터와 상기 입력 데이터의 제1 및 제2 비트를 디코딩 하는 것을 특징으로 하는 DQPSK 맵핑회로.