CN212341860U - 一种不同级数伪随机序列的产生装置 - Google Patents

Abstract

本发明公开了一种不同级数伪随机序列的产生装置，其特征在于，包括存储器接收若干个变长移位寄存器发送的随机伪码，相邻两个变长移位寄存器之间通过加法开关单元进行随机伪码二进制加法操作，并通过存储器存储后输出对于提高伪码产生装置的通用性，本实用新型的实现方式如下：该装置由变长移位寄存器、二进制加法开关单元和存储器组成。变长移位寄存器由多个移位寄存器单元构成，与传统的移位寄存器不同的是，该寄存器有一个控制使能端，可进行组合逻辑和时序逻辑的切换。当使能有效时，该移位寄存器执行时序逻辑功能，类似于数字电路中的D触发器，即在时钟有效沿将输入端数据传递到输出端。

Description

一种不同级数伪随机序列的产生装置

技术领域

本发明涉及一种随机序列的产生装置，具体涉及一种不同级数伪随机序列的产生装置。

背景技术

直接序列扩频调制通过将基带信号与高速的伪码序列相乘，来扩展基带信号带宽，完成扩频后的信号用来调制载波，然后以较低的信噪比发射出去；接收端对接受到的信号剥离载波后，乘上同步的本地伪随机码，完成解扩频，恢复出基带信号。因此，扩频通信具有抗干扰性好的特点，被广泛应用于卫星通信、导航通信等领域。

目前相关领域在直接序列扩频调制时，一种伪码生成装置，只能产生一种固定级数的伪码序列，在应用场景发生变化时，该装置不能被继续使用。在现实的扩频通信工程中，我们常常需要用到不同级数的伪码序列来验证系统的可靠性。这就要求伪码产生装置能产生不同级数的伪码序列。因此，在扩频通信工程中，一种通用性强的不同级数伪码产生装置将为工程实现提供很大的便利。

本实用新型为了解决以上问题，提出了一种通用性强的伪码产生装置，为了进一步提高伪码产生装置效率。

发明内容

本发明所要解决的技术问题是伪码生成装置，只能产生一种固定级数的伪码序列，在应用场景发生变化时，该装置不能被继续使用，要求伪码产生装置能产生不同级数的伪码序列，目的在于提供一种不同级数伪随机序列的产生装置，解决上述的问题。

本发明通过下述技术方案实现：

一种不同级数伪随机序列的产生装置，包括存储器接收若干个变长移位寄存器发送的随机伪码，相邻两个变长移位寄存器之间通过加法开关单元进行随机伪码二进制加法操作，并通过存储器存储后输出。

该实用新型提供了一种减小伪码产生时间消耗的高效系统。本实用新型的存储器采用跨时钟域器件，即采用高速时钟产生伪码存入存储器，在使用时以伪码码率读出。以用60M系统时钟信号产生长度为1023的伪码序列来算，需要消耗时间为1022x0.017us＝17.374us，对比使用伪码码率作为伪码产生时钟将节约7倍多得时间，具体效率根据工程实际情况不同。

进一步地，所述变长移位寄存器其基本单元为R_i，所述移位寄存器单元R_i+1与R_i的中间状态记为X_i+1，其中n为自然数，i取1、2、...、n。

加法开关单元为二进制加法开关单元S_j，由本原多项式控制是否进行二进制加法操作，其中j取1、2、...、n-1。

当本原多项式poly[k]＝1时，S_n将输出输入信号的二进制加法结果，否则，将S_k+1的输出传递到输出端，其中k取1、2、...、n-1。

在产生装置上电时，当控制信号ctrl[m]＝1时，变长寄存器单元R_m执行移位功能，否则，将输入与输出直接连接；启动时，由时钟沿触发载入寄存器初值，启动后，在时钟沿控制下进行移位，且每个有效沿移动一位，上述ctrl[m]，表示ctrl信号的第m位数值，其中m取0、2、...、n-1。

1、本发明一种不同级数伪随机序列的产生装置，该实用新型提供了一种减小伪码产生时间消耗的高效系统。本实用新型的存储器采用跨时钟域器件，即采用高速时钟产生伪码存入存储器，在使用时以伪码码率读出；

2、本发明一种不同级数伪随机序列的产生装置，通过控制每个移位寄存器的使能信号，就实现了移位寄存器的长度控制，也就具备了产生不同级数伪随机序列的基本条件；

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明系统框图。

附图中标记及对应的零部件名称：

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例

如图1所示，本发明一种不同级数伪随机序列的产生装置，其特征在于，包括存储器接收若干个变长移位寄存器发送的随机伪码，相邻两个变长移位寄存器之间通过加法开关单元进行随机伪码二进制加法操作，并通过存储器存储后输出。对于提高伪码产生装置的通用性，本实用新型的实现方式如下：该装置由变长移位寄存器、二进制加法开关单元和存储器组成。变长移位寄存器由多个移位寄存器单元构成，与传统的移位寄存器不同的是，该寄存器有一个控制使能端，可进行组合逻辑和时序逻辑的切换。当使能有效时，该移位寄存器执行时序逻辑功能，类似于数字电路中的D触发器，即在时钟有效沿将输入端数据传递到输出端。当使能无效时，其功能类似于组合逻辑中的导线，即将输入数据直接传递到输出端。通过控制每个移位寄存器的使能信号，就实现了移位寄存器的长度控制，也就具备了产生不同级数伪随机序列的基本条件。

对于相同级数的不同伪码序列产生，我们通常采用改变本原多项式的方法实现。对于传统的伪码产生装置而言，当本原多项式确定之后，电路的结构也就固定了。在该实用新型中为了实现相同级数不同伪码序列的产生，使用到了二进制加法单元，该单元与传统二进制加法单元都属于组合逻辑器件，但不同的是，该单元可由本原多项式的相应位数控制。该二进制加法开关单元，有三个输入，一个输出，三个输入分别是：本级移位寄存器输出X_i、前级二进制加法单元输出S_i-1和控制输入。当使能信号，也即本原多项式的对应比特为1时，输出为X_i+S_i-1，当对应比特为0时，输出为S_i-1这样就实现了不同本原多项式电路的搭建，基于此，该装置就能产生不同级数、相同级数不同序列的伪随机码了。

在扩频工程中，当设计方案确定后，伪随机序列的码率也就随之确定了。加入系统的时钟为60MHz，伪随机码的码率为8MHz,如果将移位寄存器的工作时间(即移位次数乘以时钟周期)当作伪码产生装置消耗的总时间的话，那我们产生一个长度为1023的伪随机序列，传统方法以码率作为伪码产生时钟，将要消耗时间1022x0.125us＝127.75us。对比以系统时钟作为伪码产生时钟消耗17.374us，该实用新型提供了一种减小伪码产生时间消耗的高效方法。

以10级伪码产生为例，系统上电时，将令长度控制ctrl＝10’b11_1111_1111，使之控制变长移位寄存工作单元为R₁到R₁₀，之后设置寄存器初值state和本原多项式poly的值，伪码产生开始，同时，存储器进行写操作；当伪码产生完成时，存储器停止写操作，一直到寄存器长度控制、寄存器初值或本原多项式改变后重新进行写操作；完成写操作后，存储器根据后级电路需要进行读操作。所述变长移位寄存器其基本单元为R_i，所述移位寄存器单元R_i+1与R_i的中间状态记为X_i+1，其中n为自然数，i取1、2、...、n。加法开关单元为二进制加法开关单元S_j，由本原多项式控制是否进行二进制加法操作，其中j取1、2、...、n-1。当本原多项式poly[k]＝1时，S_n将输出输入信号的二进制加法结果，否则，将S_k+1的输出传递到输出端，其中k取1、2、...、n-1。

在产生装置上电时，当控制信号ctrl[m]＝1时，变长寄存器单元R_m执行移位功能，否则，将输入与输出直接连接；启动时，由时钟沿触发载入寄存器初值，启动后，在时钟沿控制下进行移位，且每个有效沿移动一位，上述ctrl[m]，表示ctrl信号的第m位数值，其中m取0、2、...、n-1。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种不同级数伪随机序列的产生装置，其特征在于，包括存储器接收若干个变长移位寄存器发送的随机伪码，相邻两个变长移位寄存器之间通过加法开关单元进行随机伪码二进制加法操作，并通过存储器存储后输出。

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