JPH09281197A - ドライブ信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 試験デバイスの試験中にそのドライブ信号を
一定時間ホールドしてデバイスに印可する事が可能なド
ライブ信号生成回路を提供すること。 【解決手段】 コントロールメモリ２０はクロックイン
ヒ信号を記憶しており、クロックインヒ設定レジスタ２
２はクロックインヒモードを設定する。ＮＡＮＤ回路２
２は上記クロックインヒ信号とクロックインヒ設定レジ
スタ２２の出力とを演算する。ＡＮＤ回路２４はＮＡＮ
Ｄ回路２３の出力と、パタンメモリ１からデコード回路
３を介して出力されるパターンデータとを演算して出力
する。即ち、クロックインヒ信号が設定されたパターン
データがインヒビットされ、インヒビットされた部分の
１つ前の部分のパターンデータがホールドされてドライ
ブ信号として出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣテスタにお
いて試験デバイスに印加するドライブ信号を生成するド
ライブ信号生成回路に関する。

【０００２】

【従来の技術】図３は従来のドライブ信号生成回路の構
成を示すブロック図である。図３において、１はパタン
メモリであり、試験デバイスに印加するドライブ信号の
パタンデータを格納し、１ビットのパタンデータを順次
出力する。２はサンプリング用のＤ型フリップフロップ
（以下、Ｆ／Ｆと称する）であり、パタンメモリ１から
出力されるパタンデータがＤ−入力端に入力され、サン
プリングしたパタンデータをクロック端に供給される基
本クロックＴ₀のタイミングで出力する。尚、Ｆ／Ｆ２
から出力されるデータは１ビットのデータである。

【０００３】３はデコード回路であり、Ｆ／Ｆ２から出
力される１ビットのデータを２ビットのデータにデコー
ドし、デコードしたデータを２本のデータ線に出力す
る。例えば、Ｆ／Ｆ２から“１”のデータが出力された
場合、“１”，“０”の２ビットのデータにデコード
し、“０”のデータが出力された場合“０”，“１”の
２ビットのデータにデコードする。このデコードの変換
方法は、モードレジスタ４の内容に基づいて行われる。

【０００４】５は、４ビットのリングカウンタであり、
そのクロック端から入力される基本クロックＴ₀を分周
し、各々の出力端から順にデータリタイミング用クロッ
クを出力する。６は、上記リングカウンタ５と同様のリ
ングカウンタであり、クロック端から入力されるモジュ
レーションクロックＴＭを分周し、各々の出力端から順
にデータリタイミング用クロックを出力する。

【０００５】７ａ〜７ｄは２ビットのＤ型Ｆ／Ｆであ
り、各々のＤ−入力端には上記デコード回路３から出力
されるデータが入力され、各々のクロック端には上記リ
ングカウンタ５から出力されるデータリタイミング用ク
ロックの何れか１つが入力される。このＦ／Ｆ７ａ〜７
ｄは、データリタイミング用クロックの立ち上がり時
に、デコード回路３から出力されるデータを取り込み、
出力端から出力する。

【０００６】また、８ａ〜８ｄは、上記Ｆ／Ｆ７ａ〜７
ｄと同様な２ビットのＤ型Ｆ／Ｆであり、それらのＤ−
入力端には対応する上記Ｆ／Ｆ７ａ〜７ｄの出力端が接
続され、各々のクロック端には上記リングカウンタ５か
ら出力されるデータリタイミング用クロックの何れか１
つが入力される。このＦ／Ｆ８ａ〜８ｄは、リングカウ
ンタ６から出力されるデータリタイミング用クロックの
立ち上がり時に、対応するＦ／Ｆ７ａ〜７ｄから出力さ
れるデータを取り込み、出力端から出力する。

【０００７】９はモジュレーション回路であり、Ｆ／Ｆ
８ａ〜８ｄの出力、リングカウンタ６から出力されるデ
ータリタイミング用クロック、及びモジュレーションク
ロックＴＭが入力され、モジュレーションクロックＴＭ
のタイミングでドライブ信号を出力する。次に、このモ
ジュレーション回路９について説明する。図４はモジュ
レーション回路９の内部構成を示すブロック図である。
１５ａ，１５ｂは４ビット入力１ビット出力のセレクタ
であり、Ｆ／Ｆ８ａ〜８ｄの２ビット出力端の内、各々
の一方がセレクタ１５ａに、他方がセレクタ１５ｂに接
続される。また、そのセレクト信号入力端には、リング
カウンタ６から出力される４ビットのデータリタイミン
グ用クロックが入力されている。各セレクト信号入力端
及び各入力端はそれぞれ１対１に対応しており、セレク
ト信号入力端に入力されるデータリタイミング用クロッ
クが“１”である場合に、対応する入力端から入力され
る１ビットのデータが選択され、出力される。

【０００８】１６ａ，１６ｂはＡＮＤ回路であり、各々
の一方の入力端には、それぞれセレクタ１５ａ，１５ｂ
の出力端が接続され、各々の他方の入力端にはモジュレ
ーションクロックＴＭが入力される。１７はＳＲ型Ｆ／
Ｆであり、Ｓ−入力端及びＲ−入力端には、それぞれＡ
ＮＤ回路１６ａの出力端及びＡＮＤ回路１６ｂの出力端
が接続される。

【０００９】次に、図３〜図５を参照して、従来のドラ
イブ信号生成回路の動作を説明する。図５は図３中のド
ライブ信号生成回路各部からの出力波形を示すタイミン
グチャートである。図５中の（ａ）は基本クロックＴ₀
の波形である。パターンメモリ１から順次出力される１
ビットのパターンデータ（図５中（ｂ））は、Ｆ／Ｆ２
においてサンプリングされ、基本クロックＴ₀のタイミ
ングで出力されてデコード回路３に入力される。この入
力されたパターンデータはモードレジスタ４の設定に基
づいて２ビットのデータにデコードされて出力される
（図５中（ｃ））。この出力されたデータはＦ／Ｆ７ａ
〜７ｄ各々のＤ−入力端に入力される。

【００１０】図５中（ｄ）〜（ｇ）はリングカウンタ５
から出力されるデータリタイミング用クロックの波形で
あり、各々はＦ／Ｆ７ａ〜７ｄに入力される。これらの
波形（ｄ）〜（ｇ）から分かるように、Ｆ／Ｆ７ａ〜７
ｄそれぞれに入力されるデータリタイミング用クロック
は、基本クロックＴ₀の４周期分を１周期とし、そのタ
イミングが基本クロックＴ₀の一周期づつずれてＦ／Ｆ
７ａ〜７ｄそれぞれに入力される。Ｆ／Ｆ７ａ〜７ｄは
これらのデータリタイミング用クロックの立ち上がり時
に、Ｄ−入力端に入力される２ビットのデータ読み込
み、出力端から出力する。図５中の（ｈ）〜（ｋ）はＦ
／Ｆ７ａ〜７ｄそれぞれから出力されるデータであり、
それぞれ（ｄ）〜（ｇ）に示されたデータリタイミング
用クロックのタイミングで出力される。図中（ｈ）〜
（ｋ）から分かるように、Ｆ／Ｆ７ａ〜７ｄは一度デー
タリタイミング用クロックが入力されると、次のデータ
リタイミング用クロックが入力されるまで（本実施形態
では基準クロックＴ₀の４周期分）同一内容の出力を保
持する。

【００１１】図５中の（ｌ）はモジュレーションクロッ
クＴＭの波形であり、これによればＦ／Ｆ７ａ〜７ｄの
出力を取りこぼしなくＦ／Ｆ８ａ〜８ｄに取り込むため
には、モジュレーションクロックＴＭの開始時点の設定
は、基本クロックＴ₀の開始時点の３周期先の時点まで
可能である。（ｍ）〜（ｐ）はリングカウンタ６から出
力されるデータリタイミング用クロックの波形であり、
各々はＦ／Ｆ８ａ〜８ｄに入力される。これらの（ｍ）
〜（ｐ）から分かるように、Ｆ／Ｆ８ａ〜８ｄそれぞれ
に入力されるデータリタイミング用クロックは、モジュ
レーションクロックＴＭの４周期分を１周期とし、その
タイミングが基本クロックＴ₀の一周期づつずれてＦ／
Ｆ８ａ〜８ｄそれぞれに入力される。

【００１２】Ｆ／Ｆ８ａ〜８ｄは、Ｆ／Ｆ７ａ〜７ｄそ
れぞれから出力される２ビットのデータを、（ｍ）〜
（ｐ）に示されたデータリタイミング用クロックの立ち
上がりで読み込み、出力端から出力する。これらＦ／Ｆ
８ａ〜８ｄから出力されるデータも、Ｆ／Ｆ７ａ〜７ｄ
から出力されるデータ同様に、次のデータリタイミング
用クロックが入力されるまで（本実施形態では基準クロ
ックＴ₀の４周期分）同一内容を保持する（図５中
（ｑ）〜（ｔ））。

【００１３】Ｆ／Ｆ８ａ〜８ｄそれぞれから出力される
２ビットのデータの内、一方がモジュレーション回路９
のセレクタ１５ａに、他方がセレクタ１５ｂに入力され
る。例えば、Ｆ／Ｆ８ｂに接続された入力端に対応した
データリタイミング用クロックのみが立ち上がって
“１”となり、Ｆ／Ｆ８ｂからは“１”，“０”の２ビ
ットのデータが出力され、セレクタ１５ａには“１”
が、セレクタ１５ｂには“０”がそれぞれ入力されてい
る場合、セレクタ１５ａ，１５ｂは、Ｆ／Ｆ８ｂから出
力されるデータを取り込み、それぞれの出力端から
“１”及び“０”の１ビットデータを出力する。これら
出力されたデータはＡＮＤ回路１６ａ、１６ｂそれぞれ
に入力され、モジュレーションクロックＴＭに同期して
出力される。この例では、ＡＮＤ回路１６ａからは
“１”が出力され、ＡＮＤ回路１６ｂの出力は“０”と
なる。そしてＳＲ型Ｆ／Ｆ１７は、ＡＮＤ回路１６ａ，
１６ｂから出力されるデータに応じてセット又はリセッ
トを行い、ドライブ信号（図５中（ｖ））を出力する。
この例では、ＳＲ型Ｆ／Ｆ１７がセットされ、ドライブ
信号として“１”が出力される。

【００１４】

【発明が解決しようとする課題】ところで、試験デバイ
スに信号を印加している最中に、その印加信号をある一
定時間ホールドする必要がある場合がある。この場合、
モジュレーションクロックＴＭをある特定区間で発生さ
せないようにすれば良い。しかしながら、従来回路にお
いては、基本クロックＴ₀とモジュレーションクロック
ＴＭとをリングカウンタ５及びリングカウンタ６それぞ
れでカウントしながらドライブ信号を生成しているた
め、モジュレーションクロックＴＭを途中で無くしてし
まうと、パタンデータとモジュレーションクロックＴＭ
との関係がずれてしまい、期待するドライブ信号が出力
されず、正常に試験が行えないという問題があった。本
発明は上記事情に鑑みてなされたものであり、試験デバ
イスの試験中に、該試験デバイスに印加するドライブ信
号を所望の時間ホールドして試験を行うことが可能なド
ライブ信号生成回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１の基本クロックを分周
し、少なくとも２つの出力端から第１のタイミング信号
として順に出力する第１の計数手段と、第２の基本クロ
ックを分周し、少なくとも２つの出力端から第２のタイ
ミング信号として順に出力する第２の計数手段と、試験
デバイスに印加するドライブ信号のパタンデータを記憶
する第１の記憶手段と、前記第１の記憶手段に対応し、
前記ドライブ信号を出力するか否かを示す抑制信号を記
憶する第２の記憶手段と、前記パタンデータをデコード
する符号変換手段と、前記符号変換手段でデコードされ
たパタンデータと前記抑制信号とを演算して出力する演
算手段と、前記第１のタイミング信号に応じて、前記演
算手段から入力されるデータを第１段出力データとして
出力する第１の保持手段群と、前記第２のタイミング信
号に応じて、前記第１段出力データを第２段出力データ
として出力する第２の保持手段と、前記第２の基本クロ
ックに基づいて、前記第２段出力データをドライブ信号
として出力する出力選択手段とを具備することを特徴と
するものである。

【００１６】請求項２記載の発明は、請求項１記載のド
ライブ信号生成回路において、前記抑制信号を出力する
か否かを設定するモード設定手段を具備することを特徴
とするものである。請求項３記載の発明は、請求項２記
載のドライブ信号生成回路において、前記第２の記憶手
段は前記ドライブ信号生成回路複数に対し、共通して設
けられ、前記モード設定手段により前記抑制信号を出力
するか否かを、前記ドライブ信号生成回路毎に設定する
ことを特徴とするものである。

【００１７】

【発明の実施の形態】次に、図面を参照して本発明の一
実施形態によるドライブ信号生成回路について説明す
る。図１は本発明の一実施形態によるドライブ信号生成
回路の構成を示すブロック図であり、図２は図１に示さ
れたドライブ信号生成回路各部からの出力波形を示すタ
イミングチャートである。尚、図１及び図２において、
図３及び図５それぞれと共通する部分には同一の符号を
付し、その説明を省略する。図１に示された本発明の一
実施形態によるドライブ信号生成回路が図３に示された
従来のドライブ信号生成回路と異なる点は、コントロー
ルメモリ２０（第２の記憶手段）、Ｄ型フリップフロッ
プ（以下Ｆ／Ｆと称する）２１、クロックインヒ設定レ
ジスタ２２、ＮＡＮＤ回路２３（クロックインヒ設定レ
ジスタ２２とＮＡＮＤ回路２３はモード設定手段を形成
する）、及びＡＮＤ回路２４（演算手段）が新たに設け
られた点である。

【００１８】前述のコントロールメモリ２０は、モジュ
レーション回路９（出力選択手段）から出力されるドラ
イブ信号をホールドするか否かを示す１ビットのクロッ
クインヒ信号を記憶する。また、このコントロールメモ
リ２０は、パタンメモリ１（第１の記憶手段）と対応し
て制御されており、クロックインヒ信号の他にも種々の
コントロール信号が記憶されている。さらに、コントロ
ールメモリ２０の出力は、複数のドライブ信号生成回路
（図示省略）で共有されている。Ｄ型Ｆ／Ｆ２１はＤ−
入力端にコントロールメモリ２０から出力されるクロッ
クインヒ信号が順次入力され、クロック入力端には基本
クロックＴ₀（第１の基本クロック）が入力される。こ
のＦ／Ｆ２１はＤ−入力端から入力されるクロックイン
ヒ信号をサンプリングし、基本クロック信号Ｔ₀のタイ
ミングで、サンプリングしたクロックインヒ信号を出力
する。

【００１９】上記クロックインヒ設定レジスタ２２はク
ロックインヒモードの有効及び無効を設定するレジスタ
である。上述したように、コントロールメモリ２０は複
数のドライブ信号生成回路に接続されているため、各ド
ライブ信号生成回路毎にクロックインヒ信号を有効にす
るか否かを、このクロックインヒ設定レジスタ２２によ
り設定する。例えば、クロックインヒ設定レジスタ２２
の内容が“１”であれば、クロックインヒモードが有効
となり、ドライブ信号をホールドすることができるが、
“０”の場合はクロックインヒモードが無効となり、ド
ライブ信号をホールドできなくなる。

【００２０】このクロックインヒ設定レジスタ２２及び
Ｆ／Ｆ２１は、２入力１出力端を有するＮＡＮＤ回路２
３に接続され、各々の出力が演算される。ＮＡＮＤ回路
２３の出力（１ビット）とデコード回路３（符号変換手
段）の出力（２ビット）はＡＮＤ回路２４に入力され、
ＡＮＤ回路２４の出力が、Ｆ／Ｆ７ａ〜７ｄ（第１の保
持手段群）それぞれに入力される。このＡＮＤ回路２４
は、ＮＡＮＤ回路２３の出力が“０”である場合にはそ
の出力（２ビット）が“０”となり、ＮＡＮＤ回路２３
の出力が“１”である場合には開状態となって、デコー
ド回路３の出力（２ビット）の内容を変化させずに出力
する。

【００２１】上記構成において、パタンメモリ１から図
２中（ｂ）に示されたパタンデータが、コントロールメ
モリ２０から（ｗ）に示されたクロックインヒ信号がそ
れぞれ順次出力されたとする。上述したように、コント
ロールメモリ２０はパタンメモリ１と対応して制御され
ているため、パタンデータ（ｂ）とクロックインヒ信号
（ｗ）とは、同期しているとともに、各々が対応して出
力される。即ち、クロックインヒ信号（ｗ）は、パタン
データ（ｂ）の（Ｎ＋２）、及び（Ｎ＋７〜Ｎ＋８）の
部分のデータをインヒビットすることを示している。

【００２２】出力されたパタンデータ及びクロックイン
ヒ信号は、それぞれＦ／Ｆ２及びＦ／Ｆ２１でサンプリ
ングされ、図２中（ａ）に示された基本クロックＴ₀の
タイミングで出力される。サンプリングされたパターン
データはデコード回路３に入力され、モードレジスタ４
の内容に応じて２ビットのデータにデコードされて出力
される（図２中（ｃ））。本実施形態では、デコード回
路３に“１”が入力された場合、“１”，“０”の２ビ
ットのデータにデコードされ、“０”が入力された場
合、“０”，“１”の２ビットのデータにデコードされ
るものとする。但し、デコード回路３から出力される２
ビットのデータは、共に“０”とならないよう予め設定
されている。

【００２３】また、サンプリングされたクロックインヒ
信号はＮＡＮＤ回路２３に入力され、クロックインヒ設
定レジスタ２２の内容と演算され、出力される（図２中
（ｘ））。本実施形態では、クロックインヒモードが有
効となっており、クロックインヒ設定レジスタ２２の内
容は“１”であるものとする。次に、ＮＡＮＤ回路２３
の出力に応じてＡＮＤ回路２４が制御されてデコード回
路３の出力（２ビット）が制限される。即ち、上記ＮＡ
ＮＤ回路２３から出力された値が“０”である場合に、
ＡＮＤ回路２４から出力されるデータは２ビット共に
“０”となる。図２中に示された例では、デコード回路
３から出力されるデータ波形（ｃ）の（Ｎ＋２）の部分
と（Ｎ＋７〜Ｎ＋８）の部分がインヒビットされる。

【００２４】ＡＮＤ回路２４から出力されたデータは、
Ｆ／Ｆ７ａ〜７ｄそれぞれに入力される。Ｆ／Ｆ７ａ〜
７ｄは、図２中（ｄ）〜（ｇ）に示されたリングカウン
タ５（第１の計数手段）からＦ／Ｆ７ａ〜７ｄ各々に出
力されるデータリタイミング用クロック（第１のタイミ
ング信号）の立ち上がりで、入力された２ビットのデー
タを取り込み、出力端から出力する。（ｈ′）〜
（ｋ′）に示された波形はＦ／Ｆ７ａ〜７ｄそれぞれの
出力波形（第１段出力データ）を示す。この波形
（ｈ′）〜（ｋ′）からわかるように、インヒビットさ
れた部分のデータは２ビット共に“０”である。

【００２５】Ｆ／Ｆ７ａ〜７ｄから出力される２ビット
のデータは、それぞれＦ／Ｆ８ａ〜８ｄ（第２の保持手
段）に入力され、リングカウンタ６（第２の計数手段）
において、モジュレーションクロックＴＭ（図２中
（ｌ）：第２の基本クロック）を分周して得られるデー
タリタイミング用クロック（図２中（ｍ）〜（ｐ）：第
２のタイミング信号）の立ち上がりで、Ｆ／Ｆ７ａ〜７
ｄそれぞれから出力される２ビットのデータを取り込
み、出力端から出力する。（ｑ′）〜（ｔ′）に示され
た波形はＦ／Ｆ８ａ〜８ｄの出力データの（第２段出力
データ）波形を示しており、この出力データがモジュレ
ーション回路９へ入力される。

【００２６】ところで、パタンメモリ１から出力される
パタンデータは、デコード回路３でデコードされるが、
前述したように、デコード回路３から出力される２ビッ
トのデータが共に“０”とならないようにデコードされ
る。即ち、ＮＡＮＤ回路２３の出力が“１”である場
合、モジュレーション回路９へ入力されるデータ（２ビ
ット）は共に“０”となることはない。従って、ＡＮＤ
回路２３が開状態である場合には、ＡＮＤ回路２３から
出力されたデータの内容に応じて、図４中のＳＲ型Ｆ／
Ｆ１７がセット又はリセットされ、１ビットのドライブ
信号が出力される。つまり、デコード回路３でデコード
されたパタンデータがモジュレーション回路９内でエン
コードされる。

【００２７】ＮＡＮＤ回路２３の出力が“０”である場
合、ＡＮＤ回路２４の出力は２ビット共に“０”とな
り、この２ビット共に“０”のデータがモジュレーショ
ン回路９に入力されることになる。この場合、図４中の
ＳＲ型Ｆ／Ｆ１７のＳ−入力端及びＲ−入力端へは共に
“０”が入力されるので、前回出力されたデータが保持
される。従って、図２中（ｙ）に示されるように、ＮＡ
ＮＤ回路２３の出力波形（ｘ）によりデコード回路３か
ら出力されるデータ波形（ｃ）のインヒビットされた部
分、即ち、（Ｎ＋２）、（Ｎ＋７〜Ｎ＋８）の部分それ
ぞれにはＳＲ型Ｆ／Ｆ１７に保持されているデータ、つ
まり（Ｎ＋１）及び（Ｎ＋６）のドライブ信号が出力さ
れる。

【００２８】尚、図１に示されたドライブ信号生成回路
を、コントロールメモリ２０を共通化して複数設け、各
ドライブ信号生成回路毎にクロックインヒ設定レジスタ
２２の内容を設定し、複数の試験デバイスに対して同時
に試験を行うようにしてもよい。

【００２９】

【発明の効果】以上説明したように、本発明のドライブ
信号生成回路によれば、第１の記憶手段と第２の記憶手
段とが対応し、第２の記憶手段に記憶された抑制信号に
より、第１の記憶手段に記憶されたパタンデータが抑制
されるので、抑制信号の内容によって任意の箇所でドラ
イブ信号を所定時間ホールドすることが可能となる効果
がある。

【００３０】またモード設定手段により、抑制信号を出
力するか否かを設定することができるので、抑制信号が
パタンデータを抑制するという内容であっても、モード
設定手段の設定を変更することでドライブ信号をホール
ドしないようにすることが可能であるという効果があ
る。

【００３１】更に、ドライブ信号生成回路が複数設けら
れている場合、第２の記憶手段を共通化し、モード設定
手段によりそれぞれのドライブ信号生成回路から出力さ
れるドライブ信号をホールドするか否かを設定するよう
にしているので、装置全体の構成が簡略化でき、且つ、
ドライブ信号生成回路各々により複数の試験デバイスに
異なった試験を同時に行うことが可能であるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施形態によるドライブ信号生成回
路の構成を示すブロック図である。

【図２】本発明の一実施形態によるドライブ信号生成回
路各部から出力される波形を示すタイミングチャートで
ある。

【図３】従来のドライブ信号生成回路の構成を示すブロ
ック図である。

【図４】モジュレーション回路９の内部構成を示すブロ
ック図である。

【図５】従来のドライブ信号生成回路各部から出力され
る波形を示すタイミングチャートである。

【符号の説明】

１ パタンメモリ（第１の記憶手段） ３ デコード回路（符号変換手段） ５ リングカウンタ（第１の計数手段） ６ リングカウンタ（第２の計数手段） ７ａ〜７ｄ フリップフロップ（第１の保持手段群） ８ａ〜８ｄ フリップフロップ（第２の保持手段群） ９ モジュレーション回路（出力選択手段） ２０ コントロールメモリ（第２の記憶手段） ２４ ＡＮＤ回路（演算手段） ２３ ＮＡＮＤ回路（モード設定手段） ２２ クロックインヒ設定レジスタ（モード設定
手段） Ｔ₀ 基本クロック（第１の基本クロック） ＴＭ モジュレーションクロック（第２の基本ク
ロック）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の基本クロックを分周し、少なくと
   も２つの出力端から第１のタイミング信号として順に出
   力する第１の計数手段と、 第２の基本クロックを分周し、少なくとも２つの出力端
   から第２のタイミング信号として順に出力する第２の計
   数手段と、 試験デバイスに印加するドライブ信号のパタンデータを
   記憶する第１の記憶手段と、 前記第１の記憶手段に対応し、前記ドライブ信号を出力
   するか否かを示す抑制信号を記憶する第２の記憶手段
   と、 前記パタンデータをデコードする符号変換手段と、 前記符号変換手段でデコードされたパタンデータと前記
   抑制信号とを演算して出力する演算手段と、 前記第１のタイミング信号に応じて、前記演算手段から
   入力されるデータを第１段出力データとして出力する第
   １の保持手段群と、 前記第２のタイミング信号に応じて、前記第１段出力デ
   ータを第２段出力データとして出力する第２の保持手段
   と、 前記第２の基本クロックに基づいて、前記第２段出力デ
   ータをドライブ信号として出力する出力選択手段とを具
   備することを特徴とするドライブ信号生成回路。
2. 【請求項２】 前記抑制信号を出力するか否かを設定す
   るモード設定手段を具備することを特徴とする請求項１
   記載のドライブ信号生成回路。
3. 【請求項３】 前記第２の記憶手段は前記ドライブ信号
   生成回路複数に対し、共通して設けられ、前記モード設
   定手段により前記抑制信号を出力するか否かを、前記ド
   ライブ信号生成回路毎に設定することを特徴とする請求
   項２記載のドライブ信号生成回路。