KR20020060609A - 파형 발생장치 - Google Patents

Abstract

입력 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 파형 발생수단; 입력 신호계열에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 입력 신호계열에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 입력 신호계열에 따라 차분 신호를 출력하는 메모리수단; 파형 발생수단으로부터의 파형 신호와 메모리수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 신호를 출력하는 가산수단; 및 파형 발생수단으로부터의 파형 신호 또는 가산수단으로부터의 파형 신호에서 어느 한쪽을 선택적으로 출력하는 선택 스위치 수단을 포함하는 파형 발생장치가 개시된다.

Description

파형 발생장치{Waveform Generator}

본 발명은 디지털 신호를 변조하는 변조장치에 있어서, 복수의 대역제한 특성에 따라 동작 가능한 이동통신 단말기에 설치되는 파형 발생장치에 관한 것이다.

최근, 통신과 방송은 디지털화가 진행되는 동안 디지털 변조기술은 보다 많은 정보를 정확하게 전송하는 것이 필요하다. 또한, LSI(Large Scale Integration)기술의 진보에 따라 복수의 칩에 구성된 기능들과 시스템들이 하나의 칩에 집적되는 경향에 있다. 이러한 배경 하에 이동통신 분야에 있어서, 단일 단말기에서 복수의 통신시스템을 지원하는 공용 단말기가 필요하다. 일반적으로 변조장치에 필요한 대역제한 필터의 특성은 각 통신 시스템의 규격에 따라 정해지고, 이러한 특성의 차이로 공용 단말기에서는 복수의 대역제한 특성을 가진 파형 발생장치를 설치하는 것이 필요하다.

디지털 신호를 대역 제한하여 전송하는 경우, 롤 오프(roll-off)필터는 대역제한 필터에 의해 발생된 디지털 신호(심볼간 간섭) 사이의 간섭을 방지하기 위해 사용된다. 여기서, 대역제한 특성의 차이를 가진 경우는 컷-오프(cut-off)특성을 결정하기 위한 롤 오프율이 다른 경우나, 나이퀴스트필터나 루트 나이퀴스트(route nyquist)필터와 같이 특성 함수 자체가 다른 경우다. 도 2A는 롤 오프율(α)이 0.5와 0.25의 나이퀴스트 필터의 임펄스 응답 파형(±3 심볼주기)을 나타낸다. 도 2B는 롤 오프율이 모두 0.5의 나이퀴스트 필터와 루트 나이퀴스트 필터의 임펄스 응답 파형(±3 심볼주기)을 나타낸다. 도 2A와 도 2B에서 이해되는 바와 같이, 롤 오프 필터는 임펄스 응답 파형의 중심진폭이 1과 0 주변에 심볼점으로 남는 성질을 가지고 있다. 이 성질은 입력 신호계열에 대해 심볼간 간섭을 억제하여 정확한 정보의 전송을 가능하게 한다. 도 3A와 도 3B는 도 2A와 도 2B에 나타낸 대역제한 특성을 이용하여 일련의 2진 신호(-1, -1, -1, -1, +1, +1, +1}의 합계 7심볼을 각각 대역 제한한 경우의 각 출력 파형과 출력 파형 사이의 진폭 값의 차분(차분 신호)을 나타낸다. 도 3A와 도 3B에서 이해되는 바와 같이, 어느 한쪽의 대역제한 특성에 의해 대역 제한된 출력 파형에 있어서도, 각 심볼점에서 입력된 심볼값의 진폭값 부근을 통과한다. 결과적으로, 대역제한 특성이 다소 차이가 있는 경우도, 차분 신호는 각 출력 파형의 진폭값 보다 훨씬 작다.

전술한 롤 오프 필터는 디지털 필터를 통해 실행 가능하다. 이와 같은 디지털 필터는 복수의 디지털 어드레스를 사용하며, 그 결과 회로의 규모가 커진다. 따라서, 작은 회로규모를 통해 디지털 필터를 실행하기 위한 수단은 ROM(Read-only Memory)을 이용한 구성이 일반적으로 사용된다.

ROM을 이용한 롤 오프 필터는 대역제한 특성에 따른 임펄스 응답과 입력 신호계열의 콘벌루션(convolution) 연산을 먼저 수행하고, 그 결과를 ROM에 저장한다. 롤 오프 필터는 입력 신호계열에 따라 ROM으로부터 데이터(콘벌루션 연산의 결과)를 읽고, 대역 제한한 데이터를 출력한다. 대역제한 특성에 따라 연산 결과를 ROM에 저장하며, 복수의 대역제한 특성을 가진 롤 오프 필터의 경우, 복수의 ROM을 구비해야만 한다.

도 9는 복수의 대역제한 특성에 따라 동작 가능한 종래의 파형 발생장치의 일 예를 나타낸 블록도이다. 도 9에서, 이 파형 발생장치는 제 1 대역제한 특성을 가진 파형 발생장치(92)와 제 2 대역제한 특성을 가진 파형 발생장치(93)를 구비한다. 제 1 대역제한 특성이 필요한 경우, 입력단자(91)로부터 입력된 일련의 신호는 선택 스위치(94)를 통해 파형 발생장치(92)로 공급된다. 이 파형 발생장치(92)로부터의 출력이 선택 스위치(95)와 출력단자(96)를 통해 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력한다. 제 2 대역제한 특성이 필요한 경우, 선택 스위치들(94, 95)이 절환된다. 입력단자(91)로부터 입력되는 일련의 신호는 선택 스위치(94)를 통해 파형 발생장치(93)로 공급된다. 파형 발생장치(93)로부터의 출력은 상기 선택 스위치(95)와 출력단자(96)를 통해 상기 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력한다.

도 10은 도 9에 나타낸 파형 발생장치의 상세한 구성예를 나타낸 블록도이다. 이 구성예는 제 1 대역제한 필터와 제 2 대역제한 필터 사이의 대역제한 특성, 연산시의 데이터 보간율 및 연산결과의 비트 정밀도에 대하여 나타낸다. 도 10에 있어서, 상기 파형 발생장치(92)는 카운터(101a), 어드레스 발생장치(102a), 제 1 대역제한 필터로서의 ROM(103a), D/A(디지털/아날로그)변환기(104a) 및 포스트 필터(105a)로 구성된다. 파형 발생장치(93)는 카운터(101b), 어드레스 발생장치(102b), 제 2 대역제한 필터로서의 ROM(103b) D/A(디지털/아날로그) 변환기(104b) 및 포스트 필터(105b)로 구성된다.

다음으로, 제 1 대역제한 특성이 필요한 경우에 대하여 설명한다. 입력단자(91)로 입력된 심볼주기 T의 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1(1/T의 주파수)에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)로부터 출력이 선택 스위치(94)를 통해 공급되고, 제 1 대역제한 특성에서의 데이터 보간율에 상응한 클록신호 CLK2(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(101a)로부터 출력이 공급된다. 어드레스 발생장치(102a)에서는, 어드레스 데이터가 시프트 레지스터(100)로부터의 출력과 카운터(101a)로부터의 출력에 따라 발생되고, 결과 어드레스 데이터는 ROM(103a)에 공급된다. 상기 ROM(103a)에서는 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트(n의 자연수)의 디지털 데이터로 출력된다. 따라서, ROM(103a)에 파형 데이터(2의n승)를 저장하는 것이 필요하다. n-비트의 분해능을 가진 D/A 변환기(104a)는 ROM(103a)으로부터의 디지털 데이터와 클록신호 CLK2가 공급된다. 이 D/A 변환기(104a)에서는, ROM(103a)으로부터 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호는 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서는, 에일리어싱(aliasing)노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호는 선택 스위치(95)와 출력단자(96)를 통해 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우에, 선택 스위치들(94, 95)이 절환된다. 어드레스 발생장치(102a)는 시프트 레지스터(100)로부터의 출력이 선택 스위치(94)를 통해 공급되고, 제 2 대역제한 특성의 데이터 보간율에 따라 클록신호 CLK3(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(101b)로부터의 출력이 공급된다. 어드레스 발생장치(102b)에서는, 어드레스 데이터가 시프트 레지스터(100)로부터의 출력과 카운터(101b)로부터의 출력에 따라 발생되고, ROM(103b)에 공급된다. ROM(103b)에서는 공급된 어드레스 데이터에따라 미리 저장된 파형 데이터를 읽고, m-비트 디지털 데이터(m은 자연수)로 출력된다. 따라서, ROM(103b)에 파형 데이터(2의m승)를 저장하는 것이 필요하다. m-비트의 분해능을 가진 D/A 변환기(104b)에는 ROM(103b)으로부터의 디지털 데이터와 클록신호 CLK3이 공급된다. D/A 컨버터에서는, ROM(103b)에서 공급된 디지털 데이터가 클록신호 CLK3의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호가 포스트 필터(105b)에 공급된다. 포스트 필터(105b)에서는, 에일리어싱 노이즈가 공급된 아날로그 신호에서 제거되고, 결과 신호가 선택 스위치(95)와 출력 단자(96)를 통해 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

도 11은 도 9에 나타낸 파형 발생장치의 상세한 구성예의 다른 블록도이다. 이 구성예는 제 1 대역제한 필터와 제 2 대역제한 필터 사이의 연산동작시 데이터 보간율과 연산결과의 비트 정밀도가 같다는 것에 관한 것이다. 도 11에 있어서, 파형 발생장치(92)는 카운터(101a), 어드레스 발생장치(102a), 제 1 대역제한 필터로서의 ROM(103a), D/A 변환기(104a) 및 포스트 필터(105a)로 구성된다. 파형 발생장치(93)는 카운터(101a), 어드레스 발생장치(102a), 제 2 대역 제한필터로서의 ROM(103b), D/A 변환기(104a) 및 포스트 필터(105a)로 구성된다. 즉 카운터(101a), 어드레스 발생장치(102a), D/A 변환기(104a) 및 포스트 필터(105a)는 파형 발생장치들(92, 93)의 공통요소이다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 입력단자(91)로부터 입력되는 심볼 주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1(1/T의 주파수)에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 선택 스위치(94)를 통해 시프트 레지스터(100)부터의 출력과 데이터 보간율에 상응한 클록신호 CLK2(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(101a)로부터의 출력이 공급된다. 어드레스 발생장치(102a)에서는, 시프트 레지스터(100)로부터의 출력과 카운터(101a)로부터의 출력에 따라 어드레스 데이터가 발생되고, 선택 스위치(94)를 통해 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 ROM에 저장된 파형 데이터를 읽고, n-비트 디지털 데이터(n은 자연수)로 출력한다. n-비트의 분해능을 가진 D/A 변환기(104a)에는 ROM(103a)으로부터의 디지털 데이터가 상기 스위치(95)를 통해 공급되고, 함께 클록신호 CLK2가 공급된다. D/A 변환기(104a)에서는, ROM(103a)으로부터 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호는 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서는 에일리어싱 노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호는 출력단자(96)를 통해 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 선택 스위치(94)와 선택 스위치(95)는 절환된다. 어드레스 발생장치(102a)로부터의 어드레스 데이터가 선택 스위치(94)를 통해 ROM(103b)에 공급된다. ROM(103b)에서는, 상기 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터로 출력한다. D/A 변환기(104b)에는, ROM(103b)으로부터 디지털 데이터가 선택 스위치(95)를 통해 공급되고, 동시에 클록신호 CLK2가 공급된다. D/A 변환기(104b)에서는, ROM(103b)에서 공급된 디지털 데이터가 클록신호CLK2의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호는 포스트 필터(105b)에 공급된다. 포스트 필터(105b)에서는, 에일리어싱 노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호는 출력단자(96)를 통해 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

상기한 바와 같이, 제 1 대역제한 필터와 제 2 대역제한 필터 사이에서 연산동작시 데이터 보간율, 연산결과의 비트 정밀도 등, 대역제한 특성이 동일한 경우, 도 11에 나타낸 구성을 채용하는 것이 도 10에 나타낸 회로와 비교하여 회로의 규모를 조금 감소시키는 것이 가능하다. 그러나, 2개의 대역제한 필터를 설치하는 것이 필요하다. 이러한 대역제한 필터들을 ROM을 통해 실현할 경우, 회로규모를 충분히 감소시키는 것이 불가능하다.

도 1 은 본 발명의 제 1 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도.

도 2 는 롤-오프 필터의 임펄스 응답을 나타낸 파형도.

도 3 은 입력 신호계열에 대한 롤-오프 필터의 출력을 나타낸 파형도.

도 4 는 본 발명의 제 2 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도.

도 5 는 본 발명의 제 3 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도.

도 6 은 본 발명의 제 4 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도.

도 7 은 본 발명의 제 5 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도.

도 8 은 본 발명의 제 6 실시예에 따른 직교변조를 위한 파형 발생장치의 구성을 나타낸 블록도.

도 9 는 종래의 파형 발생 장치의 일 예를 나타낸 블록도.

도 10 은 도 9에 나타낸 파형 발생장치의 상세한 구성을 나타낸 블록도.

도 11 은 도 9에 나타낸 파형 발생장치의 다른 상세한 구성을 나타낸 블록도.

(도면의 주요 부분에 대한 부호의 설명)

1, 1a, 1b : 메모리

2, 2a, 2b, 7, 7a, 7b : 파형 발생장치

5, 5a, 5b, 72, 73 : 선택 스위치

6, 6a, 6b : 가산기

40, 62 : ROM

41, 71 : 디지털 가산기

50, 104a, 104b : D/A 변환기

51 : 아날로그 가산기

61, 102a, 102b : 어드레스 발생장치

63, 105a : 포스트 필터

70 : 보간 필터

80 : 직렬/병렬 변환장치

81 : 매핑장치

본 발명은 이와 같은 종래 기술의 문제점을 감안하여 제안되었으며, 복수의 대역제한 특성에 따라 동작 가능한 회로규모가 작은 파형 발생장치를 제공하는 것을 목적으로 한다.

전술한 목적을 달성하기 위하여, 제 1 측면에 따른 본 발명의 파형 발생장치는 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치에서, 입력 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 파형 발생수단; 입력 신호계열에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 입력 신호계열에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 입력 신호계열에 따라 차분 신호를 출력하는 메모리수단; 파형 발생수단으로부터의 파형 신호와 메모리수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 신호를 출력하는 가산수단; 및 파형 발생수단으로부터의 파형 신호 또는 가산수단으로부터의 파형 신호에서 어느 한쪽을 선택적으로 출력하는 선택 스위치수단을 포함하는 것을 특징으로 한다.

제 2 측면에 따른 본 발명의 파형 발생장치는 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치에서, 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터를 미리 저장하고, 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 파형 데이터를 출력하는 제 1 메모리수단; 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터 사이의 차분 데이터를 미리 저장하고, 상기 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 차분 데이터를 출력하는 제 2 메모리수단; 제 1 메모리수단으로부터의 파형 데이터와 제 2 메모리수단으로부터의 차분 데이터를 더하고, 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터를 출력하는 디지털 가산수단; 제 1 메모리수단으로부터의 파형 데이터 또는 디지털 가산수단으로부터의 파형 데이터에서 어느 한쪽을 아날로그 신호로 변환하는 D/A 변환수단; 및 D/A 변환수단에서 출력된 아날로그 신호로부터 에일리어싱 노이즈를 제거하고, 결과 신호를 출력하는 필터수단을 포함하는 것을특징으로 한다.

제 3 측면에 따른 본 발명의 파형 발생장치는 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치에서, 입력 신호계열에 따라 어드레스 데이터를 발생하는 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터를 미리 저장하고, 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 파형 데이터를 출력하는 제 1 메모리수단; 제 1 메모리수단으로부터의 파형 데이터를 아날로그 신호로 변환하는 제 1 D/A 변환수단; 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터 사이의 차분 신호를 미리 저장하고, 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 차분 데이터를 출력하는 제 2 메모리수단; 제 2 메모리수단으로부터의 차분 데이터를 아날로그 신호로 변환하는 제 2 D/A 변환수단; 제 1 D/A 변환수단으로부터의 파형 데이터에 기초한 아날로그 신호와 제 2 D/A 변환수단으로부터의 차분 데이터에 기초한 아날로그 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 데이터에 상응한 아날로그 신호를 출력하는 아날로그 가산수단; 및 제 1 D/A 변환수단으로부터의 아날로그 신호 출력 또는 아날로그 가산수단으로부터의 아날로그 신호의 어느 한쪽에서 에일리어싱 노이즈를 제거하고, 결과 신호를 출력하는 필터수단을 포함하는 것을 특징으로 한다.

제 4 측면에 따른 본 발명의 파형 발생장치는 복수의 대역제한 특성에 따라동작 가능한 파형 발생장치에서, 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터가 제 1 데이터 보간율로 미리 저장되고, 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 파형 데이터를 출력하는 제 1 메모리수단; 제 1 메모리수단으로부터의 파형 데이터를 제 1 데이터 보간율에 따라 제 1 클록주기의 아날로그 신호로 변환하는 제 1 D/A 변환수단; 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터 사이의 차분 데이터를 제 2 데이터 보간율로 미리 저장하고, 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 차분 데이터를 출력하는 제 2 메모리수단; 제 2 메모리수단으로부터의 차분 데이터를 제 2 데이터 보간율에 따라 제 1 클록주기의 아날로그 신호로 변환하는 제 2 D/A 변환수단; 제 1 D/A 변환수단으로부터의 파형 데이터에 기초한 아날로그 신호와 제 2 D/A 변환수단으로부터의 차분 데이터에 기초한 아날로그 신호를 더하고, 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터에 상응한 아날로그 신호를 출력하는 아날로그 가산수단; 제 1 D/A 변환수단으로부터 출력된 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 1 필터수단; 아날로그 가산수단으로부터 출력된 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 2 필터수단; 및 제 1 필터 수단으로부터의 신호 또는 제 2 필터수단으로부터의 신호에서 어느 한쪽을 선택적으로 출력하는 선택 스위치수단을 포함하는 것을 특징으로 한다.

제 5 측면에 따른 본 발명의 파형 발생장치는 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치에서, 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터를 제 1 데이터 보간율로 미리 저장하고, 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 파형 데이터를 출력하는 제 1 메모리수단; 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단; 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터와 제 2 대역 제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터 사이의 차분 데이터를 제 2 데이터 보간율로 미리 저장하고, 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 차분 데이터를 출력하는 제 2 메모리수단; 제 1 메모리수단으로부터의 파형 데이터 출력에 대하여 제 1 데이터 보간율로 변환하는 보간 필터수단; 보간 필터수단에서 데이터 보간율로 변환된 파형 데이터와 제 2 메모리수단으로부터의 차분 데이터를 더하고, 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터를 출력하는 디지털 가산수단; 제 1 메모리수단으로부터의 파형 데이터 또는 디지털 가산수단으로부터의 파형 데이터에서 어느 한쪽을 데이터 보간율에 따른 클록신호 주기의 아날로그 신호로 변환하는 D/A 변환수단; D/A 변환수단으로부터 출력된 아날로그 신호가 제 1 데이터 보간율의 데이터에 기초한 경우, 그 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 1 필터수단; D/A 변환수단으로부터 출력된 아날로그 신호가 상기 제 2 데이터 보간율의 데이터에 기초한 경우, 그 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 2 필터수단; 및 제 1 필터수단으로부터의 신호 또는 제 2 필터수단으로부터의 신호에서 어느 한쪽을 선택적으로 출력하는 선택 스위치수단을 포함하는 것을 특징으로 한다.

제 6 측면에 따른 본 발명의 파형 발생장치는 복수의 대여제한 특성에 따라 동작 가능한 직교변조용 파형 발생장치에서, 직렬 전송 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환수단; 직렬/병렬 변환수단으로부터의 병렬 데이터를 진폭위상정보로 변환하여, 정보를 I-채널 심볼데이터와 Q-채널 심볼데이터로 출력하는 매핑수단; 매핑수단에서의 I-채널 심볼데이터에 따라 제 1 대역 제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 제 1 파형 발생수단; I-채널 심볼데이터에 대한 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 심볼데이터에 대한 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 심볼데이터에 따라 차분 신호를 출력하는 제 1 메모리수단; 제 1 파형 발생수단으로부터의 파형 신호와 제 1 메모리수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호를 출력하는 제 1 가산수단; 제 1 파형 발생수단으로부터의 파형 신호 또는 제 1 가산수단으로부터의 파형 신호의 어느 한쪽을 선택적으로 출력하는 제 1 선택 스위치수단; 매핑수단으로부터의 I-채널 심볼데이터에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 제 2 파형 발생수단; Q-채널 심볼데이터에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 상기 심볼데이터에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 심볼데이터에 따라 차분 신호를 출력하는 제 2 메모리 수단; 제 2 파형 발생수단으로부터의 파형 신호와 제 2 메모리 수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호를 출력하는 제 2 가산수단; 및 제 2 파형 발생수단으로부터의 파형 신호 또는 제 2 가산수단으로부터의 파형 신호의 어느 한쪽을 선택적으로 출력하는 제 2 선택 스위치수단을 포함하는 것을 특징으로 한다.

(제 1 실시예)

도 1은 본 발명의 제 1 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도이다. 도 1에서 입력 신호계열이 입력된 입력단자(91)는 제 1 대역제한 특성을 가진 파형 발생장치(2)에 접속되고, 스위치(3)를 통해 메모리(1)에 접속되어 있다. 파형 발생장치(2)는 공급된 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형을 발생시킨다. 공급된 신호계열에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 신호계열에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호가 연산 동작을 통해 구해지고, 결과 차분 신호가 메모리(1)에 저장된다. 파형 발생장치(2)는 선택 스위치(5)의 일측 선택 단자에 접속되고, 스위치(4)를 통해 가산기(6)에 접속된다. 메모리(1)는 가산기(6)에 접속되어 있다. 가산기(6)는 선택 스위치(5)의 타측 선택 단자에 접속되어 있다. 선택 스위치(5)의 출력 단자는 출력단자(96)에 접속되어 있다. 파형 발생장치(2), 메모리(1), 스위치(4) 및 가산기(6)에 의해 제 2 대역제한 특성을 가진 파형 발생장치(7)가 구성된다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 입력단자(91)로부터 입력된 신호계열은 파형 발생장치(2)로 공급된다. 파형발생장치(2)에서는 공급된 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하고, 스위치(5)를 통해 출력단자(96)에서 출력한다. 이 스위치(3, 4)는 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 스위치(3, 4)는 닫힌다. 도 1의 선택 스위치(5)가 하부의 선택 단자로 절환된다. 입력단자(91)에서 입력된 신호계열은 파형 발생장치(2)에 공급되고, 스위치(3)를 통해 메모리(1)에 공급된다. 파형 발생장치(2)는 공급된 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하고, 스위치(4)를 통해 가산기(6)로 신호를 공급한다. 메모리(1)에서는 공급된 신호계열에 따라 미리 저장된 차분 신호(제 1 대역제한 특성을 이용하여 대역 제한된 신호와 제 2 대역제한 특성을 이용하여 대역 제한된 신호 사이의 차분 신호)를 읽고, 이 차분 신호가 가산기(6)에 공급된다. 가산기(6)는 파형 발생장치(2)로부터의 파형 신호와 메모리(1)로부터의 차분 신호를 더하고, 그 결과를 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호로 선택 스위치(5)를 통해 출력단자(96)로 출력한다.

본 실시예의 파형 발생장치에 따라, 도 3을 참조하여 설명하면, 차분 신호는 대역 제한된 출력 파형의 진폭값 보다 훨씬 작다. 제 2 대역제한 특성에 상응한 파형 신호를 저장한 경우와 비교하여 메모리(1)의 용량을 크게 감소시킬 수 있으며, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

(제 2 실시예)

도 4는 본 발명의 제 2 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도이다. 도 4에서 심볼주기 T를 가진 신호계열이 입력되는 입력단자(91)는 시프트 레지스터(100)에 접속되어 있다. 시프트 레지스터(100)는 심볼주기 T를 가진 신호계열을 클록신호 CLK1(1/T의 주파수)에 따라 순차적으로 시프트한다. 이 시프트 레지스터(100)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3a)를 통해 어드레스 발생장치(102b)에 접속되어 있다. 제 1 및 제 2 대역제한 특성에서의 데이터 보간율에 상응한 클록신호 CLK2(CLK의 자연수배 주파수)를 카운팅하는 카운터(101a)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3b)를 통해 어드레스 발생장치(102b)에 접속되어 있다. 어드레스 발생장치들(102a, 102b)은 시프트 레지스터(100)의 출력과 카운터(101a)의 출력에 따라 각각 어드레스 데이터를 발생시킨다. 어드레스 발생장치(102a)는 제 1 대역제한 특성을 가진 제 1 대역 제한필터로서의 ROM(103a)에 접속되어 있다. ROM(103a)에는 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터가 n-비트(n은 자연수)의 정밀도로 저장되어 있다. 이 ROM(103a)은 스위치(5)의 일측 선택단자에 접속되어 있고, 스위치(4)를 통해 디지털 가산기(41)에 접속되어 있다. 어드레스 발생장치(102b)는 ROM(40)에 접속되어 있다. ROM(40)에는 제 1 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 차분 데이터와 제 2 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터가 k-비트(n은 자연수이고, k<<n)의 정밀도로 저장되어 있다. 이 ROM(40)은 디지털 가산기(41)에 접속되어 있다. 디지털 가산기(41)는 선택 스위치(5)의 타측 선택단자에 접속되어 있다. 선택 스위치(5)의 출력단자는 공급된디지털 데이터를 클록신호 CLK2의 주기에서 아날로그 신호로 변환하기 위한 D/A 변환기(104a)에 접속되어 있다. D/A 변환기(104a)는 에일리어싱 노이즈를 제거하기 위한 포스트 필터(105a)에 접속되어 있다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 어드레스 발생장치(102b), ROM(40) 및 디지털 가산기(41)는 동작하지 않는다. 입력단자(91)로부터 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에서는 시프트 레지스터(100)로부터 출력이 공급되고, 클록신호 CLK2를 카운팅하기 위한 카운터(101a)로부터 출력이 공급된다. 어드레스 발생장치(102a)에서는 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 어드레스 데이터가 발생되고, 결과 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터를 출력한다. 디지털 데이터는 선택 스위치(5)를 통해 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 아날로그 신호는 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서는 에일리어싱 노이즈가 공급된 아날로그 신호에서 제거되고, 결과 신호가 출력단자(96)를 통해 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다. 스위치들(3a, 3b 및 4)은 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이경우, 스위치들(3a, 3b 및 4)은 닫혀있다. 도 4의 선택 스위치(5)는 하단부의 선택단자로 절환된다. 입력단자(91)에서 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력이 공급되고, 클록신호 CLK2를 카운팅하기 위한 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 어드레스 데이터가 발생되고, 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터를 출력한다. 디지털 데이터는 디지털 가산기(41)에 공급된다. 어드레스 발생장치(102b)에는 시프트 레지스터(100)에서의 출력이 스위치(3a)를 통해 공급되고, 카운터(101a)에서의 출력이 스위치(3b)를 통해 공급된다. 어드레스 발생장치(102b)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 발생되고, 어드레스 데이터가 ROM(40)에 공급된다. ROM(40)에서, 공급된 어드레스 데이터에 따라 미리 저장된 차분 데이터를 읽고, k-비트 디지털 데이터로 출력한다. 디지털 데이터는 디지털 가산기(41)에 공급된다. 이 디지털 가산기(41)는 ROM(103a)으로부터의 파형 데이터와 ROM(40)으로부터의 차분 데이터를 더하고, 가산 결과를 선택 스위치(5)를 통해 D/A 변환기(104a)에 공급한다. D/A 변환기(104a)에서는 공급된 가산결과(디지털 데이터)가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 포스트 필터(105b)에 공급된다. 포스트 필터(105b)에서는 에일리어싱 노이즈가 공급된 아날로그 신호에서 제거되고, 이 결과 신호를 출력단자(96)를 통해 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력한다.

본 실시예의 파형 발생장치에 의하면, 차분 데이터는 ROM(40)에 저장된다. 제 2 대역제한 특성에 상응한 파형 데이터를 저장하는 경우와 비교하여 ROM(40)의 용량을 크게 감소시키는 것이 가능하고, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

(제 3 실시예)

도 5는 본 발명의 제 3 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도이다. 도 5에서, 심볼주기 T를 가진 신호계열이 입력되는 입력단자(91)가 시프트 레지스터(100)에 접속되어 있다. 시프트 레지스터(100)는 심볼주기 T를 가진 신호계열을 클록신호 CLK1(1/T의 주파수)에 따라 순차적으로 시프트한다. 이 시프트 레지스터(100)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3a)를 통해 어드레스 발생장치(102b)에 접속되어 있다. 제 1 및 제 2 대역제한 특성에서의 데이터 보간율에 따라 클록신호 CLK2(CLK1의 자연수배 주파수)를 카운팅하는 카운터(101a)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3b)를 통해 어드레스 발생장치(102b)에 접속되어 있다. 어드레스 발생장치들(102a, 102b)은 시프트 레지스터(100)의 출력과 카운터(101a)의 출력에 따라 각각 어드레스 데이터가 발생된다. 어드레스 발생장치(102a)는 제 1 대역제한 특성을 가진 제 1 대역제한 필터로서의 ROM(103a)에 접속되어 있다. ROM(103a)에는 제 1 대역제한 특성을 이용하여 대역 제한결과를 나타낸 파형 데이터가 n-비트(n은 자연수)의 정밀도로 저장되어있다. 이 ROM(103a)은 공급된 디지털 데이터를 클록신호 CLK2의 주기에서 아날로그 신호로 변환하기 위한 D/A 변환기(104a)에 접속되어 있다. D/A 변환기(104a)는 선택 스위치(5)의 일측 선택단자에 접속되어 있고, 스위치(4)를 통해 아날로그 가산기(51)에 접속되어 있다. 어드레스 발생장치(102b)는 ROM(40)에 접속되어 있다. ROM(40)에는 제 1 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한된 결과를 나타내는 파형 데이터 사이의 차분 데이터가 k-비트(n은 자연수이고, k<<n)정밀도로 저장되어 있다. ROM(40)은 공급된 디지털 데이터를 클록신호 CLK2의 주기에서 아날로그 신호로 변환하기 위한 D/A 변환기(50)에 접속되어 있다. D/A 변환기(50)는 아날로그 가산기(51)에 접속되어 있다. 아날로그 가산기(51)는 선택 스위치(5)의 타측 선택단자에 접속되어 있다. 선택 스위치(5)의 출력단자는 에일리어싱 노이즈를 제거하기 위한 포스트 필터(105a)에 접속되어 있다. 포스트 필터(105a)는 출력단자(96)에 접속되어 있다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 어드레스 발생장치(102b), ROM(40), D/A 변환기(50) 및 아날로그 가산기(51)는 동작하지 않는다. 입력단자(91)로부터 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력이 공급되고, 클록신호 CLK2를 카운팅하기 위한 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)로부터의 출력과 카운터(101a)로부터의 출력에 따라 발생되고, 이 어드레스 데이터는 ROM(103a)에공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트의 디지털 데이터로 출력한다. 디지털 데이터는 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 선택 스위치(5)를 통해 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서, 에일리어싱 노이즈는 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력단자(96)에서 출력된다. 스위치들(3a, 3b 및 4)은 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 스위치들(3a, 3b 및 4)은 닫혀있다. 도 5의 선택 스위치(5)는 하단부의 선택단자로 절환되어 있다. 입력단자(91)로부터 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력과 클록신호 CLK2를 카운팅하는 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 발생되고, 이 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터로 출력된다. 디지털 데이터는 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 스위치(4)를 통해 아날로그 가산기(51)에 공급된다. 어드레스 발생장치(102b)에는 시프트 레지스터(100)에서의 출력이스위치(3a)를 통해 공급되고, 카운터(101a)에서의 출력이 스위치(3b)를 통해 공급된다. 어드레스 발생장치(102b)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 발생되고, 이 어드레스 데이터는 ROM(40)에 공급된다. ROM(40)에서는 공급된 어드레스 데이터에 따라 미리 저장된 차분 데이터를 읽고, k-비트의 디지털 데이터로 출력된다. 이 디지털 데이터는 D/A 변환기(50)에 공급된다. D/A 변환기(50)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 아날로그 가산기(51)에 공급된다. 아날로그 가산기(51)는 D/A 변환기(104a)로부터의 파형 데이터에 기초한 아날로그 신호와 D/A 변환기(50)로부터의 차분 데이터에 기초한 아날로그 신호를 더하고, 이 결과 신호를 포스트 필터(105a)에 공급한다. 포스트 필터(105a)에서는 에일리어싱 노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호는 출력단자(96)에서 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

본 실시예의 파형 발생장치에 의하면, 차분 데이터는 ROM(40)에 저장된다. 제 2 대역제한 특성에 상응하여 파형 데이터가 저장된 경우와 비교하여 ROM(40)의 용량을 크게 감소시킬 수 있으며, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

본 실시예의 파형 발생장치에 의하면, ROM(103a)으로부터의 파형 데이터와 ROM(40)으로부터의 차분 데이터는 데이터를 더하기 전에 아날로그 신호로 각각 변환된다. ROM(40)에 저장된 차분 데이터의 비트 정밀도와 D/A 변환기(50)의 분해능을 조정하는 것이 가능하다. 따라서, 제 2 대역제한 특성을 가진 파형 발생장치를 독립적으로 설치하는 경우와 비교하여 D/A 변환기(50)의 분해능을 감소시킬 수 있으며, 회로규모를 감소시킬 수 있다.

(제 4 실시예)

도 6은 본 발명의 제 4 실시예에 따른 파형 발생 장치의 구성을 나타낸 블록도이다. 도 6에서, 심볼주기 T를 가진 신호계열이 입력되는 입력단자(91)는 시프트 레지스터(100)에 접속되어 있다. 시프트 레지스터(100)는 클록신호 CLK1(1/T의 주파수)에 따라 심볼주기 T를 가진 신호계열을 순차적으로 시프트 시킨다. 이 시프트 레지스터(100)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3)를 통해 어드레스 발생장치(61)에 접속되어 있다. 제 1 대역제한 특성에서의 데이터 보간율에 상응한 클록신호 CLK2(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(101a)는 어드레스 발생장치(102a)에 접속되어 있다. 어드레스 발생장치(102a)는 시프트 레지스터(100)의 출력과 카운터(101a)의 출력에 따라 어드레스 데이터를 각각 발생시킨다. 어드레스 발생장치(102a)는 제 1 대역제한 특성을 가진 제 1 대역제한 필터로서의 ROM(103a)에 접속되어 있다. ROM(103a)에는 제 1 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터가 n-비트(n은 자연수)의 정밀도로 클록신호 CLK2에 상응한 데이터 보간율로 저장된다. 이 ROM(103a)은 공급된 디지털 데이터를 클록신호 CLK2의 주기에서 아날로그 신호로 변환하는 D/A 변환기(104a)에 접속되어 있다. D/A 변환기(104a)는 에일리어싱 노이즈를 제거하는 포스트 필터(105a)에 접속되어 있고, 스위치(4)를 통해 아날로그 가산기(51)에 접속되어있다. 포스트 필터(105a)는 선택 스위치(5)의 일측 선택단자에 접속되어 있다. 제 2 대역제한 특성에서의 데이터 보간율에 상응한 클로신호 CLK3을 카운팅하는 카운터(60)가 어드레스 발생장치(61)에 접속되어 있다. 이 어드레스 발생장치(61)는 시프트 레지스터(100)의 출력과 카운터(60)의 출력에 따라 어드레스 데이터를 발생시킨다. 이 어드레스 발생장치(61)는 ROM(62)에 접속되어 있다. ROM(62)에는 제 1 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터와 제 2 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터 사이의 차분 데이터가 k-비트(n은 자연수이고, k<<n)의 정밀도로 클록신호 CLK3에 상응한 데이터 보간율로 저장되어 있다. D/A 변환기(50)는 아날로그 가산기(51)에 접속되어 있다. 이 아날로그 가산기(51)는 에일리어싱 노이즈를 제거하는 포스트 필터(63)에 접속되어 있다. 포스트 필터(63)는 선택 스위치(5)의 타측 선택단자에 접속되어 있다. 선택스위치(5)의 출력단자는 출력단자(96)에 접속되어 있다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 카운터(60), 어드레스 발생장치(61), ROM(62), D/A 변환기(50), 아날로그 가산기(51) 및 포스트 필터(63)는 동작하지 않는다. 입력단자(91)에서 입력된 심볼주기 T를 가진 신호계열이 시프트 레지스터(100)에 공급되어, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력과 클록신호 CLK2를 카운팅하는 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)로부터의 출력과 카운터(101a)로부터의 출력에 따라 발생되고, 이 어드레스 데이터는 ROM(103a)에공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트의 디지털 데이터로 출력한다. 디지털 데이터는 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서, 에일리어싱 노이즈는 공급된 아날로그 신호로부터 제거되고, 이 결과 신호가 선택스위치(5)를 통해 출력단자(96)에서 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다. 스위치(3, 4)는 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 스위치들(3, 4)은 닫혀있다. 도 6에서 선택 스위치(5)는 하단부의 선택단자로 선택되어 있다. 입력단자(91)로부터 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력과 클록신호 CLK2를 카운팅하는 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 발생되고, 이 결과 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터로 출력된다. 디지털 데이터는 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 스위치(4)를 통해 아날로그 가산기(51)에 공급된다. 어드레스 발생장치(61)에는 시프트 레지스터(100)로부터의 출력이 스위치(3)를 통해 공급되고 클록신호 CLK3을 카운팅하는 카운터(60)에서의 출력이 공급된다.

어드레스 발생장치(61)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(60)에서의 출력에 따라 발생되고, 결과 어드레스 데이터는 ROM(62)에 공급된다. ROM(62)에서는 공급된 어드레스 데이터에 따라 미리 저장된 차분 데이터를 읽고, k-비트의 디지털 데이터로 출력된다. 이 디지털 데이터는 D/A 변환기(50)에 공급된다. D/A 변환기(50)에서는 공급된 디지털 데이터가 클록신호 CLK3의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호는 아날로그 가산기(51)에 공급된다. 아날로그 가산기(51)는 D/A 변환기(104a)로부터의 파형 데이터에 기초한 아날로그 신호와 D/A 변환기(50)로부터의 차분 데이터에 기초한 아날로그 신호를 더하고, 더하기 결과를 포스트 필터(63)에 공급한다. 포스트 필터(63)에서는 공급된 아날로그 신호로부터 에일리어싱 노이즈가 제거되고, 이 결과 신호는 선택 스위치(5)를 통해 출력단자(96)에서 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

본 실시예의 파형 발생장치에 의하면, 차분 데이터는 ROM(62)에 저장된다. 제 2 대역제한 특성에 상응하여 파형 데이터가 저장된 경우와 비교하여 ROM(62)의 용량을 크게 감소시킬 수 있으며, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

본 실시예의 파형 발생장치에 의하면, ROM(103a)으로부터의 파형 데이터와ROM(62)으로부터의 차분 데이터는 데이터를 더하기 전에 아날로그 신호로 각각 변환된다. ROM(62)에 저장된 차분 데이터의 비트 정밀도와 데이터 보간율, D/A 변환기(50)의 분해능과 입력신호를 조정하는 것이 가능하다. 따라서, 제 2 대역제한 특성을 가진 파형 발생장치를 독립적으로 설치하는 경우와 비교하여 D/A 변환기(50)의 분해능을 감소시킬 수 있으며, 회로규모를 감소시킬 수 있다.

(제 5 실시예)

도 7은 본 발명의 제 5 실시예에 따른 파형 발생장치의 구성을 나타낸 블록도이다. 도 7에서, 심볼주기 T를 가진 신호계열이 입력되는 입력단자(91)는 시프트 레지스터(100)에 접속되어 있다. 시프트 레지스터(100)는 클록신호 CLK1(1/T의 주파수)에 따라 심볼주기 T를 가진 신호계열을 순차적으로 시프트 시킨다. 이 시프트 레지스터(100)는 어드레스 발생장치(102a)에 접속되어 있고, 스위치(3)를 통해 어드레스 발생장치(61)에 접속되어 있다. 제 1 대역제한 특성에서의 데이터 보간율에 상응한 클록신호 CLK2(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(101a)는 어드레스 발생장치(102a)에 접속되어 있다. 어드레스 발생장치(102a)는 시프트 레지스터(100)의 출력과 카운터(101a)의 출력에 따라 어드레스 데이터를 각각 발생시킨다. 어드레스 발생장치(102a)는 제 1 대역제한 특성을 가진 제 1 대역제한 필터로서의 ROM(103a)에 접속되어 있다. ROM(103a)에는 제 1 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터가 n-비트(n은 자연수)의 정밀도로 클록신호 CLK2에 상응한 데이터 보간율로 저장된다. ROM(103a)은 선택 스위치(72)의 일측 선택단자에 접속되어 있고, 스위치(4)를 통해 보간필터(70)에 접속되어 있다. 보간필터(70)는 ROM(103a)에서 출력된 파형 데이터에 대하여 클록신호 CLK2에 상응한 데이터 보간율을 클록신호 CLK3에 상응한 데이터 보간율로 변환한다. 보간 필터(70)는 디지털 가산기(71)에 접속되어 있다. 제 2 대역제한 특성에서의 데이터 보간율에 상응한 클록신호 CLK3(CLK1의 자연수배의 주파수)를 카운팅하는 카운터(60)는 어드레스 발생장치(61)에 접속되어 있다. 이 어드레스 발생장치(61)는 시프트 레지스터(100)의 출력과 카운터(60)의 출력에 따라 어드레스 데이터를 발생시킨다. 이 어드레스 발생장치(61)는 ROM(62)에 접속되어 있다. ROM(62)에는 제 1 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터와 제 2 대역제한 특성을 이용하여 대역 제한의 결과를 나타낸 파형 데이터 사이의 차분 데이터가 k-비트(n은 자연수이고, k<<n)의 정밀도로 클록신호 CLK3에 상응한 데이터 보간율로 저장되어 있다. ROM(62)은 디지털 가산기(71)에 접속되어 있다. 디지털 가산기(71)는 선택 스위치(72)의 타측 선택단자에 접속되어 있다. 선택 스위치(72)의 선택단자는 D/A 변환기(104a)에 접속되어 있다. D/A 변환기(104a)에는 D/A 변환기(104a)에 클록신호 CLK2 또는 클록신호 CLK3의 어느 한쪽을 공급하는 선택 스위치(73)가 접속되어 있다. D/A 변환기(104a)는 공급된 데이터를 선택 스위치(73)로부터의 클록신호의 주기에 아날로그 신호로 변환한다. D/A 변환기(104a)는 클록신호 CLK2에 상응한 데이터 보간율로 발생된 에일리어싱 노이즈를 제거하는 포스트 필터(105a)와 스위치(74)를 통해 클록신호 CLK3에 상응한 보간율로 발생된 에일리어싱 노이즈를 제거하는 포스트 필터(63)에 접속되어 있다. 포스트 필터(105a)는 선택 스위치(5)의 일측 선택단자에 접속되어 있고, 포스트 필터(63)는 선택 스위치(5)의 타측 선택단자에 접속되어 있다. 선택 스위치(5)의 출력단자는 출력단자(96)에 접속되어 있다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 카운터(60), 어드레스 발생장치(61), ROM(62), 보간 필터(70), 디지털 가산기(71) 및 포스트 필터(63) 동작하지 않는다. 입력단자(91)에서 입력된 심볼주기 T를 가진 신호계열이 시프트 레지스터(100)에 공급되어, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력과 클록신호 CLK2를 카운팅하는 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)로부터의 출력과 카운터(101a)로부터의 출력에 따라 발생되고, 결과 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트의 디지털 데이터로 출력한다. 디지털 데이터는 선택 스위치(72)를 통해 D/A 변환기(104a)에 공급된다. D/A 변환기(104a)에서는 공급된 디지털 데이터가 선택 스위치(73)에서의 클록신호 CLK2의 주기에서 아날로그 신호로 변환되고, 이 아날로그 신호는 포스트 필터(105a)에 공급된다. 포스트 필터(105a)에서는 에일리어싱 노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호가 선택 스위치(5)를 통해 제 1 대역제한 특성을 이용하여 대역 제한된 신호로 출력단자(96)에서 출력된다. 스위치들(3, 4 및 74)은 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 스위치들(3, 4 및 74)은 닫혀있다. 도 7에서 선택 스위치(72)는 하단부의 선택단자로 선택된다. 도 7에서, 선택 스위치(73)는 우측으로 선택된다. 입력단자(91)로부터 입력된 심볼주기 T를 가진 신호계열은 시프트 레지스터(100)에 공급되고, 클록신호 CLK1에 따라 순차적으로 시프트된다. 어드레스 발생장치(102a)에는 시프트 레지스터(100)에서의 출력과 클록신호 CLK2를 카운팅하는 카운터(101a)에서의 출력이 공급된다. 어드레스 발생장치(102a)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(101a)에서의 출력에 따라 발생되고, 이 결과 어드레스 데이터는 ROM(103a)에 공급된다. ROM(103a)에서는, 공급된 어드레스 데이터에 따라 미리 저장된 파형 데이터를 읽고, n-비트 디지털 데이터로 출력된다. 디지털 데이터는 보간 필터(70)에 공급되고, 클록신호 CLK2에 상응한 데이터 보간율은 클록신호 CLK3에 상응한 데이터 보간율로 변환된다. 데이터 보간율에 따라 변환된 데이터는 디지털 가산기(71)에 공급된다. 어드레스 발생장치(61)에는 시프트 레지스터(100)에서의 출력이 스위치(3)를 통해 공급되고, 클록신호 CLK3을 카운팅하는 카운터(60)에서의 출력이 공급된다. 어드레스 발생장치(61)에서는 어드레스 데이터가 시프트 레지스터(100)에서의 출력과 카운터(60)에서의 출력에 따라 발생되고, 결과 어드레스 데이터는 ROM(62)에 공급된다. ROM(62)에서는 공급된 어드레스 데이터에 따라 미리 저장된 차분 데이터를 읽고, k-비트의 디지털 데이터로 출력된다. 이 디지털 데이터는 디지털 가산기(71)에 공급된다. 디지털 가산기(71)는 보간 필터(70)로부터 데이터 보간율이 변환된 파형 데이터와 ROM(62)으로부터의 차분 데이터를 더하고, 선택 스위치(72)를 통해 D/A 변환기(104a)에 더하기 결과가 공급된다. D/A 변환기(104a)에서는 공급된 더하기 결과(디지털 데이터)가선택 스위치(73)로부터의 클록신호 CLK3의 주기에서 아날로그 신호로 변환되고, 결과 아날로그 신호가 스위치(74)를 통해 포스트 필터(63)에 공급된다. 포스트 필터(63)에서는 에일리어싱 노이즈가 공급된 아날로그 신호로부터 제거되고, 결과 신호가 선택 스위치(5)를 통해 출력단자(96)에서 제 2 대역제한 특성을 이용하여 대역 제한된 신호로 출력된다.

본 실시예의 파형 발생장치에 의하면, 차분 데이터는 ROM(62)에 저장된다. 제 2 대역제한 특성에 상응하여 파형 데이터가 저장된 경우와 비교하여 ROM(62)의 용량을 크게 감소시킬 수 있으며, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

본 실시예의 파형 발생장치에 의하면, 보간 필터(70)를 삽입하는 것에 의하여 D/A 변환기(104a)를 공유할 수 있으며, 따라서, 제 2 대역제한 특성을 가진 파형 발생장치를 독립적으로 설치하는 경우와 비교하여 회로규모를 감소시킬 수 있다.

본 실시예에서는 ROM(103a)에서 출력된 파형 데이터에 대하여 클록신호 CLK2에 상응한 데이터 보간율을 클록신호 CLK3에 상응한 데이터 보간율로 변환하는 보간 필터(70)가 설치된다. 보간 필터(70) 대신에 ROM(62)에서 출력된 차분 데이터에 대하여 클록신호 CLK3에 상응한 데이터 보간율을 클록신호 CLK2에 상응한 데이터 보간율로 변환하기 위한 보간 필터를 설치하는 것도 가능하다.

(제 6 실시예)

도 8은 본 발명의 제 6 실시예에 따른 직교변조를 위한 파형 발생장치의 구성을 나타낸 블록도이다. 도 8에서, 직렬 전송 데이터가 입력된 입력단자(91)는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환기(80)에 접속되어 있다. 직렬/병렬 변환기(80)는 매핑장치(81)에 접속되어 있다. 매핑장치(81)는 직렬/병렬 변환기(80)에서의 병렬 데이터를 진폭 위상정보로 변환하고, 이 정보를 I-채널 심볼데이터와 Q-채널 심볼데이터로 출력한다. 매핑장치(81)는 제 1 대역제한 특성을 가진 파형 발생장치(2a)에 접속되어 있고, 스위치(3a)를 통해 메모리(1a)에 접속되어 있다. 파형 발생장치(2a)는 공급된 I-채널 심볼 데이터에 따라 제 1 대역 제한 특성을 이용하여 대역 제한된 파형 신호를 발생시킨다. I-채널 심볼 데이터에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 심볼 데이터에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호는 연산동작을 통해 얻어지고, 결과 차분 신호는 메모리(1a)에 저장된다. 파형 발생장치(2a)는 선택 스위치(5a)의 일측 선택단자에 접속되고, 스위치(4a)를 통해 가산기(6a)에 접속되어 있다. 메모리(1a)는 가산기(6a)에 접속되어 있다. 가산기(6a)는 선택 스위치(5a)의 타측 선택단자에 접속되어 있다. 선택 스위치(5a)의 선택단자는 출력단자(96a)에 접속되어 있다. 파형 발생장치(2a), 메모리(1a), 스위치(4a) 및 가산기(6a)에 의해 제 2 대역제한 특성을 가진 파형 발생장치(7a)가 구성된다. 매핑장치(81)는 제 1 대역제한 특성을 가진 파형 발생장치(2b)에 접속되고, 스위치(3b)를 통해 메모리(1b)에 접속된다. 파형 발생장치(2b)는 공급된 Q-채널 심볼 데이터에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생시킨다. Q-채널 심볼 데이터에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된파형 신호와 심볼 데이터에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호는 연산동작을 통해 얻어지고, 결과 차분 신호는 메모리(1b)에 저장된다. 파형 발생장치(2b)는 선택 스위치(5b)의 일측 선택단자에 접속되고, 스위치(4b)를 통해 가산기(6b)에 접속된다. 메모리(1b)는 가산기(6b)에 접속된다. 가산기(6b)는 선택 스위치(5b)의 타측 선택단자에 접속된다. 선택 스위치(5b)의 선택단자는 출력단자(96b)에 접속된다. 파형 발생장치(2b), 메모리(1b), 스위치(4b) 및 가산기(6b)에 의해 제 2 대역제한 특성을 가진 파형 발생장치(7b)가 구성된다.

다음으로, 제 1 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 메모리(1a, 1b)와 가산기(6a, 6b)는 동작하지 않는다. 입력단자(91)에서 입력된 직렬 전송데이터는 직렬/병렬 변환기(80)에 공급된다. 직렬/병렬 변환기(80)에서 공급된 직렬 전송데이터는 병렬 데이터로 변환되고, 이 데이터는 매핑장치(81)에 공급된다. 매핑장치(81)에서는 공급된 병렬 데이터가 진폭 위상정보로 변환되고, 진폭 위상정보는 I-채널 심볼데이터와 Q-채널 심볼데이터로 출력된다. I-채널 심볼데이터는 파형 발생장치(2a)에 공급된다. 파형 발생장치(2a)에서는 제 1 대역 제한 특성을 이용하여 대역 제한된 파형 신호가 공급된 I-채널 심볼데이터에 따라 발생되고, 선택 스위치(5a)를 통해 출력단자(96a)에서 출력된다. 매핑장치(81)로부터의 Q-채널 심볼데이터는 파형 발생장치(2b)에 공급된다. 파형 발생장치(2b)에서는 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호가 공급된 Q-채널 심볼 데이터에 따라 발생되고, 선택 스위치(5b)를 통해 출력단자(96b)에서 출력된다. 스위치(3a, 3b, 4a 및 4b)는 개방된 상태이다.

다음으로, 제 2 대역제한 특성이 필요한 경우의 동작에 대하여 설명한다. 이 경우, 스위치(3a, 3b, 4a 및 4b)는 닫혀있다. 도 8에서 선택 스위치(5a, 5b)는 하단부로 선택된다. 직렬/병렬 변환기(80)에서는, 공급된 직렬 전송데이터가 병렬 데이터로 변환되고, 이 병렬 데이터는 매핑장치(81)에 공급된다. 매핑장치(81)에서는, 공급된 병렬 데이터가 진폭 위상정보로 변환되고, 진폭 위상정보는 I-채널 심볼데이터와 Q-채널 심볼데이터로 출력된다. I-채널 심볼데이터는 파형 발생장치(2a)에 공급되고, 스위치(3a)를 통해 메모리(1a)에 공급된다. 파형 발생장치(2a)에서는, 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호가 공급된 I-채널 심볼데이터에 따라 발생되고, 파형 신호는 스위치(4a)를 통해 가산기(6a)에 공급된다. 메모리(1a)에서는 공급된 I-채널 심볼데이터에 따라 저장된 차분 신호를 읽고, 이 차분 신호는 가산기(6a)에 공급된다. 가산기(6a)는 파형 발생장치(2a)로부터의 파형 신호와 메모리(1a)로부터의 차분 신호를 더한다. 제 2 대역제한 특성을 이용하여 대역 제한된 결과 파형 신호는 선택 스위치(5a)를 통해 출력단자(96a)에서 출력된다. 매핑장치(81)로부터의 Q-채널 심볼데이터는 파형 발생장치(2b)에 공급되고, 스위치(3b)를 통해 메모리(1b)에 공급된다. 파형 발생장치(2b)에서는, 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호가 공급된 Q-채널 심볼데이터에 따라 발생되고, 파형 신호는 스위치(4b)를 통해 가산기(6b)에 공급된다. 메모리(1b)에서는 공급된 Q-채널 심볼데이터에 따라 저장된 차분 신호를 읽고, 차분 신호는 가산기(6b)에 공급된다. 가산기(6b)는 파형 발생장치(2b)로부터의 파형 신호와 메모리(1b)로부터의 차분 신호를 더한다. 제 2 대역제한 특성을 이용하여 대역 제한된 결과 파형 신호는 선택 스위치(5b)를 통해 출력단자(96b)에서 출력된다.

본 실시예의 직교변조를 위한 파형 발생장치에 의하면, 차분 신호는 메모리(1a, 1b)에 저장된다. 제 2 대역제한 특성에 상응한 파형 신호가 저장된 경우와 비교하여 메모리(1a, 1b)의 용량을 크게 감소시킬 수 있으며, 동일 기능을 작은 회로규모로 실현하는 것이 가능하다.

본 실시예의 구성에서는, I-채널 파형 발생장치와 Q-채널 파형 발생장치를 시분할용으로 사용할 수 있다.

상술한 설명에서 이해되는 바와 같이, 본 발명에 의하면, 메모리수단에 저장된 차분 신호는 출력 파형의 진폭값 보다 훨씬 작다. 제 2 대역제한 특성에 상응한 파형 신호(파형 데이터)가 저장된 경우와 비교하여 메모리수단의 용량을 크게 감소시킬 수 있으며, 복수의 대역 제한 특성에 따라 동작 가능한 파형 발생장치를 작은 회로규모로 실현하는 것이 가능하다.

Claims (6)

1. 복수의 대역제한특성에 따라 동작 가능한 파형 발생장치로서,

   입력 신호계열에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생시키는 파형 발생수단;

   상기 입력 신호계열에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 상기 입력 신호계열에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 상기 입력 신호계열에 따라 상기 차분 신호를 출력하는 메모리 수단;

   상기 파형 발생수단으로부터의 파형 신호와 상기 메모리 수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 상기 대역 제한된 파형 신호를 출력하는 가산수단; 및

   상기 파형 발생수단으로부터의 파형 신호 또는 상기 가산 수단으로부터의 파형 신호에서 어느 한쪽을 선택적으로 출력하는 선택스위치 수단을 포함하는 파형 발생장치.
2. 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치에 있어서,

   입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단;

   제 1 대역제한 특성을 이용한 대역제한의 결과를 나타내는 파형 데이터를 미리 저장하고, 상기 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 파형 데이터를 출력하는 제 1 메모리 수단;

   상기 입력 신호계열에 따라 어드레스 데이터를 발생시키기 위한 제 2 어드레스 발생수단;

   제 1 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터 사이의 차분 데이터를 미리 저장하고, 상기 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 차분 데이터를 출력하는 제 2 메모리 수단;

   상기 제 1 메모리수단으로부터의 파형 데이터와 상기 제 2 메모리수단으로부터의 차분 데이터를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 데이터를 출력하는 디지털 가산수단;

   상기 제 1 메모리수단으로부터의 파형 데이터 또는 상기 디지털 가산 수단으로부터의 파형 데이터 중에서 어느 한쪽을 아날로그 신호로 변환하는 디지털/아날로그 변환수단; 및

   상기 디지털/아날로그 변환수단으로부터 출력된 아날로그 신호로부터 에일리어싱 노이즈를 제거하고, 결과 신호를 출력하는 필터수단을 포함하는 파형 발생장치.
3. 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치로서,

   입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단;

   제 1 대역제한 특성을 이용한 대역 제한된 파형 데이터를 미리 저장하고, 상기 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 파형 데이터를 출력하는 제 1 메모리 수단;

   상기 제 1 메모리 수단으로부터의 파형 데이터를 아날로그 신호로 변환하는 제 1 디지털/아날로그 변환수단;

   상기 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생 수단;

   제 1 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터 사이의 차분 데이터를 미리 저장하고, 상기 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 차분 데이터를 출력하는 제 2 메모리 수단;

   상기 제 2 메모리 수단으로부터의 차분 데이터를 아날로그 신호로 변환하는 제 2 디지털/아날로그 변환수단;

   상기 제 1 디지털/아날로그 변환수단으로부터의 파형 데이터에 기초한 아날로그 신호와 상기 제 2 디지털/아날로그 변환수단으로부터의 차분 데이터에 기초한 아날로그 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 데이터에 상응한 아날로그 신호를 출력하는 아날로그 가산수단; 및

   상기 제 1 디지털/아날로그 변환수단으로부터의 아날로그 신호출력 또는 상기 아날로그 가산수단으로부터의 아날로그 신호에서 어느 한쪽으로부터 에일리어싱 노이즈를 제거하고, 결과 신호를 출력하는 필터수단을 포함하는 파형 발생장치.
4. 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치로서,

   입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단;

   제 1 대역제한 특성을 이용하여 대역 제한된 파형 데이터를 제 1 데이터 보간율로 미리 저장하고, 상기 제 1 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 파형 데이터를 출력하는 제 1 메모리 수단;

   상기 제 1 메모리수단으로부터의 파형 데이터를 제 1 데이터 보간율에 상응한 제 1 클록 주기에서 아날로그 신호로 변환하는 제 1 디지털/아날로그 변환수단;

   상기 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단;

   제 1 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터 사이의 차분 데이터를 제 2 데이터 보간율로 미리 저장하고, 상기 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 차분 데이터를 출력하는 제 2 메모리수단;

   상기 제 2 메모리수단으로부터의 차분 데이터를 제 2 데이터 보간율에 상응한 제 1 클록 주기에서 아날로그 신호로 변환하는 제 2 디지털/아날로그 변환수단;

   상기 제 1 디지털/아날로그 변환수단에서의 파형 데이터에 기초한 아날로그 신호와 상기 제 2 디지털/아날로그 변환수단에서의 차분 데이터에 기초한 아날로그 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 데이터에 상응한 아날로그 신호를 출력하는 아날로그 가산수단;

   상기 제 1 디지털/아날로그 변환수단에서 출력된 아날로그 신호로부터 에일리어싱 노이즈를 제거하는 제 1 필터 수단;

   상기 아날로그 가산수단에서 출력된 아날로그 신호로부터 에일리어싱 노이즈를 제거하는 제 2 필터수단; 및

   상기 제 1 필터수단으로부터의 신호 또는 상기 제 2 필터수단으로부터의 신호 어느 한쪽을 선택적으로 출력하는 선택 스위치수단을 포함하는 것을 특징으로 하는 파형 발생장치.
5. 복수의 대역제한 특성에 따라 동작 가능한 파형 발생장치로서,

   입력 신호계열에 따라 어드레스 데이터를 발생하는 제 1 어드레스 발생수단;

   제 1 대역제한 특성을 이용하여 대역 제한된 파형 데이터가 제 1 데이터 보간율로 미리 저장되고, 상기 제 1 어드레스 발생수단에서의 어드레스 데이터에 따라 상기 파형 데이터를 출력하는 제 1 메모리수단;

   상기 입력 신호계열에 따라 어드레스 데이터를 발생하는 제 2 어드레스 발생수단;

   제 1 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터와 제 2 대역제한 특성을 이용한 대역 제한 결과를 나타내는 파형 데이터 사이의 차분 데이터를 제 2 데이터 보간율로 미리 저장되고, 상기 제 2 어드레스 발생수단으로부터의 어드레스 데이터에 따라 상기 차분 데이터를 출력하는 상기 제 2 메모리수단;

   상기 제 1 메모리수단에서 출력된 파형 데이터에 대하여 제 1 데이터 보간율로 변환하는 보간 필터수단;

   상기 보간 필터수단으로부터 상기 데이터 보간율로 변환된 파형 데이터와 상기 제 2 메모리수단으로부터 차분 데이터를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 데이터를 출력하는 디지털 가산수단;

   상기 제 1 메모리수단으로부터의 파형 데이터 또는 상기 디지털 가산수단으로부터의 파형 데이터 어느 한쪽을 데이터 보간율에 상응한 클록 신호주기에서 아날로그 신호로 변환하는 디지털/아날로그 변환수단;

   상기 디지털/아날로그 변환수단에서 출력된 아날로그 신호가 제 1 데이터 보간율의 데이터에 기초된 경우, 이 출력된 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 1 필터수단;

   상기 디지털/아날로그 변환수단에서 출력된 아날로그 신호가 제 2 데이터 보간율의 데이터에 기초된 경우, 이 출력된 아날로그 신호에서 에일리어싱 노이즈를 제거하는 제 2 필터수단; 및

   상기 제 1 필터수단으로부터의 신호 또는 상기 제 2 필터수단으로부터의 신호에서 어느 한쪽을 선택적으로 출력하는 선택 스위치수단을 포함하는 파형 발생장치.
6. 복수의 대역제한 특성에 따라 동작 가능한 직교변조 파형 발생장치로서,

   직렬 전송데이터를 병렬 데이터로 변환하는 직렬/병렬 변환수단;

   상기 직렬/병렬 변환수단으로부터의 병렬 데이터를 진폭위상정보로 변환하고, 이 정보를 I-채널 심볼데이터와 Q-채널 심볼데이터로 출력하는 매핑수단;

   상기 매핑수단에서의 I-채널 심볼데이터에 따라 제 1 대역 제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 제 1 파형 발생수단;

   상기 I-채널 심볼데이터에 대하여 상기 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 상기 심볼데이터에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 상기 심볼데이터에 따라 상기 차분 신호를 출력하는 제 1 메모리수단;

   상기 제 1 파형 발생수단으로부터의 파형 신호와 상기 제 1 메모리수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호를 출력하는 제 1 가산수단;

   상기 제 1 파형 발생수단으로부터의 파형 신호 또는 상기 제 1 가산수단으로부터의 파형 신호에서 어느 한쪽을 선택적으로 출력하는 제 1 선택 스위치수단;

   상기 매핑수단으로부터의 I-채널 심볼데이터에 따라 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호를 발생하는 제 2 파형 발생수단;

   상기 Q-채널 심볼데이터에 대하여 제 1 대역제한 특성을 이용하여 대역 제한된 파형 신호와 상기 심볼데이터에 대하여 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호 사이의 차분 신호를 미리 저장하고, 상기 심볼데이터에 따라 상기 차분 신호를 출력하는 제 2 메모리 수단;

   상기 제 2 파형 발생수단으로부터의 파형 신호와 상기 제 2 메모리 수단으로부터의 차분 신호를 더하고, 제 2 대역제한 특성을 이용하여 대역 제한된 파형 신호를 출력하는 제 2 가산수단; 및

   상기 제 2 파형 발생수단으로부터의 파형 신호 또는 상기 제 2 가산수단으로부터의 파형 신호에서 어느 한쪽을 선택적으로 출력하는 제 2 선택 스위치수단을 포함하는 직교변조 파형 발생장치.