JPS61171215A - 帯域制限フイルタ− - Google Patents
帯域制限フイルタ−Info
- Publication number
- JPS61171215A JPS61171215A JP1097385A JP1097385A JPS61171215A JP S61171215 A JPS61171215 A JP S61171215A JP 1097385 A JP1097385 A JP 1097385A JP 1097385 A JP1097385 A JP 1097385A JP S61171215 A JPS61171215 A JP S61171215A
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- Japan
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- band
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、帯域制限フィルター、特にディジタレ回路で
構成される帯域制限フィルターに関する。
構成される帯域制限フィルターに関する。
ディジタル信号の伝送を行う場合には、帯域制限を行っ
て伝送路に送り出す場合が多い。このようなディジタル
信号の帯域制限に用いられる帯域制限フィルターのイン
パルスレスポンスをｇ（ｔ）とした時、Ｎ値ディジタル
信号系列（ａη）のただし くｋ−！４）Ｔ≦ｔ≦（ｋ十％）Ｔ −ｏｏ（ｋ（■ となる。Ｔはディジタル信号系列（ａη）のシンボル周
期である。ここで、インパルスレスポンスｇ （ｔ）を
前Ｈシンボルから後■シンボルのＨ＋Ｉ＋１シンボル周
期分で打ち切ったとする。打ち切った後のインパルスレ
スポンスをｇ’（ｔ）とすると信号ｓ （ｔ）は次のよ
うに書き直せる。
て伝送路に送り出す場合が多い。このようなディジタル
信号の帯域制限に用いられる帯域制限フィルターのイン
パルスレスポンスをｇ（ｔ）とした時、Ｎ値ディジタル
信号系列（ａη）のただし くｋ−！４）Ｔ≦ｔ≦（ｋ十％）Ｔ −ｏｏ（ｋ（■ となる。Ｔはディジタル信号系列（ａη）のシンボル周
期である。ここで、インパルスレスポンスｇ （ｔ）を
前Ｈシンボルから後■シンボルのＨ＋Ｉ＋１シンボル周
期分で打ち切ったとする。打ち切った後のインパルスレ
スポンスをｇ’（ｔ）とすると信号ｓ （ｔ）は次のよ
うに書き直せる。
ただし
くｋ％）Ｔ≦ｔ≦（ｋ十％）Ｔ
−■＜ｋ＜■
この時には、ディジタル信号系列ａ ｋ−Ｈ” ａ ｋ
＋１の）（＋ｌ＋ｌシンボルの信号が決定されれば（ｋ
！４）Ｔ≦ｔ≦（ｋ十％）Ｔの間の信号が決定される。
＋１の）（＋ｌ＋ｌシンボルの信号が決定されれば（ｋ
！４）Ｔ≦ｔ≦（ｋ十％）Ｔの間の信号が決定される。
信号ｓ （ｔ）を得る帯域制限フィルターをディジタ
ル回路で構成する手法として次のようなものがある。信
号ｓ （ｔ）をフィルターの帯域の２倍以上の周波数
でサンプルし、その値をリード・オンリー・メモリー（
ＲＯＭ）に記憶させておき、ディジタル信号系列ａ ｋ
−Ｈ”” ａ ｋ＋１ の入力シンボルをアドレスとし
て、サンプル周期と同じ周期を持つ高速クロックでＲＯ
Ｍから信号波形を読、み出す方法である〔アイ・イー・
イー・イー・トランザクションズ・オン・コミュニケー
ションズ（ＩＥＨＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ） Ｃ０Ｍ−２５巻
。
ル回路で構成する手法として次のようなものがある。信
号ｓ （ｔ）をフィルターの帯域の２倍以上の周波数
でサンプルし、その値をリード・オンリー・メモリー（
ＲＯＭ）に記憶させておき、ディジタル信号系列ａ ｋ
−Ｈ”” ａ ｋ＋１ の入力シンボルをアドレスとし
て、サンプル周期と同じ周期を持つ高速クロックでＲＯ
Ｍから信号波形を読、み出す方法である〔アイ・イー・
イー・イー・トランザクションズ・オン・コミュニケー
ションズ（ＩＥＨＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ） Ｃ０Ｍ−２５巻
。
１９７７年、 １２４２ページ〜１２４４ページ〕。こ
のＲＯＭ出力をディジタル・アナログ（Ｄ Ａ）変換器
に通すことによって信号ｓ （ｔ）が得られる。
のＲＯＭ出力をディジタル・アナログ（Ｄ Ａ）変換器
に通すことによって信号ｓ （ｔ）が得られる。
帯域ＩＪ Ｉｔフィルターのインパルスレスポンスを前
後Ｌシンボルで打ち切った（Ｈ＝Ｉ＝Ｌ、Ｌは０以上の
整数）場合における、ディジタル回路で構成される帯域
制限フィルターの一例を第４図に示す。図中、４０１は
入力端子、４１０は２■、＋１段シフトレジスター、４
２０はクロック発生器、４３０は１／Ｍ除算器、４４０
はカウンタ、４５０はＲＯＭ、４０２は出力端子である
。なお、信号線上に施されている斜線は、その信号線が
複数の信号線であることを示している。
後Ｌシンボルで打ち切った（Ｈ＝Ｉ＝Ｌ、Ｌは０以上の
整数）場合における、ディジタル回路で構成される帯域
制限フィルターの一例を第４図に示す。図中、４０１は
入力端子、４１０は２■、＋１段シフトレジスター、４
２０はクロック発生器、４３０は１／Ｍ除算器、４４０
はカウンタ、４５０はＲＯＭ、４０２は出力端子である
。なお、信号線上に施されている斜線は、その信号線が
複数の信号線であることを示している。
入力端子４０１から入力したＮ値ディジタル信号（ａη
）は２ＬＬ１２シフトレジスター４１０に入力される。
）は２ＬＬ１２シフトレジスター４１０に入力される。
シフトレジスター４１０から並列出力された信号と、出
力信号の帯域の２倍以上かつＮ４ｍディジタル信号（ａ
ＴＩ）のシンボル周期の１／Ｍの周期のクロック発生器
４２０からのクロ Ｊツクを受けて動作するカウ
ンタ４４０の出力がＲＯＭ４５０に入力される。ＲＯＭ
４５０は、シフトレジスター４１０およびカウンタ４４
０からの信号をアドレスとして、信号を出力する。第５
図にはＭ＝８としたＲＯＭ出力の例を示した。出力端子
４０２から出た信号をＤＡ変換器でアナログ化すること
で所望の信号ｓ （ｔ）が得られる。入力信号系列の
ボーレート（ｂａｕｄ ｒａｔｅ ）のＭ倍の周波数で
信号ｓ （ｔ）をサンプルした信号がＲＯＭに記憶さ
れているとすると、入力信号レベル数がＮ （Ｎは２以
上の正整数）である時に必要なＲＯＭ容量は、 Ｍ−Ｎ２Ｌ”（バイト） となる。
力信号の帯域の２倍以上かつＮ４ｍディジタル信号（ａ
ＴＩ）のシンボル周期の１／Ｍの周期のクロック発生器
４２０からのクロ Ｊツクを受けて動作するカウ
ンタ４４０の出力がＲＯＭ４５０に入力される。ＲＯＭ
４５０は、シフトレジスター４１０およびカウンタ４４
０からの信号をアドレスとして、信号を出力する。第５
図にはＭ＝８としたＲＯＭ出力の例を示した。出力端子
４０２から出た信号をＤＡ変換器でアナログ化すること
で所望の信号ｓ （ｔ）が得られる。入力信号系列の
ボーレート（ｂａｕｄ ｒａｔｅ ）のＭ倍の周波数で
信号ｓ （ｔ）をサンプルした信号がＲＯＭに記憶さ
れているとすると、入力信号レベル数がＮ （Ｎは２以
上の正整数）である時に必要なＲＯＭ容量は、 Ｍ−Ｎ２Ｌ”（バイト） となる。
このような構成の帯域制限フィルターにおいては、入力
信号のレベル数が増したり、シフトレジスターの段数が
より必要になった時に、必要なＲＯＭ容量が飛躍的に増
大し、このため容量の大きいＲＯＭを用いなければなら
ないという問題を生じる。
信号のレベル数が増したり、シフトレジスターの段数が
より必要になった時に、必要なＲＯＭ容量が飛躍的に増
大し、このため容量の大きいＲＯＭを用いなければなら
ないという問題を生じる。
本発明の目的は、このようなＲＯＭ容量についての問題
点を解決できるような構成を持つ帯域制限フィルターを
提供することにある。
点を解決できるような構成を持つ帯域制限フィルターを
提供することにある。
本発明は、入力したＮ値ディジタル信号（Ｎは２以上の
正の整数）を５個の出力端子に１シンボルずつ入力順に
繰り返し分枝させて出力する切替器と、この切替器の前
記５個の出力端子にそれぞれ接続され、前記ディジタル
信号をに＋１シンボル分（Ｋは０以上の整数）記憶する
５個のシフトレジスターと、前記ディジタル入力信号の
ボーレートよりも速く動作するカウンタと、前記シフト
レジスターにそれぞれ接続され、かつ前記カウンタに共
通に接続され、前記シフトレジスターおよび前記カウン
タからの出力をアドレス入力とする５個の内容固定のメ
モリーと、これらのメモリーに接続され、Ｊ（ｍｌのす
べてのメモリーの出力を加算する加算器とを備えること
を特徴としている。
正の整数）を５個の出力端子に１シンボルずつ入力順に
繰り返し分枝させて出力する切替器と、この切替器の前
記５個の出力端子にそれぞれ接続され、前記ディジタル
信号をに＋１シンボル分（Ｋは０以上の整数）記憶する
５個のシフトレジスターと、前記ディジタル入力信号の
ボーレートよりも速く動作するカウンタと、前記シフト
レジスターにそれぞれ接続され、かつ前記カウンタに共
通に接続され、前記シフトレジスターおよび前記カウン
タからの出力をアドレス入力とする５個の内容固定のメ
モリーと、これらのメモリーに接続され、Ｊ（ｍｌのす
べてのメモリーの出力を加算する加算器とを備えること
を特徴としている。
仮に８シンボルの長さのインパルスレスポンスを持つフ
ィルターを使いＮ値のディジタル信号を帯域制限する場
合、従来方式の回路ではＲＯＭにはＮ８通りのパターン
に対する信号を記憶しなければならない。ところが本発
明により例えばディジタル信号を２分枝させ、２個のＲ
ＯＭにそれぞれ入力するようにすると、２個のＲＯＭそ
れぞれにおいてＮ４通り、合わせて２・Ｎ４通りのパタ
ーンに対する信号を記憶すればよく、作り出される加算
器出力では（Ｎ４ ）２ ＝Ｎ８通りのパターンに対応
する信号が得られる。このように、出力信号は従来のフ
ィルターと変らないものが得られるのに対し、ＲＯＭ容
量を減らすことができる。
ィルターを使いＮ値のディジタル信号を帯域制限する場
合、従来方式の回路ではＲＯＭにはＮ８通りのパターン
に対する信号を記憶しなければならない。ところが本発
明により例えばディジタル信号を２分枝させ、２個のＲ
ＯＭにそれぞれ入力するようにすると、２個のＲＯＭそ
れぞれにおいてＮ４通り、合わせて２・Ｎ４通りのパタ
ーンに対する信号を記憶すればよく、作り出される加算
器出力では（Ｎ４ ）２ ＝Ｎ８通りのパターンに対応
する信号が得られる。このように、出力信号は従来のフ
ィルターと変らないものが得られるのに対し、ＲＯＭ容
量を減らすことができる。
４分枝、８分技と分枝数を増やせばさらにＲＯＭ容量が
減ることは容易に想像できる。
減ることは容易に想像できる。
本発明の実施例について詳細に説明する。第１図に本発
明の一実施例の構成を示す。この帯域制限フィルターは
、入力されるＮ値ディジタル信号を１シンボルずつ入力
順に繰り返し分枝させ（本実施例の場合Ｊ分枝させる）
、分枝されたディジタル信号をそれぞれ出力する出力端
子１１１−１・・・１１１−１・・・１１１−Ｊを有す
る切替器１１０と、これら出力端子にそれぞれ接続され
たに＋１段シフトレジスター１２０−、１・・・１２０
−■・・・１２０−Ｊと、これらシフトレジスターにそ
れぞれ接続されたＲＯＭ１３０−１・・・１３０−１・
・・１３０−Ｊと、入力信号系列のボーレートの整数倍
かつフィルターの帯域の２倍以上の所望周波数で動作す
るカウンタ１４０と、ＲＯＭ１３０−１〜１３０−Ｊの
出力の総和をとる加算器１５０とを備えている。なお、
信号線上に施されている斜線は、第４図におけると同様
その信号線が複数の信号線であることを示している。
明の一実施例の構成を示す。この帯域制限フィルターは
、入力されるＮ値ディジタル信号を１シンボルずつ入力
順に繰り返し分枝させ（本実施例の場合Ｊ分枝させる）
、分枝されたディジタル信号をそれぞれ出力する出力端
子１１１−１・・・１１１−１・・・１１１−Ｊを有す
る切替器１１０と、これら出力端子にそれぞれ接続され
たに＋１段シフトレジスター１２０−、１・・・１２０
−■・・・１２０−Ｊと、これらシフトレジスターにそ
れぞれ接続されたＲＯＭ１３０−１・・・１３０−１・
・・１３０−Ｊと、入力信号系列のボーレートの整数倍
かつフィルターの帯域の２倍以上の所望周波数で動作す
るカウンタ１４０と、ＲＯＭ１３０−１〜１３０−Ｊの
出力の総和をとる加算器１５０とを備えている。なお、
信号線上に施されている斜線は、第４図におけると同様
その信号線が複数の信号線であることを示している。
このような構成の帯域制限フィルターにおいて、入力端
子１０１にＮ値ディジタル信号（ａｎ）が入力されると
、切替器１１０において入力順に第１の出力端子１１１
−１．第２の出力端子１ｔｉ−２，・・・、第Ｊの出力
端子１１１−Ｊと繰り返し分枝して出力される。この切
替器１１０の動作の理解を助けるために、−例として２
分枝の場合の動作を第２図に基づいて説明する。この切
替器の機能を切替スイッチで象徴的に示す。ディジタル
信号がａ□、ａｌ 、ａ２．ａ３．ａ４ ” ’ ”と
順に入力されてくると、切替スイッチがシンボルごとに
上下に繰り返し切替わって、第１の出力端子からはディ
ジタル信号ａ□、ａ２．ａ４．ａ６ ・・・が出力され
、第２の出力端子からはディジタル信号ａｌ ＋ ａ
３． ａＳｔ ａ７ ・・・が出力される。このよ
うにして、入力されるディジタル信号は２分枝されて出
力される。
子１０１にＮ値ディジタル信号（ａｎ）が入力されると
、切替器１１０において入力順に第１の出力端子１１１
−１．第２の出力端子１ｔｉ−２，・・・、第Ｊの出力
端子１１１−Ｊと繰り返し分枝して出力される。この切
替器１１０の動作の理解を助けるために、−例として２
分枝の場合の動作を第２図に基づいて説明する。この切
替器の機能を切替スイッチで象徴的に示す。ディジタル
信号がａ□、ａｌ 、ａ２．ａ３．ａ４ ” ’ ”と
順に入力されてくると、切替スイッチがシンボルごとに
上下に繰り返し切替わって、第１の出力端子からはディ
ジタル信号ａ□、ａ２．ａ４．ａ６ ・・・が出力され
、第２の出力端子からはディジタル信号ａｌ ＋ ａ
３． ａＳｔ ａ７ ・・・が出力される。このよ
うにして、入力されるディジタル信号は２分枝されて出
力される。
第１図において、切替器１１０の各出力端子から出力さ
れた信号はそれぞれに＋１段シフトレジスター１２０−
１〜１２０−Ｊに入力され、Ｋ＋１シンボル分たくわえ
られる。ＲＯＭ１３０−Ｌ〜１３０−Ｊは、シフトレジ
スター１２０−１〜１２０−Ｊそれぞれから並列出力さ
れた信号と、入力信号系列のボーレートの整数倍かつフ
ィルターの帯域の２倍以上の所望周波数で動作するカウ
ンタ１４０から並列出力された信号を受ける。それぞれ
のＲＯＭでは入力してきた信号によって指定されたアド
レスに対応するサンプル値が出力される。加算器１５０
においてＲＯＭ１３０−１〜１３０−Ｊの出力の総和を
とることによって式（１）の信号ｓ （ｔ）が得られる
。
れた信号はそれぞれに＋１段シフトレジスター１２０−
１〜１２０−Ｊに入力され、Ｋ＋１シンボル分たくわえ
られる。ＲＯＭ１３０−Ｌ〜１３０−Ｊは、シフトレジ
スター１２０−１〜１２０−Ｊそれぞれから並列出力さ
れた信号と、入力信号系列のボーレートの整数倍かつフ
ィルターの帯域の２倍以上の所望周波数で動作するカウ
ンタ１４０から並列出力された信号を受ける。それぞれ
のＲＯＭでは入力してきた信号によって指定されたアド
レスに対応するサンプル値が出力される。加算器１５０
においてＲＯＭ１３０−１〜１３０−Ｊの出力の総和を
とることによって式（１）の信号ｓ （ｔ）が得られる
。
次に、本実施例の帯域制限フィルターを、第４図に示し
た従来の帯域制限フィルターと比較する。
た従来の帯域制限フィルターと比較する。
本実施例の処理を、第４図に示す帯域制限フィルターで
行うためには、第４図の帯域制限フィルターでは１シン
ボル周期分の信号を得るのに、２Ｌ＋１シンボルの入力
信号が決まればよいから、Ｊ （Ｋ＋１）＝２Ｌ＋１
・・・・・ （３）となればよい。また、第１図
のフィルターにおいて、切替器１１０のある１つの出力
端子からは、入力信号のシンボル周期の１倍のシンボル
周期の信号系列が出力される。今、仮にＪ＞２Ｌ＋１と
する。フィルターのインパルスレスポンスは２Ｌ＋１シ
ンボル周期分しかないため、ＲＯＭには残りのＪ−（２
Ｌ＋１）シンボル周期分の信号として０を記憶させてお
かなくてはならず、その分ＲＯＭを無駄に使うことにな
る。従ってこの点からＪは Ｊ≦２Ｌ＋１ ・・・・・（４）であれば
よいと言える。例えばフィルターのインパルスレスポン
スが前後４シンボル（合計で９シンボル）で打ち切られ
た第３図に示すようなインパルスレスポンスを持つフィ
ルターを考える。この時Ｊ＝３．に＝２およびＪ＝９．
に＝Ｏが上記式（３）、 （４）の条件を満たしてい
る。
行うためには、第４図の帯域制限フィルターでは１シン
ボル周期分の信号を得るのに、２Ｌ＋１シンボルの入力
信号が決まればよいから、Ｊ （Ｋ＋１）＝２Ｌ＋１
・・・・・ （３）となればよい。また、第１図
のフィルターにおいて、切替器１１０のある１つの出力
端子からは、入力信号のシンボル周期の１倍のシンボル
周期の信号系列が出力される。今、仮にＪ＞２Ｌ＋１と
する。フィルターのインパルスレスポンスは２Ｌ＋１シ
ンボル周期分しかないため、ＲＯＭには残りのＪ−（２
Ｌ＋１）シンボル周期分の信号として０を記憶させてお
かなくてはならず、その分ＲＯＭを無駄に使うことにな
る。従ってこの点からＪは Ｊ≦２Ｌ＋１ ・・・・・（４）であれば
よいと言える。例えばフィルターのインパルスレスポン
スが前後４シンボル（合計で９シンボル）で打ち切られ
た第３図に示すようなインパルスレスポンスを持つフィ
ルターを考える。この時Ｊ＝３．に＝２およびＪ＝９．
に＝Ｏが上記式（３）、 （４）の条件を満たしてい
る。
第１図の帯域制限フィルターにおける各シフトレジスタ
ーの中身は、入力信号の周期の３倍の周期で変化するこ
とから各ＲＯＭはシフトレジスターからある１つの出カ
バターンに対応して、Ｊシンボル周期分の波形を出力し
なければならない。
ーの中身は、入力信号の周期の３倍の周期で変化するこ
とから各ＲＯＭはシフトレジスターからある１つの出カ
バターンに対応して、Ｊシンボル周期分の波形を出力し
なければならない。
従って第４図に示す従来例におけるＲＯＭに比べて３倍
のサンプル信号を出力しなければならない。
のサンプル信号を出力しなければならない。
従って、第１図の帯域制限フィルターで必要なＲＯＭ容
量は、 Ｊ・ （Ｊ−Ｍ） ・Ｎｋ＋１ ＝Ｊ２ ・Ｍ、Ｎｋ＋１ （バイト）となる。式
（３）より、Ｋ＋１＝ （２Ｌ＋１）／Ｊであるから、
このＲＯＭ容量は、 Ｊ２４Ｍ、Ｎ（２Ｌ＋１νＪ （バイト）で表される。
量は、 Ｊ・ （Ｊ−Ｍ） ・Ｎｋ＋１ ＝Ｊ２ ・Ｍ、Ｎｋ＋１ （バイト）となる。式
（３）より、Ｋ＋１＝ （２Ｌ＋１）／Ｊであるから、
このＲＯＭ容量は、 Ｊ２４Ｍ、Ｎ（２Ｌ＋１νＪ （バイト）で表される。
第４図の帯域制限フィルターにおけるＲＯＭ容量、すな
わち Ｍ−Ｎ２Ｌ” （バイト） との比をとると、 となり、大巾なＲＯＭ容量の削減が図れることがわかる
。例えばインパルスレスポンスが９シンボルにわたり、
入力信号が４値だとすると、Ｊ＝３の時には上記比は、 ９／４９“”３＝ ９／４０９６ となり、Ｊ＝９の時には、 ８１／４９”８／９＝８１／６５５３６となり、分枝数
を増やせば増やすほどＲＯＭ８量を小さくできることが
わかる。
わち Ｍ−Ｎ２Ｌ” （バイト） との比をとると、 となり、大巾なＲＯＭ容量の削減が図れることがわかる
。例えばインパルスレスポンスが９シンボルにわたり、
入力信号が４値だとすると、Ｊ＝３の時には上記比は、 ９／４９“”３＝ ９／４０９６ となり、Ｊ＝９の時には、 ８１／４９”８／９＝８１／６５５３６となり、分枝数
を増やせば増やすほどＲＯＭ８量を小さくできることが
わかる。
以上・本発明０一実施例に゛て説明した力′・
Ｊ本発明はこの実施例に限定されるものではなく、本
発明の範囲内で種々の変形、変更が可能なことは勿論で
ある。
Ｊ本発明はこの実施例に限定されるものではなく、本
発明の範囲内で種々の変形、変更が可能なことは勿論で
ある。
以上説明したように、本発明によれば、入力信号のレベ
ル数が増したり、シフトレジスターの段数がより必要に
なった場合においても、大きな容量のＲＯＭを用いるこ
となく帯域制限フィルターを構成することが可能となる
。
ル数が増したり、シフトレジスターの段数がより必要に
なった場合においても、大きな容量のＲＯＭを用いるこ
となく帯域制限フィルターを構成することが可能となる
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例における一構成要素である切替器の一例
の動作を説明するための図、第３図は帯域制限フィルタ
ーのインパルスレスポンスの一例を示す図、 第４図は従来技術による帯域制限フィルターの一例を示
すブロック図、 第５図は第４図におけるＲＯＭの出力の一例を示す図で
ある。 １０１・・・・入力端子 １０２・・・・出力端子 １１０・・・・切替器 １２０−１〜１２０−Ｊ・・・シフトレジスター １３０−１〜１３０−Ｊ・・・ＲＯＭ １４０・・・・カウンタ １５０・・・・加算器
第１図の実施例における一構成要素である切替器の一例
の動作を説明するための図、第３図は帯域制限フィルタ
ーのインパルスレスポンスの一例を示す図、 第４図は従来技術による帯域制限フィルターの一例を示
すブロック図、 第５図は第４図におけるＲＯＭの出力の一例を示す図で
ある。 １０１・・・・入力端子 １０２・・・・出力端子 １１０・・・・切替器 １２０−１〜１２０−Ｊ・・・シフトレジスター １３０−１〜１３０−Ｊ・・・ＲＯＭ １４０・・・・カウンタ １５０・・・・加算器
Claims (1)
- （１）入力したＮ値ディジタル信号（Ｎは２以上の正の
整数）をＪ個の出力端子に１シンボルずつ入力順に繰り
返し分枝させて出力する切替器と、この切替器の前記Ｊ
個の出力端子にそれぞれ接続され、前記ディジタル信号
をＫ＋１シンボル分（Ｋは０以上の整数）記憶するＪ個
のシフトレジスターと、前記ディジタル入力信号のボー
レートよりも速く動作するカウンタと、前記シフトレジ
スターにそれぞれ接続され、かつ前記カウンタに共通に
接続され、前記シフトレジスターおよび前記カウンタか
らの出力をアドレス入力とするＪ個の内容固定のメモリ
ーと、これらのメモリーに接続され、Ｊ個のすべてのメ
モリーの出力を加算する加算器とを備えることを特徴と
する帯域制限フィルター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097385A JPS61171215A (ja) | 1985-01-25 | 1985-01-25 | 帯域制限フイルタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097385A JPS61171215A (ja) | 1985-01-25 | 1985-01-25 | 帯域制限フイルタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61171215A true JPS61171215A (ja) | 1986-08-01 |
Family
ID=11765098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097385A Pending JPS61171215A (ja) | 1985-01-25 | 1985-01-25 | 帯域制限フイルタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068713B2 (en) | 2001-08-03 | 2006-06-27 | Nec Corporation | Digital filter circuit |
| WO2009072197A1 (ja) * | 2007-12-05 | 2009-06-11 | Mitsubishi Electric Corporation | デジタルフィルタ、プリコーディング装置、送信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52109352A (en) * | 1976-03-10 | 1977-09-13 | Hitachi Ltd | Digital filter |
| JPS61164319A (ja) * | 1985-01-17 | 1986-07-25 | Mitsubishi Electric Corp | フイルタ |
-
1985
- 1985-01-25 JP JP1097385A patent/JPS61171215A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52109352A (en) * | 1976-03-10 | 1977-09-13 | Hitachi Ltd | Digital filter |
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Cited By (3)
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