KR930005645B1

KR930005645B1 - Cpsk 변조기

Info

Publication number: KR930005645B1
Application number: KR1019900015939A
Authority: KR
Inventors: 천병진
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1990-10-08
Filing date: 1990-10-08
Publication date: 1993-06-23
Also published as: KR920009056A

Abstract

내용 없음.

Description

CPSK 변조기

제1도는 종래의 블럭도.

제2도는 본 발명의 블럭도.

제3도는 본 발명의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

R1-R48 : 저항 G1-G17 : 익스크루시브 오아게이트

INV1∼INV4 : 인버터 10 : 디지탈 데이타 발생부

21 : 제1분주기 22 : 제2분주기

30 : 로우패스필터 40 : 제1믹서

50 : 90°위상 쉬프트부 60 : 캐리어 주파수 발진부

70 : 데이타 처리부 80 : 제2믹서

90 : 합산기 100 : 제1가중치 합산부

110 : 제2가중치 합산부 200 : 디지탈 위상 지연부

본 발명은 물체추적 장치에 있어서 BPSK변조 회로에 관한 것으로, 특히 평탄한 앤벌로프(Constant Envelope)를 갖는 CPSK(Continuous Phase Shifting Keying or Constant Envelope Phase Shifting Keying)회로에 관한 것이다.

종래의 CPSK방식 변조회로의 일시예는 제1도에 도시된 바와같이 구성되어 있었는데 상세한 동작 및 작용효과에 관해서는 IEEE Transaction on Communications Vol Com-28, No ; 6, June 1980. “Constant Envelope Band limited BPSK Signal”을 참조바라며 여기서는 문제점만을 살펴보면, 디지탈 데이타 발생부(10)로 부터 출력되는 디지탈 데이타를 로우패스 필터부(30)를 거치게 한다음 제1믹서(40)에 입력시키는 신호를 X(t)라고 할때, 제2믹서(80)에 입력되는 또다른 신호 Y(t)를 데이타 처리부(70)에서 Y(t)=A-｜x(t)｜로 처리할 경우 최종 출력 Z(t)의 엔벨로프가 완전히 평탄하지 못한 단점이 있었다(단, A는 x(t)의 진폭을 의미한다). 이때 완전히 평탄한 앤벌로프를 갖는 BPSK방식을 구현하기 위해서는 Y(t)=A-｜x(t)｜블럭이 Y(t)=로 되어야 하나 종래의 아날로그 방식으로는 구현할 수가 없었다.

따라서 본 발명의 목적은 평탄한 앤벌로프를 갖는 CPSK회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제2도는 본 발명의 블럭도로서, 디지탈 데이타 발생부(10)와 캐리어 주파수 발진부(60)를 구비한 BPSK변조 회로에 있어서, 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 N분주하여 제1클럭(CLK1)을 발생시킴과 동시에 상기 제1클럭(CLK1)을 상기 디지탈 데이타 발생부(10)의 클럭으로 공급하는 제1분주기(21)와, 상기 발진부(60)로부터 출력되는 캐리어 주파수를 M분주하여 제2클럭(CLK2)을 발생시키는 제2분주기(22)와, 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 90°위상 변환하는 90°위상 쉬프트부(50)와, 상기 제2클럭(CLK2)에 동기되어 상기 디지탈 데이타 발생부(10)출력을 소정지연하여 제1-제8출력(a-h)을 발생하는 디지탈 위상지연부(200)와, 상기 디지탈 데이타 발생부(10)출력과 상기 90°위상 쉬프트부(50)출력을 배타적 논리합하는 제1익스크루시브 오아게이트(G1)와, 상기 디지탈 위상지연부(200)의 각 출력과 상기 발진부(60)로 부터 출력되는 인페이즈 캐리어 성분을 각각 배타적 논리합하는 제2-제9익스크루시브 오아게이트(G2-G9)와, 상기 디지탈 위상지연부(200)의 제1-제4출력(a-b) 및 상기 제1-제4인버터(INV1-INV4)출력(el-h1)을 상기 제1익스크루시브 오아게이트(G1)출력과 각각 배타적 논리합하는 제10-제17익스크루시브 오아게이트(G10-G17)와, 저항(R1-R24)으로 이루어져 상기 제1-제8익스크루시브 오아게이트(G1-G8)출력에 각각 가중치를 주어 합산한 결과 제1합산 출력(V_M1)을 발생하는 제1가중치 합산부(100)와, 저항(R25-R48)로 이루어져 상기 제9-제17익스크루시브 오아게이(G9-G17)출력에 각각 가중치를 주어 합산한 결과 제2합산출력(V_M2)을 발생하는 제2가중치 합산부(110)와, 상기 제1 및 제2합산출력(V_M1, V_M2)을 다시 합산하여 정수 앤벌로프를 갖는 제3합산출력(V_M3)을 발생하는 합산기(90)으로 구성된다.

제3도는 본 발명에 따른 동작파형도로서, (3a)는 디지탈 데이타 발생부(10)출력 파형이고, (3b)-(3i)는 디지탈 위상지연부(200)출력 파형이며, (3j)-(3n)는 제1-제4인버터(INV1-INV4)출력 파형이고, (3o)는 제1합성출력(V_M1)파형이며, (3p)는 제2합성출력(V_M2)파형이다.

상술한 구성에 의거 본 발명의 일실시예를 상세히 설명하면, 발진기(60)로 부터 발생되는 캐리어 주파수를 제1분주기(21)에서 N분주하여 제1클럭(CLK1)을 발생시킨다. 상기 제1클럭(CLK1)은 디지탈 데이타 발생부(10)의 클럭으로 공급되며 상기 디지탈 데이타 발생부(10)에서는 상기 제1클럭(CLK1)에 동기되어 제3도(3a)에 도시된 바와같은 디지탈 데이타를 발생시켜 디지탈 제1익스크루시브 오아(Exclusive OR ; 이하 EXOR이라함) 게이트(G1)의 한단으로 인가한다.

한편 제2분주기(20)에서는 상기 캐리어 주파수를 M분주하여 제2클럭(CLK2)을 발생하여 상기 디지탈 위상 지연부(200)의 클럭단으로 인가한다. 그러므로 상기 디지탈 위상지연부(200)에서는 (3a)와 같은 상기 디지탈 데이타 발생부(10)출력을 소정 위상 지연하여 (3b)-(3i)와 같은 파형을 출력한다.

상기 (3b)-(3i)와 같은 디지탈 위상지연 출력은 제2-제9EXOR게이트(G2-G9)의 한 입력단으로 각각 공급되며, 상기 제2-제9EXOR게이트(G2-G9)의 타 입력단으로 상기 발진기(60)로 부터 캐리어 주파수가 인가된다.

즉, 상기 (3b)-(3i)각 파형에 캐리어 주파수 출력 cosw_ot(in-phase)성분을 곱하여 얻은 각각의 출력을 각각 가중치(weighting)를 주어 합함으로써 (3n)과 같은 파형을 발생하게 된다.

여기서 상기 (3b)-(3i)파형을 제1-제16저항(R1-R6)으로 나누어 얻은 가중치가 붙은 출력을 각각 V1-V8이라고 할때 제1합산 출력(V_M1)은 하기한 (1)식과 같이 계산된다.

또한 제1-제4인버터(INV1-INV4)는 상기 (3f)-(3i)와 같은 출력파형을 위상 반전시켜 (3j)-(3m)과 같이 출력한다.

상기 (3j)-(3m)과 같은 4인버터(INV1-INV4)출력은 제14-제15EXOR게이트(G14-G17)의 한입력단으로 인가되며, 제10-제13EXOR게이트(G10-G13)의 한입력단으로는 상기 (3b)-(3e)와 같은 디지탈 위상지연부(200)출력이 인가된다.

상기 제10-제17EXOR게이트(G14-G17)의 타입력단으로는 90°위상 쉬프트부(50)출력과 상기 디지탈 데이타 발생부(10)출력을 배타적 논리합하는 제1EXOR 게이트(G1)의 출력을 입력한다.

여기서 상기 90°위상 쉬프트부(50)는 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 90°위상 변환하여 Sin W_ot의 쿠드-페이즈(quad-phase)성분을 출력하여 상기 제1EXOR 게이트(G1)의 타입력단으로 인가하게 되는데 여기서 상기 쿼드페이즈 성분과 상기 디지탈 데이타 발생부(10)출력을 배타적으로 논리합하는 이유는 스팩트럼의 대칭(Symmetry)를 위해서이다.

그러므로 상기와 같이 (3b)-(3e), (3j)-(3m)과 같은 출력에 궈드페이즈 성분을 곱하여 얻은 각각의 출력에 가중치를 주어 합함으로서 (30)와 같은 쿼드 성분의 파형을 발생시키게 된다.

여기서 상기 (3b)-(3e), (3j)-(3m)출력을 저항(R25-R40)으로 나누어 얻은 가중치가 붙은 출력을 각각 V3-V16이라 하면 제2합산출력(V_M2)은 하기한 (2)식과 같다.

그러므로 상기 (1)(2)식에 의거하여 상기 제1합산출력(V_M2)이 하기한(3)식과 같이 되도록 상기 제25-제40저항(R25-R40)값을 정하게 되면 인페이즈 성분인 상기(30) 파형과 쿼드페이즈 성분인 상기 (3p) 성분을 합산부(90)에서 더하여 얻어지는 최종 합산출력(V_M3)은 정수 앤벌로프를 갖게 된다. 여기에서 상기 최종 합산 출력인 제3합산출력(V_M3)의 위상 다이어그램을 살펴보면 T1-T7간 제4도에 도시된 바와 같은 천이 과정을 거침을 알수 있다.

상술한 바와같이 변조하고자 하는 디지탈 데이타를 조금씩 위상지연시켜 트랜스버셜(transeversal)로우패스필터형으로 디지탈 형식의 프리필터링한 다음 평탄한 앤벌로프를 가진 변조파형을 얻기 위해 쿼드 페이즈 성분으로 보상함으로써 CPSK 변조효과를 얻을 수 있는 이점이 있다.

Claims

디지탈 데이타 발생부(10)와 캐리어 주파수 발진부(60)를 구비한 BPSK변조 회로에 있어서, 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 N분주하여 제1클럭(CLK1)을 발생시킴과 동시에 상기 제1클럭(CLK1)을 상기 디지탈 데이타 발생부(10)의 클럭으로 공급하는 제1분주기(21)와, 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 M분주하여 제2클럭(CLK2)을 발생시키는 제2분주기(22)와, 상기 발진부(60)로 부터 출력되는 캐리어 주파수를 90°위상 변환하는 90°위상 쉬프트부(50)와, 상기 제2클럭(CLK2)에 동기되어 상기 디지탈 데이타 발생부(10) 출력을 소정지연하여 제1-제8출력(a-h)을 발생하는 디지탈 위상지연부(200)와, 상기 디지탈 데이타 발생부(10)출력과 상기 90°위상 쉬프트부(50)출력을 배타적 논리합하는 제1익스크루시브 오아게이트(G1)와, 상기 디지탈 위상지연부(200)의 각 출력과 상기 발진부(60)로 부터 출력되는 인페이즈 캐리어 성분을 각각 배타적 논리합하는 제2-제9익스크루시브 오아게이트(G2-G9)와, 상기 디지탈 위상지연부(200)의 제1-제4출력(a-b) 및 상기 제1-제4인버터(INV1-INV4)출력(e1-h1)을 상기 제1익스크루시브 오아게이트(G1)출력과 각각 배타적 논리합하는 제10-제17익스크루시브 오아게이트(G10-G17)와, 저항(R1-R24)으로 이루어져 상기 제1-제8익스크루시브 오아게이트(G1-G8)출력에 각각 가중치를 주어 합산한 결과 제1합산 출력(V_M1)을 발생하는 제1가중치 합산부(100)와, 저항(R25-R48)로 이루어져 상기 제9-제17익스크루시브 오아게이트(G9-G17) 출력에 각각 가중치를 주어 합산한 결과 제2합산출력(V_M2)을 발생하는 제2가중치 합산부(100)와, 상기 제1및 제2합산출력(V_M1, V_M2)을 합산하여 평탄한 앤벌로프를 갖는 제3합산출력(V_M3)을 발생하는 합산기(90)로 구성됨을 특징으로 하는 CPSK변조기.