MODULADOR DIGITAL DE VSB • La presente invención se refiere a varios enfoques para procesar una corriente continua de muestras digitales que cuando se emplean conjuntamente, son adecuadas para su uso en un modulador digital de banda lateral residual (VSB) que deriva una señal de entrada de ancho de banda de 6 MHz centrada, de manera selectiva ya sea a 63 MHz (Canal 3), 69 MHz (Canal 4) ó 5.38 MHz IF (banda base) para un receptor de televisión y, de manera más particular, para un receptor de televisión digital comprimido o caja encima del aparato. Se hace referencia al artícelo "Sistema de Remodulador ATSC" por Hauge y coinventores, Transacciones del IEEE en Electrónica de Consumo, Volumen 4, Número 3, Agosto, 1998. Este artículo describe una implementación de remodulador digital de banda lateral residual para interconectar entre varios productos digitales (por ejemplo, transmisores digitales terrestres, satélites, cajas encima del aparato de cable digital, módems de cable, disco de vídeo digital, grabadora de cintas de vídeo digital, etc.) y receptores de televisión digital, este remodulador digital de banda lateral residual es el equivalente digital a los remoduladores analógicos actuales que se encuentran en las grabadoras de cintas de vídeo y los juegos de vídeo. Se tiene una necesidad de up enfoque más simple y por lo tanto, menos costoso capaz de proporcionar una implementación de circuito integrado (IC) de un remodulador digital de banda lateral residugl que deriva selectivamente una señal de banda base, de Canal 3 o de Canal 4. La presente invención está dirigida a un método y aparato digitales para modular una corriente de muestras digitalizadas de una fuente, mediante una representación digital de una portadora para proporcionar, por ejemplo, una señal de televisión de ancho de banda e 6 MHz centrada selectivamente a ya sea a 63 MHz (Canal 3), 69 MHz (Canal 4) ó 5.38 MHz I F (banda base). De manera más particular, el método incluye primero volver a muestrear la corriente de muestras digitalizadas y después modular la corriente de muestras vuelta a muestrear con una secuencia corta repetitiva de valores complejos, dichos valores complejos representan una portadora exponencial digitalizada. BREVE DESCRIPCIÓN DE LOS DI BUJOS La Figura 1 , es un diagrama de bloques funcional de un aparato, que incluye un modulador digital de banda lateral residual para derivar una señal de entrada a una televisión de alta definición de una corriente de muestras de PCM digitalizadas enviadas como una entrada al modulador de una fuente de la corriente; La Figura 2 , es un diagrama de bloques funcional de los componentes del modulador digital de banda lateral residual mostrado en la Fig ura 1 ; La Figura 3, muestra a manera de diagrama una modalidad preferida del convertidor de banda lateral residual de 1 muestra por símbolo PCM a DC centrado mostrado en la Figura 2 y la Figura 4 muestra esquemáticamente los detalles del filtro FI R Nyquist de raíz de N tomas multiplexada bifurcada mostrado en la Figura 3. Las Figuras 5, 6 y 7, muestran de manera conjunta y gráfica la manera mediante la cual la operación del filtro FI R Nyquist de raíz de N tomas multiplexada bifurcada mostrado en la Figura 4 genera la salida del convertidor de banda lateral residual. Las Figuras 8, 9, 10 y 1 1 muestran modalidades del modulador digital de múltiples escalas de la Figura 2 que emplea un primer enfoque de diseño para derivar, a una velocidad de frecuencia de muestreo predeterminada, corrientes de valores de muestra que definen frecuencias respectivas de portadora modulada en datos para el Canal 3, el Canal 4 y la banda base. La Figura 12, muestra una modalidad del modulador digital de múltiples escalas de la Figura 2 que emplea un segundo enfoque de diseño para derivar, a una velocidad de frecuencia de muestreo predeterminada, corrientes de valores de muestra que definen frecuencias respectivas de portadora modulada en datos para el Canal 3, el Canal 4 y la banda base. Las Figuras 13, 15 y 16 muestran modalidades alternativas del generador de portadora compleja de la Figura 12. La Figura 17, es una gráfica que ilustra la salida de portadoras deseadas y seudo-portadoras moduladas por el convertidor de digital a analógico. La Figura 18, es una gráfica que muestra una representación en diagrama de la mejora en la portadora deseada, realizada por los compensadores de seno x/x digitales mostrados en la Figura 2 y en la Figura 19. Se debe notar que en el cuerpo de esta descripción , el término
"DC centrado" se refiere a centrar alrededor de una frecuencia de cero Hz y no alrededor de una amplitud de DC. Comúnmente, en esta descripción, es en referencia a un ancho de banda de modulación de señal que está centrada en DC. Con referencia a la Figura 1 , se muestra (1 ) una fuente de una corriente de muestras de señal de modulación de pulso - código (PCM) digitalizadas 100, (2) un modulador de banda lateral residual (VSB) digital 102, (3) un convertidor de digital a analógico (D/A) 104 y un filtro analógico (106). La fuente 100 incluye el producto digital del cual se obtiene la información de señal inicial junto con los circuitos de procesamiento digitales, si los hay, requeridos para agregar información de la señal deseada adicional y/o para modificar la forma de ía información de la señal para así derivar la salida de la corriente - muestra de la fuente 100 que se aplica como una entrada al modulador de banda lateral residual digital 102. Las modalidades preferidas del modulador de banda lateral residual digital 102, que incorporan aspectos de la presente invención, se describen a continuación . En cualquier caso, la salida digital dei modulador de banda lateral residual digital 102 comprende una corriente de muestras de datos modulados que ocurren a una velocidad de frecuencia de muestra data relativamente alta, la cual, después de ser convertida a una señal analógica por el convertidor de digital a analógico 104, incrementa selectivamente una señal de Canal 3 ó Canal 4 o señal de banda base I F centrada a 5.38 MHz. Después de ser convertidos a una señal analógica por el convertidor de digital a analógico 104, cualquier componente de frecuencia no deseado resultante que se encuentre fuera del ancho de banda de frecuencia arriba de la velocidad de frecuencia de muestra dada es eliminado por el filtro analógico 106. Como se muestra en la Figura 2, el modulador de banda lateral residual digital 102 comprende un convertidor de banda lateral residual de 1 muestra por símbolo PCM a DC centrado 200 (que se describe en detalle a continuación con relación a las Figuras 3-7), el compensador de seno x/x digital, el modulador digital de múltiples escalas 204 (que se describe con detalle a continuación con relación a las Figuras 8-16) y el convertidor sin signo 206 (que se describe con detalle a continuación). La corriente de muestras de modulación de pulso - código de señal de la fuente 100 se aplica como una entrada al convertidor de banda lateral residual 200, que deriva 2 corrientes de salida de banda lateral residual en forma compleja con signo real (R) e imaginaria (I) las cuales se aplican como entradas al compensador de seno x/x 202. Las 2 corrientes de salida del compensador de seno x/x 202, todavía en forma compleja con signo, se aplican como entradas al modulador digital de múltiples escalas 204, que deriva una sola corriente de salida en forma R con signo que se envía como una entrada al convertidor de digital a analógico 104 a través del convertidor sin signo 206 (es decir, la operación realizada por el convertidor sin signo 206 es agregar el mismo valor de magnitud positivo (+) al valor de magnitud con signo ( ± ) de cada símbolo de la corriente de salida simple, en donde el valor de magnitud positivo dado es suficiente para producir el valor de magnitud de la suma de cada símbolo de la corriente de salida del convertidor sin signo 206 como positivo y, por lo tanto, todas las muestras de símbolo aplicadas como una entrada al convertidor de digital a analógico 104 tienen sólo valores positivos). Para propósitos ilustrativos a fin de describir una modalidad preferida de la presente invención, se supone que (1 ) cada una de la corriente de muestras de símbolo de modulación de pulso - código aplicadas como una entrada al convertidor de banda lateral residual 200 comprende 4 bits que definen un dato real de 3 bits (banda lateral residual 8) o de 4 bits (banda lateral residual 16) que ocurren
* a una velocidad de reloj de frecuencia de muestra de 10.76 MHz; (2) cada uno del convertidor de banda lateral residual 200 y el compensador de seno x/x operan a una velocidad de reloj de frecuencia de muestra de 10.76 MHz; y (3) las velocidades de reloj de frecuencia de muestra de entrada y salida del modulador digital de múltiples escalas 204 son, respectivamente, 10.76 MHz y 86.08 MHz (es decir, 8 veces 10.76 MHz) mientras que la velocidad de reloj de frecuencia de muestra de operación del modulador digital de múltiples escalas 204 puede también incluir por lo menos una sub- armónica de 86.08 MHz intermedia entre 10.76 MHz y 86.08 MHz.
Con referencia ahora a la Figura 3, además de la corriente antes mencionada de muestras de símbolo de modulación de pulso -código de 4 bits aplicada como una entrada al convertidor de banda lateral residual 200, el convertidor de banda lateral residual 200 también tiene un valor de DC piloto de modulación de pulso - código más preciso, definido por b>4 bits, disponible para el mismo para ajustar una amplitud de tono piloto a un nivel deseado. Este valor de DC piloto de modulación de pulso - código de b>4 bits se aplica como una señal de modulación a un modulador 300-P, mientras que cada muestra de símbolo de modulación de pulso - código de 4 bits de la corriente se aplica como una señal moduladora a un modulador 300-S. Una corriente continua 302, que ocurre a la velocidad de frecuencia de muestra de 10.76 MHz, de una secuencia de 4 bits repetida compuesta de los valores de signo digitales { 1 , -1 , -1 , 1 } se aplica como una portadora centrada de DC a ambos moduladores 300-P y 300-S. Esta corriente continua 302 que es { 1 , -1 , - 1 , 1 , 1 , -1 , 1 , 1 , . . . } de muestras, se puede considerar para definir los valores de cuadrante de cada ciclo sucesivo de la función cos(p*n/2)-sen(p*n/2) = 1 .414*cos(p*n/2+p/4), en donde 1 .414 es una aproximación racional de 2 y n= índice de símbolo. Por lo tanto, la corriente de salida piloto modulada 304-P del modulador 300-P y la corriente de salida de la señal de datos modulada 304-S del modulador 300-S constituyen señales reales que se utilizan para definir señales complejas en forma codificada; es decir que una señal real de este tipo comprende una onda sinusoidal modulada de muestreada en cada cuadrante de cada ciclo de la misma , en donde el componente de "cos" real comprende valores no cero con signo ± que sin decodificar constituyen el componente R de valor no cero con signo ± de la señal compleja correspondiente, pero el componente "sen" real comprende valores cero que en forma codificada constituyen et componente ±1 de valor cero de la señal compleja correspondiente. Por lo tanto, tanto la corriente de salida piloto modulada 304-P y la corriente de salida de señal de datos modulada 304-S, que se aplican como entradas al filtro de respuesta de impulso finito (FI R) Nyquist de ra íz de N tomas multiplexada bifurcada 306, con señales centradas de DC reales que comprenden sólo 1 muestra por símbolo. Sin embargo, como se indica en la Figura 3, el filtro 306 deriva una salida que comprende una corriente continua de muestras de símbolo de banda lateral residual centrada de DC complejas en las cuales los componentes ±R y ±1 tienen valores no cero. De manera más particular, el filtro de N tomas 306 es un filtro simple que tiene un número non de tomas (por ejemplo, 55 tomas) . Sin embargo, como se muestra en la Figura 4, el filtro de N tomas 306 está organizado en l primer sub-filtro de respuesta de impulso finito de entrada ponderada (N + 1 )/2-tomas 308 (es decir, por ejemplo un sub-filtro de 28 tomas) el segundo sub-filtro de respuesta de impulso finito de entrada ponderada (N-1 )/2-tomas 310 (es decir, por ejemplo un sub-filtro de 27 tomas) y el multiplexor 31 1 . El primer sub-filtro 308 comprende todas las tomas de numeración par O, 2, 4, (N-3) y (N-1 ) del filtro de N tomas
306, mientras que el segundo sub-filtro 310 comprende todas las tomas de numeración non 1 , 3, 5 (N-4) y (N-2) del filtro de
N tomas 306. Estructuralmente, el primer sub-filtro 308 incluye (1 ) medios multiplicadores respectivos 312^ , 312n.3, . . .3122 y 3120, teniendo cada uno, un vaior apropiado correspondiente de uno de los coeficientes an-? , a„-3, . . .a2 y a0 aplicado como una entrada de multiplicador al mismo, (2) sujetadores de retraso de periodos de 2 muestras respectivos 314n.1 f 314n.3 l . . .3144 y 3142, junto con un sujetador de retraso de periodos de 1 muestra 316n (siendo la frecuencia de muestreo 10.76MHz) y (3) los sumadores 318„-3, . . .3182 y 3180. Estructuralmente, el segundo sub-filtro 310 incluye (1 ) medios multiplicadores respectivos 312n.2, 312n.4, . . . y 312? , teniendo cada uno, el valor apropiado correspondiente de uno de los coeficientes an.z, an.4, . . .y at aplicado como una entrada de multiplicador al mismo, (2) sujetadores de retraso de periodos de 2 muestras 314n.2, 314?.4, . . . 314s, (no mostrados) y 314s (no mostrado) junto con sujetadores de retraso de periodos de 1 muestra 31612 y 31622 y (3) los sumadores 318„-4, • • .318! junto con el sumador 320. Adicionalmente, el valor de cada muestra de símbolo que ocurre sucesivamente de la corriente de salida de señal de datos centrada 304-S se aplica simultáneamente como una entrada de multiplicando a todos y cada uno de los medios multiplicadores 312n.? , 312n.3, . . .3122 y 3120, del primer sub-fiitro 308 y a todos y cada uno de los medios multiplicadores 312n.2 ) 312n-4, • • • y 3121 ( del segundo sub-filtro 310. Además, el valor de cada muestra que ocurre sucesivamente de la corriente de salida piloto centrada 304-P, después de ser operada por x retraso de reloj 322 [en donde x= (índice de toma central) mod 4] se aplica como una entrada de sumando al sumador 320. Es evidente que el filtro 306 y cada uno de sus sub-filtros componentes 308 y 310 son filtros reales (es decir, no complejos). Sin embargo, la combinación del sub-filtro 308, el sub-filtro 310 y el multiplexor 31 1 operan conjuntamente para proporcionar una salida compleja del filtro 306. Primero, la operación de cada uno de los sub-filtros 308y310 produce la corriente de datos muestreados en su salida ¡ncluyendo ambos valores de muestra I con signo y R con signo en cada secuencia sucesiva de 4 muestras. Segundo, una corriente de salida de datos 324 del sub-filtro 308 ha pasado un retraso total que es un periodo de reloj que es más largo que el retraso total por el que pasó la corriente de salida de datos 326 del sub-filtro 310. Por lo tanto, las relaciones relativas entre las muestras ±R y ±l de la corriente de salida de datos 324 del sub-filtro 308 como una función de los periodos de frecuencia de muestreo de 10.76 MHz y las muestras ±R y ±l de la corriente de salida de datos 326 de' sub-filtro 310 como una función de los periodos de frecuencia de muestreo de 10 MHz son como se indica a continuación: Sin embargo, como se indica en la Figura 4, las corrientes de salida de datos 324 y 326 de los sub-filtros 308 y 310 se aplican como corrientes de entrada de datos al multiplexor 31 1 , que oscila cada periodo de muestra a la velocidad de reloj de frecuencia de muestra de 10.76 MHz para (1 ) conectar la corriente de salida de datos 324 del sub-filtro 308 a la corriente de salida de datos ±R 328 durante cada periodo de muestra non y a la corriente de salida de datos ±l 330 durante cada periodo de muestra par y (2) conectar la corriente de salida de datos 326 del sub-filtro 310 a la salida de datos ±l 330 durante cada periodo de muestra non y a la corriente de salida de datos ±R 328 durante cada periodo de muestra par. Por lo tanto, las relaciones relativas entre las muestras ±l dß la corriente de salida de datos 330 como una función de periodos de muestra sucesivos y las muestras ±R dß la salida 328 como una función de periodos de muestra sucesivos son como se indican a continuación:
Tabla 2 Ahora se hace referencia a las Figuras 5, 6 y 7. La Figura 5 muestra la relación en el dominio Z del valor de magnitud normalizado 1 de cada una de las muestras sucesivas en la salida de corriente de muestras 324 del primer sub-filtro 308 como una función de la ubicación de esa muestra en el plano real-imaginario (en donde la línea gruesa 400 representa la ubicación de la muestra 324 de salida durante el periodo de muestra 1 de la Tabla 1 ). La Figura 6 muestra la relación en el dominio Z del valor de magnitud normalizado de cada una de las muestras sucesivas en la salida de corriente de muestra 326 del segundo sub-filtro 310 como una función de la ubicación de esa muestra en el plano real - imaginario (en donde la línea 400 representa ahora la ubicación de la muestra 326 de salida durante el periodo de muestra 1 de la Tabla 1 ). Al comparar la Figura 6 con la Figura 5, es evidente que la Figura 6 representa una rotación de 1? de ciclo en ia dirección en sentido de las manecillas del reloj de la Figura 5. La operación del multiplexor 31 1 suma efectivamente la salida de la corriente de muestra 324 del primer sub-filtro 308 y la salida de la corriente de muestra 326 del segundo sub-filtro 310. La Figura 7, muestra ia relación en el dominio Z del valor de magnitud normalizado de cada una de las muestras sucesivas en la corriente de muestras de esta suma (representada por las salidas 328 y 330 de la Tabla 2). Como se indica en la Figura 7, el valor de magnitud normalizado de 1 en el primer % de un ciclo de secuencia y el cuarto % de un ciclo de sefcuencia cae a un valor de magnitud normalizado de 0 en el segundo1 /4 de un ciclo de secuencia y el tercer V*. de un ciclo de secuencia. Et resultado es que la energía de la señal de banda lateral residual superior es capturada, mientras la energía de la banda lateral inferior es eliminada. Por lo tanto, la salida real 328 y la salida imaginaria 330 mostradas en la Figura 4 constituyen la salida de banda lateral residual compleja centrada de DC del filtro 306 mostrado en la Figura 3. El convertidor de 1 muestra por símbolo de modulación de pulso - código a banda lateral residual centrada de DC arriba mencionado con control de amplitud de tono piloto es significativamente menos costoso y complejo de implementar en hardware que el convertidor de 2 muestras por símbolo de modulación de pulso - código a banda lateral residual centrada de DC con control de amplitud de tono piloto. Primero, la necesidad de sólo 1 muestra por símbolo de modulación de pulso - código en lugar de 2 muestras por símbolo de modulación de pulso - código reduce la implementaci?n de hardware en un 50% . Segundo, el uso de los moduladores reales 300-S y 300-P, en lugar de moduladores complejos, reduce adicionalmente la implementación de hardware. Tercero, el uso de un solo filtro de n tomas bifurcado, en lugar del uso de dos filtros de n tomas (es decir, complejo e imaginario) proporciona un ahorro adicional del 50% en el hardware del filtro. Cuarto, el uso de un solo filtro de n tomas real bifurcado permite un método de control de amplitud piloto único que proporciona un ahorro adicional del 35% en hardware. Quinto, el hecho de que no se requieren matemáticas complejas para generar una salida compleja del convertidor descrito de 1 muestra por símbolo de modulación de pulso - código a banda lateral residual centrada de DC reduce adicionalmente la implementación de hardware. Regresando a la Figura 2 , se verá que, en la modalidad preferida de la invención, el compensador x/x de seno digital está colocado entre la salida de corriente de muestra de banda lateral residual compleja centrada de DC del convertidor de banda lateral residual 200, que ocurre a una velocidad de frecuencia de muestra de 10.76 MHz, y la entrada al modulador digital de múltiples escalas 204. Esto es porque es preferible implementar compensación x/x de seno digital a una velocidad de frecuencia de muestra de 10.76 MHz menor que a una velocidad de frecuencia de muestra mayor. La compensación a velocidades de frecuencia de muestra mayores tiene las desventajas de una disipación generalmente mayor, mayor corriente, y la producción de interferencia electromagnética indeseable (EMI). Sin embargo, la compensación x/x digital se puede realizar a cualquier velocidad de frecuencia de muestra en el sistema (incluyendo 86.08MHz) antes de cualquier modulación real de las corrientes de muestra de datos ±R^ e ±l complejas en una portadora en el modulador digital de múltiples escalas 204. Por lo tanto, el modulador digital de múltiples escalas 204 se describirá en detalle antes de que el compensador de seno x/x 202 sea descrito en detalle. El modulador digital de múltiples escalas 204, en respuesta a las corrientes ±R e ±i de 1 muestra por símbolo aplicadas como entradas al mismo ocurriendo a velocidades de frecuencia de muestra de 10.76 MHz, deriva de manera selectiva, como una salida modulada controlada por el usuario, (1 ) una corriente centrada ±R con signo de 8 muestras por símbolo a una frecuencia de seudo-portadora relativamente baja de -23.08 MHz, (2) una corriente centrada R con signo de 8 muestras por símbolo a una frecuencia de seudo-portadora todavía menor de -17.08 MHz, ó (3) una corriente centrada ±R con signo de 8 muestras por símbolo a una frecuencia de portadora muy baja de 5.38 MHz, cuyas corrientes de salida ocurren a una velocidad de frecuencia de muestra de 86.08 MHz. La corriente de salida digital de -23.08 MHz después de la conversión a analógica por el convertidor sin signo 206 y el convertidor de digital a analógico 104, produce una señal analógica de 23.08 MHz modulada de corriente de símbolo no deseada y una señal de imagen analógica (Canal 3) de 63 MHz modulada de corriente de símbolo deseada (es decir, 63 M Hz = (86.08-23.08) MHz) . De igual manera, la corriente de salida digital de -17.08 MHz produce una señal analógica de 17.08 MHz modulada de corriente de símbplo no deseada y una señal de imagen analógica (Canal 4) de 69 MHz modulada de corriente de símbolo deseada (es decir, 69 MHz = (86.08-17.08) MHz). La corriente de salida digital de 5.38 MHz produce directamente una señal analógica de 5.38 MHz modulada de corriente de símbolo deseada. El modulador digital de múltiples escalas 204 se puede implementar ya sea de conformidad con un primer enfoque preferido mostrado en las Figuras 8-1 1 , abajo descrito, o un segundo enfoque preferido mostrado en las Figuras 12-16, abajo descrito. Ambos enfoques hacen uso de la modulación mediante una portadora exponencial compleja en la forma de una corriente continua de una secuencia corta repetida similar en ciertos aspectos a la corriente continua de la secuencia corta repetida mostrada en la Figura 3. De manera más particular, el modulador incluye un repetidor de muestreo para volver a muestrear la señal de modulación seguido por un modulador complejo provisto con una portadora exponencial. La relación de repetición de muestreo se selecciona de manera que la portadora exponencial se pueda realizar mediante una secuencia relativamente corta repetida de valores que ocurren a la velocidad de muestra de salida. La secuencia de portadora exponencial se puede generar mediante interpolación. El filtro de interpolación ideal para generar una portadora está representado por la función
que es de grado infinito, no causal y es de interés únicamente teórico. Sin embargo, debido a la periodicidad y grado infinito asumido de una corriente continua de una secuencia corta repetida, la salida de cualquier filtro de cualquier ancho de respuesta de impulso aplicado a esta corriente continua de secuencia corta repetida en un tiempo dado es una suma ponderada de las muestras de esta secuencia corta. La relación entre ciertas portadoras exponenciales complejas y secuencias cortas se muestra en la siguiente Tabla 3, en donde n= índice de muestra:
Tabla 3 Si el número de términos en una secuencia es 4 o menos, se incurre en errores despreciables para todas las selecciones de funciones de interpolación. Si el número de términos en una secuencia es 6 ú 8, se incurre en errores despreciables para ciertas selecciones de funciones de interpolación (que incluyen las funciones de interpolación usadas en cualquiera de ios arriba mencionados primer o segundo enfoque de implementación empleado por el modulador digital de múltiples escalas 204). Con referencia ahora a la Figura 8, se muestra un ejemplo del primer enfoque de implementación para derivar la corriente ±R de 8 muestras por símbolo centrada a -23.08 MHz (para usarla en generarla señal del Canal 3) como la salida del modulador digital de múltiples escalas de las corrientes ±R y ±l de 1 muestra por símbolo aplicadas como entradas al mismo del compensador de seno x/x 202. El convertidor de velocidad de muestreo 500 muestrea hacia abajo efectivamente las corrientes de datos ±R y ±l de 10.76 MHz a 6.24 MHz calculando ei valor interpolado que cada muestra de 10.76 MHz tendría si las corrientes de datos se muestrearan a 6.24 MHz. specíficamente, estos valores interpolador incluyen el factor de relación 10.76/6.24, que es equivalente a 269/156 (que es una cadena de 269 periodos de muestra a una velocidad de frecuencia de muestra de 10.76 MHz que son equivalentes en longitud de tiempo a una cadena de sólo 156 periodos de muestra a una velocidad de frecuencia de muestra de 6.24 MHz. Sin embargo, en la modalidad preferida, la velocidad de frecuencia de muestra real de las corrientes ±R y ±l a la salida del convertidor de velocidad de muestreo 500 (que se aplican como una entrada de datos al primer modulador complejo 502) todavía permanece a 1 .76 MHz. De conformidad con la explicación anterior, la entrada de portadora e"inp/2 al primer modulador 502 constituye una corriente continua de la secuencia de 4 muestras repetida 1 , -j, -1 , j a una velocidad de frecuencia de muestra de 10.76 MHz. El modulador 502 multiplica independientemente cada una de las muestras de las corrientes R e I en la entrada de datos del modulador 502 por las muestras correspondientes de la corriente continua en ia entrada de la portadora al modulador 502 para proporcionar dos corrientes de producto, cada una de las cuales incluye muestras R e í . Sin embargo, el modulador 502 incluye un multiplexor, similar en su operación al multiplexor 31 1 arriba descrito, para distribuir todas las muestras de producto R de ambas corrientes dß producto a una corriente de salida R del modulador 502 y para distribuir todas las muestras de producto I de ambas corrientes de producto a una corriente de salida I del modulador 502 (cada una de las corrientes de salida R e I del primer modulador 502 son indicativas de una corriente de -624/4= - 1 .56 MHz, que se mußstrßa a una velocidad dß frecuencia de muestra de 10.76 MHz). Las corrientes de salida R e I del primer modulador 502 se aplican como entradas al convertidor de velocidad de muestreo 504 que emplea un reloj de 86.08 MHz e interpolación para convertir la 1 muestra por símbolo a la velocidad de frecuencia de muestra de 10.76 MHz en 8 muestras por símbolo a una velocidad de frecuencia de muestra de 86.08 MHz y para muestrear hacia arriba efectivamente las corrientes de 6.24 MHz primero moduladas a 86.08 MHz, calculando el valor interpolado que cada muestra real de 86.08 MHz tendría si las corrientes indicativas de 6.24 MHz primero moduladas se muestrearan a 86.08 MHz. Específicamente, estos valores interpolados incluyen el factor de relación 6.24/86.08, que es equivalente a 39/538 (que es una cadena de sólo 39 periodos de muestra a una velocidad de frecuencia de muestra indicativa de 6.24 MHz que son equivalentes en longitud de tiempo a una cadena de 538 periodos de muestra a una velocidad de frecuencia de muestra de 86.08 MHz). Por lo tanto, la velocidad de frecuencia de muestra de las corrientes R e I en la salida del convertidor de velocidad de muestreo 504 (que se aplican como una entrada de datos al segundo modulador complejo 506) están ahora a 86.08 MHz. De conformidad con la explicación anterior, ia entrada de portadora e"inp 2 aplicada al segundo modulador 506 constituye una corriente continua de la secuencia de 4 muestras repetida 1 , -j , - 1 , j a u na velocidad de frecuencia de muestra de 86.08 MHz. El modulador 506 multiplica independientemente cada una de las muestras de las corrientes R e I en la entrada de datos del modulador 506 por las muestras correspondientes de la corriente continua en la entrada de la portadora al modulador 506 para proporcionar dos corrientes de producto, cada una de las cuales incluye m uestras R e I 502 (cada una de las corrientes de salida R e l del primer modulador 502 son indicativas de una corriente de -6.24/4= -1 .56 MHz, que se muestrea a una velocidad de frecuencia de m uestra de 1 0.76 MHz) . Sin embargo, el modulador 506 incluye un multiplexor, similar en su operación al multiplexor 31 1 arriba descrito, para distribuir todas las muestras de producto R de ambas corrientes de producto a una corriente de salida R del modulador 506 y para distribuir todas las muestras de producto I de ambas corrientes de producto a "basura", dß manera que sólo la corriente de salida R del mod ulador 506 se envía como una entrada al convertidor de digital a analógico 104 (como se indica mediante el bloq ue 508 en la Figura 8) . Como la corriente de salida del primer modulador 502 incluye un componente modulado de símbolo centrado a una frecuencia indicada de -6.24/4 = -1 .56 MHz debido al efecto de cada secuencia de 4 muestras sucesiva de la entrada de la portadora e"'""72 al mismo, el segundo modulador 506, que está en cascada con el primer modulador 502 y recibe este componente modulado de símbolo centrado de -1.56 MHz como una entrada, deriva una corriente de salida R que incluye componentes modulador de símbolo centrados a -1.56 MHz, -86.08/4=-21.52 MHz y la frecuencia de intermodulación resultante-1 .56+(21.52) = -23.08 MHz. Este componente modulado de símbolo de -23.08 MHz de la corriente de salida R del modulador digital de múltiples escalas 204 produce su imagen de 63 MHz (Canal 3) en la salida de señal analógica del convertidor de digital a analógico 104. Se debe notar que mientras ni el factor de relación de 269/156 empleado por el convertidor de velocidad de muestreo 500 ni el factor de relación de 39/538 empleado por el convertidor de velocidad de muestreo 504 es un entero, el producto en cascada de 269/156*39/538=8 de estos factores de relación es un entero que es justo igual en valor a la relación de la velocidad de frecuencia de muestra de 86.08 MHz de las 8 muestras por corriente de salida de símbolo del convertidor de velocidad de muestrep 504 a la velocidad de frecuencia de muestra de 10.76 MHz de la corriente de entrada de 1 muestra por símbolo al convertidor de velocidad de muestreo 500. Por lo tanto, el hecho que no hay reloj de 6.24 MHz para su uso con el convertidor de velocidad de muestreq 500 no afecta la precisión de los yalores de símbolo interpolados de la corriente de salida de 8 muestras por símbolo de ya sea el convertidor de velocidad de mußstreo 504 ó el segundo modulador 506. Con referencia ahora a la Figura 9, se muestra una especie del primer enfoque de implementación para derivar la corriente de 8 muestras por símbolo R centrada a -17.08 MHz (para usarla para generar la señal del Canal 4) como la salida del modulador digital de múltiples escalas dß las corrientes R e I de 1 muestra por símbolo aplicadas como entradas al mismo del compensador de seno x/x 202. Primero, el convertidor de velocidad de muestreo 600a es diferente del convertidor de velocidad de muestreo 500 arriba descrito en que las corrientes R e I de 10.76 MHz se muestrean hacia arriba efectivamente a 17.76 MHz. Es decir, se calculan las muestras interpoladas que habrían ocurrido si la señal representada por la señal muestreada de 10.76 MHz se muestrearan en realidad a 17.76 MHz. Específicamente, estos valores interpolados incluyen el factor de relación 17.76/10,76, que es equivalente a 444/269 (que es una cadena de 444 periodos de muestra a una velocidad dß frecuencia de muestra de 17.76 MHz que son equivalentes en longitud de tiempo a una cadena dß sólo 269 periodos de muestra a una velocidad de frecuencia dß muestra de 17.76 MHz. Segundo, en lugar de la entrada de la portadora e"^2 al primer modulador 502 arriba descrito, la entrada de la portadora al primer modulador 602a es e j ntt/2 que constituye una corriente continua de la secuencia de 4 muestras repetidas 1 , j, -1 , j. Tercero, el convertidor de velocidad de muestreo 604a di iere del convertidor de velocidad de muestreo 504 arriba descrito en que las corrientes R ß I de 17.76 MHz se muestrean hacia arriba efectivamente a 86.04 MHz calculando el valor interpotado que cada muestra de 17.76 MHz tendría si tas corrientes se muestrearan a 86.08 MHz. Específicamente, estos valores interpolados inciuyen el factor dß relación 86.08/17.76, que es equivalente a 269/1 1 1 (que es una cadena de 269 periodos dß muestra a una velocidad de frecuencia de muestra indicativa de 86.08 MHz que son equivalente en longitud de tiempo a una cadena de 1 1 1 periodos de muestra a una velocidad de frecuencia de muestra de 17.76 MHz. En otros aspectos, las operaciones de ios elementos 600a, 602a, 604a y 608a de la Figura 9 son similares a los elementos correspondientes arriba descritos 500, 502, 504, 506 y 508 de ta Figura 8. Como la corriente de salida del primer modulador 602a incluye un componente modulado de símbolo centrado a una frecuencia indicada de 17.76/4= 4.44 MHz debido al efecto de cada secuencia dß 4 muestras sucesiva de fa entrada de la portadora ej p/2 al mismo, el segundo modulador 606a, que está en cascada con el primer modulador 602a y recibe este componente modulado de símbolo centrado como una entrada, deriva una corriente de salida R que incluye componentes modulador de símbolo centrados a 4.44 MHz, -86.04/4=-21.52 MHz y la frecuencia de intermodulación deseada resultante 4.44 + (-21 .52)= -17.08 MHz. Este componente modulado de símbolo de - 17.08 MHz de la corriente de salida R del modulador digital de múltiples escalas 204 produce su imagen de 69 MHz (Canal 4) en la salida de la señal analógica del convertidor de digital a analógico 104. Una desventaja en la implementación de hardware de (a especie mostrada en la Figura 9 es que el convertidor de velocidad de muestreo 600a necesita ser de una calidad relativamente alta debido al pequeño porcentaje de Nyquist por el cual es transparente. Sin embargo, esta necesidad se relaja en las especies alternativas mostradas en la Figura 10 sustituyendo el convertidor de velocidad de muestreo 600b, que es efectivo al muestrear hacia arriba 10.76 MHz a 35.52 MHz, para el convertidor de velocidad de muestreo 600a, permitiendo así sustituir el convertidor de velocidad de muestreó 604b, que es efectivo para muestrear hacia arriba 35.52 MHz a 86.08 MHz, por el convertidor de velocidad de muestreo 604a. Sin embargo, en el caso de la Figura 10, es necesario emplear una entrada de la portadora einp/4 al convertidor de velocidad de muestreo 604b (en donde einp/4 constituye la secuencia de 8 muestras repetida continua 1 , 0.707+(±j*0.707), -(±j), -0.707+(±j*0.707), -1 , -0.707-(±j*0.707), -(±j), 0.707-(±j*0.707) a una velocidad de frecuencia de muestra de 86.08 MHz) para que el segundo modulador 606b derive una corriente de salida R que incluye componentes modulador de símbolo centrados a 4.44 MHz, -86.08/4= -21.52 MHz y la frecuencia de intermodulación deseada resultante 4.44 + (-21.52) = -17.08 MHz def componente modulado de símbolo de la corriente de salida R del modulador digital de múltiples escalas 204 que produce su imagen de 69 MHz (Canal 4) en la salida de señal analógica del convertidor de digital a analógico 104. En ei aparato anterior, los repetidores de muestreo tales como los elementos 600a ó 600b no tienen en realidad que proporcionar muestras a la velocidad repetida de muestreo (por ejemplo, 17.76 MHz). Lo que se requiere es que se genere un número de muestras que ocurrirían si se repite el muestreo a esa velocidad. El número incrementado de muestras se modula sucesivamente con la secuencia de portadora exponencial. Esta modulación se logra mediante la aplicación de la secuencia de la portadora que se repite de manera que las muestras sucesivas son moduladas mediante valores de secuencia sucesivos. Todo esto se puede lograr, en el tiempo disponible, porque un reloj de 86.08MHz esta disponible para llevar a cabo la interpolación de muestras para producir por ejemplo, los valores muestreados hacia arriba, que se pueden guardar en memoria y después leerse para modulación a una velocidad de muestreo arbitraria. También la interpolación de por ejemplo los repetidores de muestreo 604a ó 604b se puede realizar a una velocidad de muestreo arbitraria mientras el número requerido de muestras (por muestra de entrada) se produzca en intervalos que corresponden a los periodos de muestra de entrada (para llevar la operación en tiempo real). Sin embargo, los valores modulados proporcionados por los moduladores de salida (606a ó 606b por ejemplo) deben ocurrir a una velocidad predeterminada (86.08 MHz en este ejemplo) para producir las frecuencias de portadora moduladas deseadas. Con referencia ahora a la Figura 1 1 , se muestra el primer enfoque de implementación para derivar la corriente R de 8 muestras por símbolo centrada a 5.38 MHz IF (para generar la señal de banda base). Las corrientes R e I de 1 muestra por símbolo del compensador de seno x/x 202 se aplican al convertidor de velocidad de muestreo 700. El convertidor de velocidad de muestreo 700 muestrea hacia arriba las corrientes R e I de 10.76 MHz a 21 .52 M Hz. Como la relación de 21 .52 MHz es exactamente el doble de 10.76 MHz, esta conversión se puede lograr convencionalmente usando un reloj de velocidad de muestreo de 21 .52 MHz para el convertidor de muestreo 700 e insertando una muestra de valor cero entre cada par de muestras sucesivas de las corrientes R e I de 10.76 MHz y después sustituir el promedio de los valores de muestreo de ese par por su valor cero. La entrada de la portadora ejnp/2 al modulador 702 constituye una corriente continua de la secuencia de 4 muestras repetida 1 , -j, -1 , j* a una velocidad de frecuencia de muestra de 21.52 MHz. El modulador 702 multiplica independientemente cada una de las muestras de las corrientes R e I en la entrada de datos del modulador 502 por las muestras correspondientes de la corriente continua en la entrada de la portadora al modulador 702 para proporcionar dos corrientes de producto, cada una de las cuales incluye muestras R e í . Sin embargo, el modulador 702 incluye un multlplexor, similar en su operación al multiplexor 31 1 arriba descrito, para distribuir todas las muestras de producto R dß ambas corrientes de producto a una corriente de salida R del modulador 702 y para distribuir todas las muestras de producto I de ambas corrientes de producto a una corriente de salida I del modulador 702 (cada una de las corrientes de salida R e I del primer modulador 702 es una corriente de 5.38 MHz, que se muestrea a una velocidad de frecuencia de muestra de 21 .52 MHz). Se requiere que el convertidor de velocidad de muestreo 704 muestree hacia arriba las corrientes de salida de datos de R e I de la velocidad de muestreo de 21 .52 MHz provenientes del primer modulador 702 a corrientes de salida de datos de R e I de la velocidad de muestreo de 86.08 MHz del convertidor de velocidad de muestreo 704. Esta conversión se puede realizar de manera convencional usando un reloj de velocidad de muestreo de 86.08 MHz para el convertidor de velocidad de muestreo 704 e insertando 3 muestras de valor cero entre cada par de muestras sucesivas de las corrientes R e I de 21.52 MHz y después sustituyendo un valor adecuado de muestreo interpolado para cada uno dß estos 3 valores cero de ese par. Esto produce un corpponente de datos modulados de símbolo de la corriente de salida R del modulador digital de múltiples escalas 204 a una velocidad de frecuencia de muestra de
86.08 MHz que produce la banda base deseada de 5.38 MHz IF en la salida de señal analógica del convertidor de digital a analógico 104.
En el primer enfoque empleado por el modulador digital de múltiples escalas 204, la implementación mostrada en la Figura 1 1 , que sólo requiere un modulador complejo, difiere de las respectivas ímplementaciones mostradas en las Figuras 8, 9 y 10, cada una de las cuales requiere dos moduladores complejos en cascada. Sin embargo, en todas estas implementaciones del primer enfoque, cada una de las corrientes de entrada R e f complejas de los moduladores complejos 502, 602a, 602b y 702, aplicadas respectivamente, como entradas al convertidor de velocidad de muestreo 504, 604a, 604b y 7Ó4 (que convierten 1 muestra por símbolo a 8 muestras por s ímbolo) comprende valores de muestra de una o más frecuencias de portadora compleja que ya han sido moduladas por valores de símbolo de datos. En el segundo enfoque empleado por el modulador digital de múltiples escalas 204, mostrado en la Figura 12, et convertidor de 1 muestra por símbolo a 8 muestras por símbolo 800, que operan a una velocidad de frecuencia de muestra de 86.08 MHz, tiene cada una de las corrientes de entrada ±R y ±l complejas del compensador de seno x/x 202 aplicadas como entradas ai mismo y cada una de las corrientes de salida ±R y ±l complejas con valor de símbolo de datos que todavía tienen que ser moduladas del mismo se aplican como las entradas de modulación al modulador complejo 802. El generador de portadora compleja 804, que opera a una velocidad de frecuencia de muestra de 86.08 MHz, deriva las corrientes de salida de portadora ±R y ±l complejas que definen selectivamente los valores de muestreo de una seudo-portadora de -23.08 MHz de magnitud constante (producida por el producto compiejo de las frecuencias de -21.52 y -1.56 MHz de magnitud constante) para el Canal 3, los valores de muestra de una seudo-portadora de -17.08 MHz de magnitud constante (producida por et producto complejo de las frecuencias de -21 .52 y 4.44 MHz de magnitud constante) para el Canal 4 ó los valores de muestra de 5.38 MHz de magnitud constante para banda base. Las corrientes de salida de la portadora ±R y ±l complejas del generador de portadora compleja 804 se aplican como entradas de portadora al modulador complejo 802. Las corrientes de salida ±R y ±l complejas valuadas de símbolo de datos modulados del generador de portadora complejo 804, que ocurren a la velocidad de frecuencia de muestra de 86.08 MHz, se aplican como entradas al bloque 806, que envía sólo la corriente de salida ±R al convertidor sin signo 206. Una primera modalidad estructural del generador complejo 804 comprende el generador de frecuencia compleja muestreada mostrada en la Figura 15, junto con el medio de control de fase mostrado en la Figura 13, que genera 5 corrientes continuas de valores de control de fase que se suministran como entradas al generador de frecuencia compleja muestreada de la Figura 15. Como se muestra en la Figura 13, estas 5 corrientes continuas comprenden (1 ) µ y 18µ corrientes continuas que definen valores de control de fase necesarios para la generación en la Figura 15 de los valores de fase de las corrientes continuas ±R y ±l de una frecuencia sinusoidal muestreada deseada F0 (es decir, 1.56 MHz para el Canal 3 ó 4.44 MHz para el Canal 4 ocurriendo a una frecuencia de muestra dada (es decir, 86.08 MHz) F0 y (2) formas de onda de temporización rectangulares continuas P SB, PMSB, y PM DS B que también necesita el generador de frecuencia compleja muestreada de la Figura 15. Con referencia a la Figura 13, se aplica un valor constante J (en donde J = 39 para el Canal 3 y en donde J = 1 1 1 para el Canal 4) como un primer sumando al primer sumador 900. Cada valor sucesivo de una corriente de salida de suma del primer sumador 900, después de ser retrasado 1 periodo de muestra de la frecuencia de muestra dada (es decir, 86.08 MHz) Fs por el circuito de retención 902, se aplica como una entrada al medio de lógica binaria 904 de módulo K=538. Cada vaior de la corriente de salida del medio de lógica 904 se aplica como un segundo sumando al primer sumador 900 y como un primer sumando al segundo sumador 906. Cuando el valor de entrada al medio de lógica binaria 904 de módulo K está entre 1 y K-1 (en donde K= 537), el valor de salida del mismo es igual a ese valor de entrada, pero cuando ei valor de entrada al mismo es mayqr que K-1 (por ejemplo, K=538) el valor de salida del mismo es igual a ese valor de entrada menos K (por ejemplo, K=538). Por lo tanto, ia combinación de J, el primer sumador 900, el circuito de retención 902 y el medio de lógica binaria 904 de módulo K cooperan para derivar un valor de salida del medio 904 que se incrementa mediante el valor positivo de J cada periodo de muestra hasta que el valor positivo acumulado es mayor que el valor positivo K, en cuyo momento el valor positivo K se resta de este valor acumulado. -K/2 (por ejemplo, -K/2=-269) se aplica como un segundo sumando al segundo sumador 906. Por lo tanto, los valores de suma respectivos de la corriente de salida del segundo sumador 906, que caen en un rango de -269 a +268 y constituyen ia corriente de entrada de control de fase µ al generador de frecuencia compleja muestreada mostrado en la Figura 15, se centran aproximadamente un valor 0 (en lugar de tener todos los valores positivos). Los valores respectivos de esta corriente de entrada de control de fase µ, después de ser multiplicados por 18 en el bloque 908, forman una corriente de salida que constituye la corriente de entrada de control de fase 18µ a este generador de frecuencia compleja muestreada mostrado en la Figura 15. El medio de lógica binaria de módulo K 904 aplica un reloj envolvente como una entrada al contador binario de 2 bits 910 y el circuito basculante de retraso 912 cada vez que resta un valor positivo K de su valor acumulado. Los respectivos estados binarios de las corrientes de salida del bit menos significativo PLsß y del bit más significativo PMS B del contador 910 se aplican como corrientes de entrada de control de temporización al generador de frecuencia compleja muestreada mostrado en la Figura 15. Además, la corriente de salida del PMS B del contador 910 se aplica como una corriente de entrada al circuito basculante de retraso 912 y la corriente de salida del circuito basculante de retraso 912 se aplica a una primera entrada de la compuerta O EXCLUSJVA 914. Un valor de signo exponencial seleccionado, que corresponde al signo de fase deseado de la corriente de salida ±R del generador de frecuencia compleja muestreada mostrado en la Figura 15 con relación al signo de fase de ta corriente de salida ±i del mismo, se aplica a una segunda entrada de la compuerta O EXCLUSIVA 914. La corriente de salida de la compuerta O EXCLUSIVA 914 constituye la corriente de entrada de control de temporización PMDS B al generador de frecuencia compleja muestreada mostrado en la Figura 15. Con referencia ahora a la Figura 15, la corriente de entrada de control de temporización PDMS B se aplica a una cadena de nueve circuitos de retención de retraso de 1 periodo de muestra (por ejemplo, periodo de 86.08 MHz) 1000-1 a 1000-9; la corriente de entrada de control de temporización PLSB se aplica a una cadena de seis circuitos de retención de retraso de 1 periodo de muestra 1001 -1 a 1001 -6; la entrada de control de temporización PMS B se aplica a una cadena dß nueve circuitos de retención de retraso de 1 periodo de muestra 1002-1 a 1002-9; la entrada de control de fase µ se aplica a una cadena de siete circuitos de retención de retraso de 1 periodo de muestra 1003-1 a 1003-7, y la entrada de control de fase 18µ se aplica a una cadena R que comprende diez circuitos de retención de retraso de 1 periodo de muestra 1004-1 a 1004-10. Inmediatamente después de cada uno de los circuitos de retención de retraso 1004-1 , 1004-3, 1004-6 y 1004-9 de la cadena R hay uno de los circuitos de signo (S) correspondientes 1005- 1 , 1005-3, 1005-6 y 1005-9. El valor del signo de cada uno de los circuitos de signo 1005-1 y 1005-6 se determina de conformidad con el valor binario de la salida de uno de los circuitos de retención de retraso correspondientes 1001 -1 y 1001-6. Debido a la presencia del inversor 1006-3, el valor del signo dß los circuitos de signo 1005-3 se determina de conformidad con el negativo del valor binario de la salida del circuito de retención de retraso 1001 -3. El valor del signo de los circuitos dß signo 1005-9 se determina de conformidad con el valor binario de la salida del ci rcuito de retención de retraso 1000-9. Inmediatamente después de cada uno de los circuitos de retención de retraso 1 004-2 , 1 004-5 y 1004-8 de la cadena R hay un sumador correspondiente de los sumadores 1 007-2 , 1007-5 y 1 007-8. El sumador 1 007-2 suma el valor 31 al valor de salida de cada circuito de retención de retraso 1 004-2 ; el sumador 1 007-5 suma el valor 41 gl valor de salida de cada circuito de retención de retraso 1 004-5, y el sumador 1007-8 suma el valor 26 al valor de salida de cada circuito de retención de retraso 1004-8. Inmediatamente después de cada uno de los circuitos de retención de retraso 1 004-4 y 1 004-7 de la cadena R hay un multipl icador correspondiente de los multiplicadores 1 008-4 y 1 008-7. El multiplicador 1 008-4, que realiza la porción R de una primer función de modulación exponencial compleja , multip lica el valor de salida del circuito de retención de retraso 1004-4 por el valor de salida del circuito de retención de retraso 1 003-4 y el multiplicador 1 008-7, que realiza la porción R de una segunda función de modulación exponencial compleja , multiplica el valor de salida del circuito de retención de retraso 1004-7 por el valor de salida del circuito de retención de retraso 1003-7. La corriente de los valores de salida del circuito de retención 1 004- 1 0 de la Figura 1 5 constituye la corriente de salida ±R del generador de portadora compleja 802. Los expertos en la técn ica del diseño de circuitos digitales reconocerán que la salida de señal del sumador 1007-8 se describe mediante una función de polinomio de la forma + aµ3 + ß µ2 ± ?µ + p.
En el circuito ejemplar de la Figura 15, los valores de a, ß, K y p son 18, 31 , 41 y 26, respectivamente. El último circuito de signo 1005-9 en la cadena de procesamiento multiplica efectivamente los valores generados por una secuencia que se repite de valores que determina la polaridad de la señal resultante. La corriente de salida ±l del generador de portadora compleja 802 se deriva en la Figura 15 aplicando la corriente de salida 18µ del circuito de retención de retraso 1004- 1 (es decir, la corriente de entrada 18µ a la Figura 15 retrasada 1 periodo de muestra) a una cadena I que corresponde con la cadena R antes mencionada excepto por la ausencia de un circuito de retención de retraso que corresponda al circuito de retención de retraso 1004- 1 . Específicamente, la cadena I comprende los circuitos de retención de retraso 1009-2 a 1009-10, los circuitos de signo 1010-1 , 1010-3, 1010-6 y 1010-9, los sumadores 101 1 -2, 101 1 -5 y 101 1 -8, así como los multiplicadores 1012-4 y 1012-7. Debido a la presencia de los inversores 1006-1 y 1006-6, el valor de signo de cada uno de los circuitos de signo 1010- 1 y 1010-6 se determina de conformidad con el negativo del valor binario de la salida del circuito de retención de retraso correspondiente de los circuitos de retención de retraso 1001 -1 y 1001 -6. El valor del signo de los circuitos de signo 1010-3 se determina de conformidad con el valor binario de la salida del circuito de retención de retraso 1001 -3. El valor del signo de los circuitos de signo 1010-9 se determina de conformidad con el valor inario de la salida del circuito de retención de retraso 1002-9. Los sumadores 1011-2, 101 1 -5 y 101 1 -8 de la cadena I realizan la misma función que los sumadores 1007-2, 1007-5 y 1007-8 de la cadena R y los multiplicadores 1012-4 y 1012-7 de la cadena l realizan la porción I de las primera y segunda funciones de modulación exponenciales para la cadena R realizadas por los multiplicadores 1008-4 y 1008-7. La salida del sumador 101 1 -8 se puede describir mediante la función de polinomio ± 18µ3 ± 31 µ2 + 41 µ+26. El circuito de signo 1010-9 determina la polaridad de la señal de salida ± l . En la operación del generador de frecuencia compleja mµestreada mostrado en la Figura 15, el tipo de forma de onda generada por las corrientes de salida muestreadas ± R y ± I de este generador de frecuencia compleja muestreada se determina mediante el valor que multiplica µ, y los valores respectivos de los sumandos aplicados a los sumadores de las cadenas R e í. En el presente caso, los valores respectivos 18, que multiplica µ, y 31 , 41 y 26, que son los sumandos aplicados a los sumadores de las cadenas R e í, son valores de interpolación de 4 tomas de energía suplementaria mínima que definen una forma de onda sinusoidal compleja para las corrientes de salida muestreadas ± R y ± l de este generador de frecuencia compleja muestreada. Sin embargo, el vaior de frecuencia deseada generada F0 a una frecuencia de muestreo Fs de estas corrientes de salida muestreadas ± R y ± l se determina mediante los valores de fase muestreados sucesivos de las corrientes de entrada µ y 18µ aplicadas a la Figura 15 (ya que la frecuencia es igual a la velocidad de tiempo de cambio de fase). De manera más específica, la relación 4F0/Fß es igual a la relación de entero de J/K en la Figura 13, mientras F0/F, • %. Por lo tanto, las frecuencias deseadas apropiadas -1.56 MHz y -21 .52 MHz para derivar una seudo-portadora de -23.08 MHz a una frecuencia de muestrep de 86.08 MHz para el Canal 3 son generadas por un valor de 39 para J y un valor de 538 para K. De igual manera, las frecuencias deseadas apropiadas 4.44 MHz y -21 .52 MHz para derivar una seudo-portadora de -17.08 MHz a una frecuencia de muestreo de 86.08 MHz para el Canal 4 son generadas por un valor de 1 1 1 para J y un valor de 538 para K. Adicionalmente, una portadora dß banda base de 5.38 MHz Fo es derivada para Fs=86.08 MHz empleando un valor entero de 269 para J y un valor entero de 1076 para K, proporcionando así J/K= Y*.. En algunos casos, et hardware de implementación se puede minimizar insertando y reemplazador de escala 916, mostrado en la Figura 14, entre el segundo sumador 906 y x18 bloque 908. Por ejemplo, en hardware capaz de derivar de manera selectiva la portadora de banda base de 5.38 MHz, la portadora apropiada para el Canal 3 o la portadora apropiada para el Canal 4 (en el cual el valor 39, 1 1 1 ó 269 se emplea selectivamente para J), podría ser deseable emplear el reemplazador de escala 916 para incrementar el rango de valor que se extiende desde -269 a 268, usado para derivar la portadora apropiada para el Canal 3 ó el Canal 4, a -538 a 537 para su uso en derivar la portadora de banda base de 5.38 MHz. Los beneficios del circuito de control de fase mostrado en ia
Figura 13 son que se puede usar con ta Figura 15 para generar un valor de frecuencia deseado y que no requiere un divisor relativamente complicado y costoso en su implementación dß hardware. Un circuito de control de fase alternativo se muestra en la Figura 16. El beneficio del circuito de control de fase alternativo de ta Figura 16 es que el valor de frecuencia deseado generado es exacto. Con referencia ahora a la Figura 16, se aplica un valor constante J como un primer sumando af primer sumador 1 100a. Cada valor sucesivo de ung corriente de salida de suma del primer sumador 1 100a, después de ser retrasado 1 periodo de muestra de la frecuencia de muestra Fß por el circuito de retención 1 102a, se aplica como una entrada al lógico binario de módulo 4K 1 104a. Cada valor de la corriente de salida de la lógica 1 104a se aplica como un segundo sumando al primer sumador 1 100a y como una entrada al divisor K 1105a. Una primer corriente de salida del divisor K 1105a, que define valores restantes sucesivos del cociente calculado por el mismo, se aplica como un primer sumando a un segundo sumador 1106a, que tiene el valor -K/2 aplicado como un segundo sumando. Los respectivos valores de suma de ia corriente de salida del segundo sumador 1 106a, que caen en un rango de -K/2 a K/2-1 y constituyen la entrada de control de fase µ a la Figura 15, están centrados aproximadamente un valor 0 (en lugar de tener valores todos positivos) . Los valores respectivos de esta entrada de control de fase µ, después de ser multiplicados por 18 por el bloque 1 108a, forman una corriente de salida de control de fase que constituye la entrada de control de fase 18µ a la Figura 15. El divisor K 1 105a también deriva una segunda corriente de salida que define valores sucesivos de parte entera de 2 bits del cociente calculado por el mismo, ya que 4K/K=4. Por lo tanto, las segundas corrientes de salida comprenden una corriente de control de temporización PLS B , que define el estado binario del bit menos significativo de cada valor de parte entera de 2 bits, y una corriente PM S B de control de temporización, que define el estado binario del bit más significativo de cada valor de parte entera de 2 bits; estas corrientes PMSB y PL S B de control de temporización se aplican como entradas a la Figura 15 y como primera y segunda entradas a la compuerta O EXCLUSIVA 1 13a. La corriente de salida de la compuerta O EXCLUSIVA 1 13a se aplica como una primera entrada a la compuerta O EXCLUSIVA 1 14a. Un valor designo exponencial se aplica como una segunda interna la compuerta O EXCLUSIVA 1 14a, el cual corresponde al signo de fase deseado de la corriente de salida ± R del generador de frecuencia compleja muestreada mostrado en la Figura 15 con relación al signo de fase de la corriente de salida ± l del mismo. La corriente de salida de la compuerta O EXCLUSIVA 1 14a se aplica como la corriente de entrada eje control de temporización PDM S B a la Figura 15.
La corriente de salida con valor ± R muestreada del modulador digital de múltiples escalas 204, después de ser convertida a corriente dß salida con valor R positivo (+) por el convertidor sin signo 206, se aplica como una corriente de muestras digitales a fa entrada del convertidor de digital a analógico 104. La salida analógica del convertidor de digital a analógico 104 incluye una señal de ancho de banda de símbolo de 6 MHz centrada en la frecuencia de imagen (69 MHz para el Canal 4 ó 63 MHz para el Canal 3) con respecto a la frecuencia de velocidad de muestreo (86.08 MHz) de una señal de ancho de banda de símbolo de 6 MHz centrada en la frecuencia de seudo-portadora (-17.08 ó -23.08 MHz) ó una señal de ancho de banda de símbolo de 6 MHz centrada en 5.38 MHz. El filtro analógico 106 tiene una banda de paso de frecuencia que pasa la señal del Canal 4 centrada de 69 MHz, la señal del Canal 3 centrada de 63 MHz y la señal de banda base centrada de 5.38MHz, pero rechaza las señales de seudo-portadora de- 17.08 y -23.08 MHz moduladas de símbolo. Ahora se hace referencia a la Figura 17, que es una gráfica de la magnitud normalizada de una expresión de seno x/x sobre un rango de frecuencia que se extiende desde -86.08 MHz a 86.08 MHz. También se muestra en la Figura 17 el efecto variable de ia expresión dß seno x/x en magnitudes sobre el ancho dß banda de 6 MHz centrada en (as respectivas frecuencias d interés de -69 MHz (Canal 4), -63 MHz (Canal 3), seudo-portadora de -23.08 MHz, seudo-portadora de -17.08 MHz, banda base de 5.38 MHz, banda base de 5.38 MHz, seudo-portadora de 17.08 MHz, seudo-portadora de 23.08 MHz, 63 MHz (Canal 3). Sólo la "pendiente" de la forma espectral de la expresión de seno x/x de 6 MHz de cada una de las bandas base requiere una corrección de inclinación de x/senox sobre su ancho de banda de 6 MHz para que sea plana (como se muestra en la Figura 18 medíante la intersección de la expresión x/senox 1300 con el ancho dß banda de 6 MHz de cada uno del Canal 3, el Canal 4 y la banda base de 5.38 MHz I F) . El valor de ganancia adecuado de x/senox para cada una de las frecuencias centrales de 5.38, 63 y 69 MHz se logra cambiando la magnitud de referencia de DC empleada por el convertidor de digital a analógico 104. Sin embargo, la operación realizada por el compensador digital de seno x/x, que ocurre antes de las corrientes de datos muestreadas cornplejas ± R y ± l de modular una portadora, es la que proporciona la corrección de inclinación apropiada de x/senox de la "pendiente" de forma espectral sobre un ancho de banda de 6 MHz a la velocidad de frecuencia de muestreo de estas corrientes de datos muestreadas. Preferiblemente, como se muestra en la Figura 2, el compensador de seno x/x 202 está localizado inmediatamente antes del modulador de múltiples escalas 204 y opera a una velocidad de frecuencia de muestreo de 10.76 MHz. Él compensador de seno x/x 202 que opera a una velocidad de frecuencia de muestreo de 10.76 MHz, es capaz de realizar una corrección simple, pero aproximada, de la inclinación de x/senox de la pendiente lineal de la forma espectral de seno x/x de 5.38, 63 ó 69 M Hz en un ancho de banda de 6 MHz, o una corrección de inclinación de x/senox de "pendiente" siguiendo la curva más exacta de cualquiera de estas formas espectrales. El enfoque aproximado se implementa con el siguiente filtro de 3 tomas, que opera cada una de las corrientes de entrada de datos complejas ± R y ± l al compensador de seno x/x 202 del convertidor de banda lateral residual 200:
H_?_(z) = z + a-j • (i-"2)
Este filtro inclina previamente estas corrientes de entrada de datos complejas ± R y ± l de manera opuesta a la "inclinación" que "seno(x)/x" será impuesta más adelante por el convertidor de digital a analógico 104. Sin embargo, este enfoque aproximado no es un inverso verdadero y produce una distorsión parabólica de la banda "corregida". Como la forma real de pendiente de la forma espectral de seno x/x es no lineal, la técnica de inclinación previa aproximada no es totalmente óptima pero es efectiva. Específicamente, la técnica de inclinación previa aproximada hace que se distorsione ia forma del coseno elevado a la raíz de la señal analógica, pero el ecualizador del receptor de televisión puede compensar este defecto remanente.
En la técnica de inclinación previa de x/senox no lineal, la el x/seno(x) característico del convertidor de digital a analógico 104 en el canal que se va a compensar es descompuesto en partes simétricas pares y nones en su centro de canal. La parte simétrica par, que tiene forma de arco, se hace coincidir con un filtro simétrico par de coeficiente real (aproximadamente DC en lugar del centro del canal). La parte simétrica non es igual a {x/seno(x)/((1 - 2*ß)+2*ß*cos(2*p*f/f«))} y efectivamente tiene una forma lineal residual a través del ancho de banda de corrección de 6 MHz a 4 o más muestras por símbolo (que está más que satisfecho por las 8 muestras por símbolo de la corriente de datos de portadora modulada aplicada al convertidor de digital a analógico 104). Esta parte simétrica non de forma lineal residual se hace coincidir con un filtro anti-simétrico non de coeficiente complejo. Preferiblemente, el filtrado en el compensador de senox/x digital 202 mediante un filtro simétrico espectralmente par y un filtro anti-simétrico espectralmente non en cascada ocurre a una velocidad de frecuencia de muestreo de 10.76 MHz en tas muestras de la corriente de datos centrada de DC compleja ± R y ± I de 1 muestra por símbolo. A una velocidad de símbolo de 10.76
Msímbolos/segundo en un ancho de banda de canal de 6 MHz, la compensación se lleva a cabo en 55% del círculo de unidad en el dominio z (z"1=e'j?T*, Ts= separación de símbolo en tiempo). Aunque la señal que se está corrigiendo en el compensador de seno x/x 202 pertenece a un canal analógico particular (por ejemplo, et canal de televisión 3 ó 4) y está siendo corregida previamente con un procesamiento de una muestra por símbolo a una velocidad de frecuencia de muestreo de 10.76MHz, el efecto que se está cancelando es producido posteriormente por el convertidor de digital a analógico 104 que está siendo medido en tiempo a una velocidad de frecuencia de muestreo 8 veces mayor de 86.08 MHz. Los circuitos ejemplares de los filtros compensadores de seno x/x en cascada se ilustran en la Figura 19 los cuales se comprenderá que son la cascada de dos filtros transversales de 3 tomas. Se puede lograr mayor precisión en la compensación de seno x/x usando filtros con un mayor número de tomas. Adicionalmente, el compensador de seno x/x 202 incorpora un multiplexor (no mostrado), similar en operación al multiplexor 31 1 arriba descrito del convertidor de banda lateral residual 200, para hacer que todos ios valores de x/senox calculados que sean reales sean enviados como la corriente de salida de datos ± R del mismo y todos los valores de x/senox calculados que sean imaginarios sean enviados como la corriente de salida de datos ± l del mismo. En una implementación práctica del modulador de banda lateral residual digital 102, se empleó un complemento de código binario 2 para realizar todos los cálculos. Adicionalmente, aunque todos los aspectos arriba descritos de la presente invención se describen en el ambiente de un modulador de banda lateral residual digital 102, se debe comprender que un subgrupo de uno o más de estos aspectos de la invención puede encontrar utilidad general en varios tipos de aparatos que son diferentes del modulador de banda lateral residual digital 102, tal como en moduladores QAM u OFDM. Por lo tanto, se pretende que la presente invención esté limitada únicamente por el alcance de las reivindicaciones anexas.