JPH0824263B2 - フルエンシー処理式ｄ―ａ変換装置 - Google Patents
フルエンシー処理式ｄ―ａ変換装置Info
- Publication number
- JPH0824263B2 JPH0824263B2 JP1146743A JP14674389A JPH0824263B2 JP H0824263 B2 JPH0824263 B2 JP H0824263B2 JP 1146743 A JP1146743 A JP 1146743A JP 14674389 A JP14674389 A JP 14674389A JP H0824263 B2 JPH0824263 B2 JP H0824263B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- converter
- fluency
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＤ−Ａ変換装置、特にフルエンシー処理法を
利用したフルエンシーＤ−Ａ処理式変換装置に関するも
のである。
利用したフルエンシーＤ−Ａ処理式変換装置に関するも
のである。
（ロ）従来の技術 離散的なデータ系列を滑らかに補間する手法としてス
プライン関数による補間が知られている。この手法は、
点と点とを滑らかな曲線、すなわちスプライン関数で結
ぶ処理方式であるが、区分的多項式であることスプライ
ン関数を応用した情報処理がいろいろな分野で研究され
実用化されている。また、このスプライン関数を利用し
たスプライン処理方式の延長として、近年、フルエンシ
ー処理方式が提案され実用化され始めている。
プライン関数による補間が知られている。この手法は、
点と点とを滑らかな曲線、すなわちスプライン関数で結
ぶ処理方式であるが、区分的多項式であることスプライ
ン関数を応用した情報処理がいろいろな分野で研究され
実用化されている。また、このスプライン関数を利用し
たスプライン処理方式の延長として、近年、フルエンシ
ー処理方式が提案され実用化され始めている。
「フルエンシー」とは、“滑らかさ”を意味してお
り、フルエンシー処理は、例えばデイジタル時系列信号
からアナログ時系列信号に変換するＤ−Ａ変換の場合を
例にとると次のようになる。
り、フルエンシー処理は、例えばデイジタル時系列信号
からアナログ時系列信号に変換するＤ−Ａ変換の場合を
例にとると次のようになる。
すなわち、通常は階段状となるD/A変換出力データの
間隔を、滑らかな関数、すなわちフルエンシー関数（名
称は異なるが実質はスプライン関数と同じである）の曲
線で結んで、直接、滑らかなアナログ信号を出力しよう
とするものである。こうすることによつて従来、Ｄ−Ａ
変換出力波形が階段状の非連続関数状態を呈していた欠
点、例えば雑音成分を除くための後段におけるフイルタ
リング処理を不要にできる利点があると共に、何よりも
滑らかなアナログ出力が直接とり出せるという優れた特
徴があるため今後、多方面の技術分野への応用が期待さ
れている。
間隔を、滑らかな関数、すなわちフルエンシー関数（名
称は異なるが実質はスプライン関数と同じである）の曲
線で結んで、直接、滑らかなアナログ信号を出力しよう
とするものである。こうすることによつて従来、Ｄ−Ａ
変換出力波形が階段状の非連続関数状態を呈していた欠
点、例えば雑音成分を除くための後段におけるフイルタ
リング処理を不要にできる利点があると共に、何よりも
滑らかなアナログ出力が直接とり出せるという優れた特
徴があるため今後、多方面の技術分野への応用が期待さ
れている。
第４図は上記フルエンシー処理方式を利用した従来の
フルエンシーＤ−Ａ変換装置を示す。
フルエンシーＤ−Ａ変換装置を示す。
同図において１はシステムのタイミング制御装置、2
-1,2-2,2-3…2-nはスプライン関数の曲線を発生する各
スプライン関数曲線発生器、3-1,3-2,3-3,……3-nは各
Ｄ−Ａ変換器、4-1,4-2,4-3……4-nはデータバスＢから
のデータをラツチする各バツフア、５は加算回路、を示
す。
-1,2-2,2-3…2-nはスプライン関数の曲線を発生する各
スプライン関数曲線発生器、3-1,3-2,3-3,……3-nは各
Ｄ−Ａ変換器、4-1,4-2,4-3……4-nはデータバスＢから
のデータをラツチする各バツフア、５は加算回路、を示
す。
動作においては、タイミング制御装置１からのトリガ
ーパルスにもとづいて各関数曲線発生器2-1〜2-nからの
位相の異なるスプライン関数状のインパルス波形電圧r1
〜rnが発生され、それらが各D/A変換器3-1〜3-nの基準
電圧端子へ与えられ各D/A変換器の基準電圧を変動させ
る。その際、各バツフア4-1〜4-nには、タイミング制御
装置１からのラツチ制御信号S1,S2,…Snのもとで、デー
タバスＢからのデイジタルデータがずれてラツチされて
いるので各D/A変換器3-1〜3-nではスプライン関数のイ
ンパルス電圧と上記デイジタルデータが乗算され、各D/
A変換器の出力にはインパルス状のアナログ波形出力が
発生される。各D/A変換器はタイミングが所定時間ずれ
ているのでそれらの出力を加算回路５で加算すれば、滑
らかな（フルエンシーな）合成されたアナログ波形出力
が直接とり出されるようになつている。
ーパルスにもとづいて各関数曲線発生器2-1〜2-nからの
位相の異なるスプライン関数状のインパルス波形電圧r1
〜rnが発生され、それらが各D/A変換器3-1〜3-nの基準
電圧端子へ与えられ各D/A変換器の基準電圧を変動させ
る。その際、各バツフア4-1〜4-nには、タイミング制御
装置１からのラツチ制御信号S1,S2,…Snのもとで、デー
タバスＢからのデイジタルデータがずれてラツチされて
いるので各D/A変換器3-1〜3-nではスプライン関数のイ
ンパルス電圧と上記デイジタルデータが乗算され、各D/
A変換器の出力にはインパルス状のアナログ波形出力が
発生される。各D/A変換器はタイミングが所定時間ずれ
ているのでそれらの出力を加算回路５で加算すれば、滑
らかな（フルエンシーな）合成されたアナログ波形出力
が直接とり出されるようになつている。
（ハ）発明が解決しようとする問題点 上記の構成のように、フルエンシー理論を利用した処
理方式を導入することで確かにパルス成分の再現性は旧
来のD/A変換方式よりも著しく高められた。
理方式を導入することで確かにパルス成分の再現性は旧
来のD/A変換方式よりも著しく高められた。
しかしながら、上記フルエンシーＤ−Ａ変換装置にお
いては、スプライン関数状のインパルスを発生する各関
数曲線発生器（いわゆるカーブジエネレータ）を複数個
用意しなければならないため、高度の技術を必要とする
上に価格上も高価なものとなつていた。すなわち、数次
の多項式で表現されるスプライン関数を正確かつ高速で
発生するカーブジエネレータは製作上、技術的な困難が
伴なうと共に、それらの間で特性がそろつていなければ
高性能のフルエンシーＤ−Ａ変換装置を実現できないの
で、当然のこととして製品価格の上昇を招いていた。
いては、スプライン関数状のインパルスを発生する各関
数曲線発生器（いわゆるカーブジエネレータ）を複数個
用意しなければならないため、高度の技術を必要とする
上に価格上も高価なものとなつていた。すなわち、数次
の多項式で表現されるスプライン関数を正確かつ高速で
発生するカーブジエネレータは製作上、技術的な困難が
伴なうと共に、それらの間で特性がそろつていなければ
高性能のフルエンシーＤ−Ａ変換装置を実現できないの
で、当然のこととして製品価格の上昇を招いていた。
（ニ）問題点を解決するための手段 本発明は上記の問題を解決して、比較的低価でしかも
高速かつ安定的に作動するフルエンシー処理式Ｄ−Ａ変
換装置を提供することを目的としている。
高速かつ安定的に作動するフルエンシー処理式Ｄ−Ａ変
換装置を提供することを目的としている。
このため本発明による１つの実施例においては、従来
のように複雑かつ高価な関数発生用のパルス発生器を複
数個用いることはしないで、各D/A変換器へ印加する各
基準電圧として、スプライン関数の電圧でなく位相のず
れた多相交流電圧を発生するように多数のPLL（位相ロ
ツクループ）回路を用いて構成し、結果として高価なパ
ルス発生器を複数個用いたものと同様なフルエンシーな
変換出力が得られるようにしている。
のように複雑かつ高価な関数発生用のパルス発生器を複
数個用いることはしないで、各D/A変換器へ印加する各
基準電圧として、スプライン関数の電圧でなく位相のず
れた多相交流電圧を発生するように多数のPLL（位相ロ
ツクループ）回路を用いて構成し、結果として高価なパ
ルス発生器を複数個用いたものと同様なフルエンシーな
変換出力が得られるようにしている。
（ホ）作用 本発明による１つの実施例としてのフルエンシー処理
式Ｄ−Ａ変換装置においては、ｋ・ｍ個のPLLにｋ個の
ｍ相デイジタルクロツクを基準信号として供給し、これ
らのクロツクに同期した正弦波信号を各行のPLL群から
発生し、行毎のPLLの出力を加算して、各D/A変換器へ与
えるための位相のずれた正弦波の基準電圧r1〜rnを発生
している。
式Ｄ−Ａ変換装置においては、ｋ・ｍ個のPLLにｋ個の
ｍ相デイジタルクロツクを基準信号として供給し、これ
らのクロツクに同期した正弦波信号を各行のPLL群から
発生し、行毎のPLLの出力を加算して、各D/A変換器へ与
えるための位相のずれた正弦波の基準電圧r1〜rnを発生
している。
（ヘ）実施例 第１図は、多数のPLL回路を用いた本発明によるフル
エンシー処理式Ｄ−Ａ変換装置の実施例を示す。
エンシー処理式Ｄ−Ａ変換装置の実施例を示す。
同図において、10はシステムクロツクが印加される分
周器群、11-1,11-2,11-3,…11-kはｍ相クロツク発生器
群、P11,P12,P13…P1kは第１行のPLL群、P21,P22,P23,
…P2kは第２行のPLL群、…,Pm1,Pm3…Pm2,Pmkは第ｍ行
のPLL群、12-112-2,12-3…12-mは各行のPLL出力を加算
する各加算器を示す。なお、前記11-1,11-2,〜11-mP11
〜Pmk,12-1,〜12-mで示した構成要素からなる回路は後
に説明するように、いわば多相交流発生部を構成してい
ると考えてよい。
周器群、11-1,11-2,11-3,…11-kはｍ相クロツク発生器
群、P11,P12,P13…P1kは第１行のPLL群、P21,P22,P23,
…P2kは第２行のPLL群、…,Pm1,Pm3…Pm2,Pmkは第ｍ行
のPLL群、12-112-2,12-3…12-mは各行のPLL出力を加算
する各加算器を示す。なお、前記11-1,11-2,〜11-mP11
〜Pmk,12-1,〜12-mで示した構成要素からなる回路は後
に説明するように、いわば多相交流発生部を構成してい
ると考えてよい。
更に、13-1,13-2…13-mは各D/A変換器、14-1,14-2…1
4-mはバツフア、15は加算器、16はシステムのタイミン
グ制御装置を示し、上記各D/A変換器13-1〜13-mは第４
図の各D/A変換器3-1〜3-nに対応し、14-1〜14-nは第４
図のバツフア4-1〜4-nに、15は第４図の５に、16は第４
図の１に対応するものである。
4-mはバツフア、15は加算器、16はシステムのタイミン
グ制御装置を示し、上記各D/A変換器13-1〜13-mは第４
図の各D/A変換器3-1〜3-nに対応し、14-1〜14-nは第４
図のバツフア4-1〜4-nに、15は第４図の５に、16は第４
図の１に対応するものである。
第１図に示した実施例は、km個のPLLにｋ個のｍ相デ
イジタルクロツクを基準信号として供給し、これらのク
ロツクに同期した正弦波信号が各PLLから発生されるよ
うになつている。
イジタルクロツクを基準信号として供給し、これらのク
ロツクに同期した正弦波信号が各PLLから発生されるよ
うになつている。
第２図は、第１図のフルエンシーＤ−Ａ変換装置の各
部のクロツク波形および状態のタイミング図を示す。以
下に第１図および第２図を参照して本発明の装置の動作
を説明するが、簡単のためにｋ＝ｍ＝３、即ち３種の３
相交流電圧を発生し、３個のD/A変換器13-1,13-2,13-3
（したがつてバツフアも14-1,14-2,14-3の３個であると
考える）に対する基準電圧r1,r2,r3と印加する場合を例
にとる。第１図および第２図でCijで示した各パルス列
は各PLLの基準クロツクを示し、各行のPLL群から出力さ
れる各正弦波は、所定の遅延DTづつずれた３相信号r1,r
2,r3として発生される。なお、r1,r2,r3は次式による重
み付けされているものとする。
部のクロツク波形および状態のタイミング図を示す。以
下に第１図および第２図を参照して本発明の装置の動作
を説明するが、簡単のためにｋ＝ｍ＝３、即ち３種の３
相交流電圧を発生し、３個のD/A変換器13-1,13-2,13-3
（したがつてバツフアも14-1,14-2,14-3の３個であると
考える）に対する基準電圧r1,r2,r3と印加する場合を例
にとる。第１図および第２図でCijで示した各パルス列
は各PLLの基準クロツクを示し、各行のPLL群から出力さ
れる各正弦波は、所定の遅延DTづつずれた３相信号r1,r
2,r3として発生される。なお、r1,r2,r3は次式による重
み付けされているものとする。
ｒ、（Ｔ）＝r2（Ｔ−DT）＝r3（Ｔ−2DT） ＝A0＋A1cos（ωＴ）＋A2cos（２ωＴ） ＋A3cos（４ωＴ）＝0.7905＋cos（ωＴ） ＋0.196cos（２ωＴ）＋0.0135cos（４ωＴ） …（１） このような構成において、分周器10へ与えられたシス
テムクロツクが分周され、そこからの各出力により３相
（ｍ＝３）クロツク発生器11−１からは基準クロツクC
11,C12,C13がP11,P21,P31のPLLへ印加され、クロツク発
生器11-2からは基準クロツクC21,C22,C23がP12,P22,P32
のPLLへ、そしてクロツク発生器11-3からは基準クロツ
クC3,C32,C33がP13,P23,P33のPLLへ、それぞれ所定時間
づつずれて印加される（第２図参照）。
テムクロツクが分周され、そこからの各出力により３相
（ｍ＝３）クロツク発生器11−１からは基準クロツクC
11,C12,C13がP11,P21,P31のPLLへ印加され、クロツク発
生器11-2からは基準クロツクC21,C22,C23がP12,P22,P32
のPLLへ、そしてクロツク発生器11-3からは基準クロツ
クC3,C32,C33がP13,P23,P33のPLLへ、それぞれ所定時間
づつずれて印加される（第２図参照）。
したがつて、第１行のPLL群P11,P12,P13から各出力が
加算器12-1で加算された後は、第２図においてr1で示し
た正弦波電圧が第１相の基準電圧として発生される。
加算器12-1で加算された後は、第２図においてr1で示し
た正弦波電圧が第１相の基準電圧として発生される。
同様に第２行のPLL群P21,P22,P23からの各出力が加算
器12-2で加算された後には、第２図にr2で示した正弦波
電圧が第２相の基準電圧として、かつ第３行のPLL群
P31,P32,P33からの各出力が加算器12-3で加算された後
には、第２図にr3で示した正弦波電圧が第３相の基準電
圧として発生される。
器12-2で加算された後には、第２図にr2で示した正弦波
電圧が第２相の基準電圧として、かつ第３行のPLL群
P31,P32,P33からの各出力が加算器12-3で加算された後
には、第２図にr3で示した正弦波電圧が第３相の基準電
圧として発生される。
一方、データバスＢを介して第２図に示すデイジタル
データDi（ｉ＝0,1,2,3,…）が、タイミング制御装置16
からの各ラツチパルスS1,S2,S3で各バツフア14-1,14-2,
14-3にラツチされているので、各D/A変換器13-1,13-2,1
3-3,ではr1,r2,r3で示す第１相、第２相、第３相の基準
電圧が、前記各変換器の基準入力端子へ与えられる度
に、各ラツチされたデータと前記各基準電圧r1,r2,r3の
１周期分の電圧が乗算されて加算器15へ印加され、第２
図のＳ（Ｔ）で示すような滑らかなアナログ変換信号が
加算器15の出力から取り出される。
データDi（ｉ＝0,1,2,3,…）が、タイミング制御装置16
からの各ラツチパルスS1,S2,S3で各バツフア14-1,14-2,
14-3にラツチされているので、各D/A変換器13-1,13-2,1
3-3,ではr1,r2,r3で示す第１相、第２相、第３相の基準
電圧が、前記各変換器の基準入力端子へ与えられる度
に、各ラツチされたデータと前記各基準電圧r1,r2,r3の
１周期分の電圧が乗算されて加算器15へ印加され、第２
図のＳ（Ｔ）で示すような滑らかなアナログ変換信号が
加算器15の出力から取り出される。
例えば、第２図において、バツフア14-1に対するラツ
チパルスS1の立上りでデータバスＢのデータD0がバツフ
ア14-1にラツチされているので第１相の基準電圧r1がD/
A変換器13-1に印加された際にr1の１周期にわたる正弦
波の変動電圧が乗算され加算器15に与えられる。同様
に、バツフア14-2に対するラツチパルスS2の立上りでデ
ータバスＢのデータD1がバツフア14-2にとり込まれ、D/
A変換器13-2に第２相の基準電圧r2が入力された時に、
バツフア14-2のデータと第２相の基準電圧r2とが乗算さ
れて加算器に印加される、というように処理される。
チパルスS1の立上りでデータバスＢのデータD0がバツフ
ア14-1にラツチされているので第１相の基準電圧r1がD/
A変換器13-1に印加された際にr1の１周期にわたる正弦
波の変動電圧が乗算され加算器15に与えられる。同様
に、バツフア14-2に対するラツチパルスS2の立上りでデ
ータバスＢのデータD1がバツフア14-2にとり込まれ、D/
A変換器13-2に第２相の基準電圧r2が入力された時に、
バツフア14-2のデータと第２相の基準電圧r2とが乗算さ
れて加算器に印加される、というように処理される。
各バツフア中の任意のデイジタルデータDiは各基準電
圧r1,r2,r3,がゼロとなるタイミングで新規のデータに
更新される。すなわち、バツフア14-1の例を第２図でみ
ると、ラツチパルスS1の最初の立上りでデータD0が当該
バツフア14-1にとり込まれ、第１相の基準電圧r1の１周
期でD0と乗算され、ラツチパルスS1の第２番目の立上り
でデータバスの新規なデータD3がとり込まれ更新されて
いることが判る。
圧r1,r2,r3,がゼロとなるタイミングで新規のデータに
更新される。すなわち、バツフア14-1の例を第２図でみ
ると、ラツチパルスS1の最初の立上りでデータD0が当該
バツフア14-1にとり込まれ、第１相の基準電圧r1の１周
期でD0と乗算され、ラツチパルスS1の第２番目の立上り
でデータバスの新規なデータD3がとり込まれ更新されて
いることが判る。
ここで第１式の性質についてr1（Ｔ）の場合を例にと
つて調べてみる。上記したようにr1（Ｔ）はωを角周波
数とする周期関数であるので、１周期分すなわち−π／
ω＜Ｔ≦π／ωの範囲毎に、対応する各D/A変換器で任
意のデータ値Diが乗算されるようになつている。したが
つて境界点Ｔ＝π／ωにおいてデータDiが変化すると、
最終的な出力に不連続性が生じる可能性があることにな
る。しかしながら、スプライン理論あるいはフルエンシ
ー理論からして、上記境界点Ｔ＝π／ωにおいて、Ｎ階
の微分値までゼロであるなら、合成された出力信号もＮ
階微分値までその連続性、すなわちフルエンシー（滑ら
かさ）が保証されることが分つている。下記において、
この点を調べると、条件が満足されることが判る。すな
わち、 r1（π／ω）＝0.7905＋cos（π）＋0.196cos（２π） ＋0.0135cos（４π）＝０ r1′（π／ω）＝−ω〔sin（π）＋0.392sin（２π） ＋0.054sin（４π）〕＝０ r1″（π／ω）＝−ω２〔cos（π）＋0.784cos（２
π） ＋0.216cos（４π）＝０ r1（π／ω）＝ω３〔sin（π）＋1.56sin（２π） ＋0.864sin（４π）〕＝０ したがつて、最終的な合成波形Ｓ（Ｔ）すなわちアナ
ログ変換出力は３段微分値まで、滑らかさが保証されて
いることが証明できる。
つて調べてみる。上記したようにr1（Ｔ）はωを角周波
数とする周期関数であるので、１周期分すなわち−π／
ω＜Ｔ≦π／ωの範囲毎に、対応する各D/A変換器で任
意のデータ値Diが乗算されるようになつている。したが
つて境界点Ｔ＝π／ωにおいてデータDiが変化すると、
最終的な出力に不連続性が生じる可能性があることにな
る。しかしながら、スプライン理論あるいはフルエンシ
ー理論からして、上記境界点Ｔ＝π／ωにおいて、Ｎ階
の微分値までゼロであるなら、合成された出力信号もＮ
階微分値までその連続性、すなわちフルエンシー（滑ら
かさ）が保証されることが分つている。下記において、
この点を調べると、条件が満足されることが判る。すな
わち、 r1（π／ω）＝0.7905＋cos（π）＋0.196cos（２π） ＋0.0135cos（４π）＝０ r1′（π／ω）＝−ω〔sin（π）＋0.392sin（２π） ＋0.054sin（４π）〕＝０ r1″（π／ω）＝−ω２〔cos（π）＋0.784cos（２
π） ＋0.216cos（４π）＝０ r1（π／ω）＝ω３〔sin（π）＋1.56sin（２π） ＋0.864sin（４π）〕＝０ したがつて、最終的な合成波形Ｓ（Ｔ）すなわちアナ
ログ変換出力は３段微分値まで、滑らかさが保証されて
いることが証明できる。
第３図は１個の正弦波発生器100から第１相、第２
相、第３相の正弦波の基準信号r1,r2,r3を発生する３相
交流発生器の別の実施例を示す。
相、第３相の正弦波の基準信号r1,r2,r3を発生する３相
交流発生器の別の実施例を示す。
同図において、101は第１の逓倍器、102は第２の逓倍
器、130は加算器、104はA0の係数乗算部、105はA1の係
数乗算部、106はA2の係数乗算部、107はA3の係数乗算
部、108は第１の遅延回路、109は第２の遅延回路を、そ
れぞれ示している。
器、130は加算器、104はA0の係数乗算部、105はA1の係
数乗算部、106はA2の係数乗算部、107はA3の係数乗算
部、108は第１の遅延回路、109は第２の遅延回路を、そ
れぞれ示している。
このような構成により、A0＝0.7905、A1＝１、A2＝0.
196、A3＝0.0135設定しておく。第１逓倍器101を通して
入力のωは２ωとなり、これを更に第２逓倍器102を介
して出力すれば４ωとなるので加算器103で発振器100の
出力、第１逓倍器101の出力、および第２逓倍器102の出
力と、A1,A2,A3の乗算された各出力とA0とを加算器で加
算すれば、第１出力端子T1にはr1（Ｔ）、第２出力端子
T2にはr2（2T−DT）、第３出力端子T3にはr3（Ｔ−2D
T）、 すなわち r1（Ｔ）＝0.7905＋cos（ωＴ）＋0.196cos（２ωＴ） ＋0.0135cos（４ωＴ） に対してDTづつ遅延された各正弦波基準電圧が発生でき
る。
196、A3＝0.0135設定しておく。第１逓倍器101を通して
入力のωは２ωとなり、これを更に第２逓倍器102を介
して出力すれば４ωとなるので加算器103で発振器100の
出力、第１逓倍器101の出力、および第２逓倍器102の出
力と、A1,A2,A3の乗算された各出力とA0とを加算器で加
算すれば、第１出力端子T1にはr1（Ｔ）、第２出力端子
T2にはr2（2T−DT）、第３出力端子T3にはr3（Ｔ−2D
T）、 すなわち r1（Ｔ）＝0.7905＋cos（ωＴ）＋0.196cos（２ωＴ） ＋0.0135cos（４ωＴ） に対してDTづつ遅延された各正弦波基準電圧が発生でき
る。
なお、上記実施例では説明を簡単にするために３種の
３相交流を加算合成した場合を示したが、２組の３相交
流を合成した電圧を各D/A変換器への基準電圧とするこ
とも可能である。
３相交流を加算合成した場合を示したが、２組の３相交
流を合成した電圧を各D/A変換器への基準電圧とするこ
とも可能である。
一般に、入力データのサンプリング周波数をＦとした
場合、 Fi＝（F/3）・ｉ、（但しｉは３の倍数でない任意の自
然数） とすると、（１）式は、 ｒ（Ｔ）＝A0＋A1cos（ωＴ）＋A2cos（２ωＴ） ＋…＋Aicos〔ωＴ（6i−３−（−１）ｉ）/4〕 ……
（２） で表わされ、上記の式（２）を満足しうる係数範囲は 0.05＜（A2/A1）＜0.3 −0.1＜（A3/A1）＜0.1 の間で選択すればよい。
場合、 Fi＝（F/3）・ｉ、（但しｉは３の倍数でない任意の自
然数） とすると、（１）式は、 ｒ（Ｔ）＝A0＋A1cos（ωＴ）＋A2cos（２ωＴ） ＋…＋Aicos〔ωＴ（6i−３−（−１）ｉ）/4〕 ……
（２） で表わされ、上記の式（２）を満足しうる係数範囲は 0.05＜（A2/A1）＜0.3 −0.1＜（A3/A1）＜0.1 の間で選択すればよい。
（ト）発明の効果 以上、本発明の実施例について述べてきたが、本発明
は、既に実用化されているこの種のフルエンシーＤ−Ａ
変換装置と違つて、スプライン関数発生器などのように
技術的に複雑かつ高価な関数曲線発生器を複数個も用い
ることもなく、安価な正弦波発生技術を利用して比較的
簡単な回路構成により各D/A変換器へ与える正弦波を発
生し、その後のデイジタルデータとの乗算、そして合成
による滑らかな（フルエンシーな）アナログ変換波形を
有する出力を得ている。
は、既に実用化されているこの種のフルエンシーＤ−Ａ
変換装置と違つて、スプライン関数発生器などのように
技術的に複雑かつ高価な関数曲線発生器を複数個も用い
ることもなく、安価な正弦波発生技術を利用して比較的
簡単な回路構成により各D/A変換器へ与える正弦波を発
生し、その後のデイジタルデータとの乗算、そして合成
による滑らかな（フルエンシーな）アナログ変換波形を
有する出力を得ている。
したがつて、多相交流発生器により従来のスプライン
関数、あるいはフルエンシー関数発生器を代替しうるの
で低価格で優れたフルエンシー処理式Ｄ−Ａ変換装置が
実現できる。
関数、あるいはフルエンシー関数発生器を代替しうるの
で低価格で優れたフルエンシー処理式Ｄ−Ａ変換装置が
実現できる。
第１図は本発明によるフルエンシー処理式Ｄ−Ａ変換装
置の実施例、第２図は第１図の装置の動作を説明するタ
イミング図、第３図は３相交流発生器部分を実現する別
の実施例、第４図は従来技術によるフルエンシーＤ−Ａ
変換装置の一例、をそれぞれ示す。 図中、10は分周器群、11-1〜11-nは各ｍ相基準クロツク
発生器、P11〜PmkはPLL回路、12-1〜12-nは加算器、13
-1〜13-nは各D/A変換器、14-1〜14-nはバツフア、15は
加算回路、16はタイミング制御装置、をそれぞれ示す。
置の実施例、第２図は第１図の装置の動作を説明するタ
イミング図、第３図は３相交流発生器部分を実現する別
の実施例、第４図は従来技術によるフルエンシーＤ−Ａ
変換装置の一例、をそれぞれ示す。 図中、10は分周器群、11-1〜11-nは各ｍ相基準クロツク
発生器、P11〜PmkはPLL回路、12-1〜12-nは加算器、13
-1〜13-nは各D/A変換器、14-1〜14-nはバツフア、15は
加算回路、16はタイミング制御装置、をそれぞれ示す。
Claims (5)
- 【請求項１】基準クロック信号を発生するクロック発生
器と、 前記基準クロック信号を直接に、又は、分周回路などの
周波数変換装置を経て間接的に参照し、ｎ個のPLL（位
相ロックループ）によって、これらに同期するｎ個の交
流信号を発生するｎ個の発振器と、 前記ｎ個の出力信号と必要なバイアス信号を加算する加
算回路を備え、 加算回路出力として得られる、周期がｐで１周期の最初
と最後の時点で出力信号値が概略ゼロとなる同一波形の
周期信号を異なる位相で発生するｍ個の基準電圧発生器
と、 これらの基準電圧発生器の出力電圧をそれぞれの基準電
圧入力とし、前記の周期ｐを変換のタイミング周期とし
て、これに同期し時系列的に供給されるディジタルデー
タをアナログデータに変換するｍ個の乗算型Ｄ−Ａ変換
器と、 前記各Ｄ−Ａ変換器の出力を加算して１つの滑らかな合
成波形信号を出力する加算回路とを備えたことを特徴と
するフルエンシー処理式Ｄ−Ａ変換装置。 ただし、m,nは自然数。 - 【請求項２】特許請求の範囲第１項記載の装置におい
て、 ｍ＝３すなわち前記基準電圧発生器および前記Ｄ−Ａ変
換器はそれぞれ３個で構成され、 前記各基準電圧発生器からは３相の基準電圧が発生さ
れ、前記各Ｄ−Ａ変換器でＤ−Ａ変換され、前記加算回
路で加算されるべき１つの信号が ｒ（Ｔ）＝A0＋A1cos（ωＴ）＋A2cos（２ωＴ）＋… …＋Aicos［ωＴ（6i−３−（−１）ｉ）/4］ で表わされ（但し、ωはサンプリング周波数をＦとした
場合、F/3の角速度を示す）、少なくともA1乃至A3の係
数が 0.05＜（A2/A1）＜0.3、かつ−0.1＜（A3/A1）＜0.1 の範囲に設定されているフルエンシー処理式Ｄ−Ａ変換
装置。 - 【請求項３】特許請求の範囲第１項記載の装置におい
て、 ｍ′個の基準電圧発生器と、 これら基準電圧発生器の出力のいずれかを入力とする
（ｍ−ｍ′）個の遅延回路を備え、 合計でｍ相の基準電圧を得るフルエンシー処理式Ｄ−Ａ
変換装置。 ただし、ｍ′は（ｍ−１）以下の自然数。 - 【請求項４】特許請求の範囲第１項記載の装置におい
て、 ｎ′個の発振器と、 これら発振器の出力のいずれかを直接または間接的に入
力とする（ｎ−ｎ′）個の逓倍回路を備え、 合計でｎ個の発振波形を合成して基準電圧を得るｍ個の
基準電圧発生器を有するフルエンシー処理式Ｄ−Ａ変換
装置。 ただし、ｎ′は（ｎ−１）以下の自然数。 - 【請求項５】特許請求の範囲第３項記載の装置におい
て、 ｎ′個の発振器と、 これら発振器の出力のいずれかを直接または間接的に入
力とする（ｎ−ｎ′）個の逓倍回路を備え、 合計でｎ個の発振波形を合成して基準電圧を得るｍ′個
の基準電圧発生器を有するフルエンシー処理式Ｄ−Ａ変
換装置。 ただし、ｎ′は（ｎ−１）以下の自然数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146743A JPH0824263B2 (ja) | 1989-06-12 | 1989-06-12 | フルエンシー処理式ｄ―ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146743A JPH0824263B2 (ja) | 1989-06-12 | 1989-06-12 | フルエンシー処理式ｄ―ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0313007A JPH0313007A (ja) | 1991-01-22 |
| JPH0824263B2 true JPH0824263B2 (ja) | 1996-03-06 |
Family
ID=15414591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146743A Expired - Fee Related JPH0824263B2 (ja) | 1989-06-12 | 1989-06-12 | フルエンシー処理式ｄ―ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3983475B2 (ja) * | 1998-02-26 | 2007-09-26 | 新潟精密株式会社 | デジタル−アナログ変換器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4454486A (en) * | 1981-11-02 | 1984-06-12 | Hewlett-Packard Company | Waveform synthesis using multiplexed parallel synthesizers |
| JPS61164319A (ja) * | 1985-01-17 | 1986-07-25 | Mitsubishi Electric Corp | フイルタ |
| JPS63120424U (ja) * | 1987-01-28 | 1988-08-04 | ||
| JPH0626315B2 (ja) * | 1987-10-30 | 1994-04-06 | アルパイン株式会社 | デジタルアナログ変換方式 |
| JPH0681051B2 (ja) * | 1987-10-30 | 1994-10-12 | 亮一 森 | デジタルアナログ変換方式 |
-
1989
- 1989-06-12 JP JP1146743A patent/JPH0824263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313007A (ja) | 1991-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6483360B2 (en) | Digital phase control using first and second delay lines | |
| JPH0381177B2 (ja) | ||
| JP4846788B2 (ja) | データ信号発生装置 | |
| KR930022168A (ko) | 프로그램으로 분수 주파수를 분할할 수 있는 클럭 발생기 | |
| JPH06177651A (ja) | 周波数シンセサイザ | |
| KR960036465A (ko) | 4상 위상 변조기 | |
| JPH0824263B2 (ja) | フルエンシー処理式ｄ―ａ変換装置 | |
| JP2000092851A (ja) | Ｐｗｍ方式回転機制御装置 | |
| JPH0936664A (ja) | 周波数変換回路 | |
| JPH066810A (ja) | レートコンバータ | |
| CA2411916A1 (en) | Method of digitally synthesizing frequencies with rational relationships to a reference frequency | |
| JPH10150360A (ja) | ウィンドウクロック信号発生方法及びウィンドウクロック信号発生回路 | |
| JP2733528B2 (ja) | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 | |
| JP3292553B2 (ja) | デジタル移相器 | |
| JPH07231225A (ja) | 任意波形発生器 | |
| JPS63185105A (ja) | 高周波任意信号発生回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPH05283937A (ja) | デジタル発振回路 | |
| JPS63261912A (ja) | 標本化周波数変換装置 | |
| JPS61239298A (ja) | 楽音信号発生装置 | |
| JPS63180212A (ja) | デイジタル発振器 | |
| JP2722919B2 (ja) | クロック間ディレイ生成回路 | |
| KR0142261B1 (ko) | 디지탈 정현파 발생방법 및 그 회로 | |
| JP3163244B2 (ja) | 多位相補間を用いてパルス幅をディジタル値に変換する回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |