KR970008534B1 - 데이터 신호에 대한 정현파 증배 장치 - Google Patents

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Abstract

내용없음.

Description

데이터 신호에 대한 정현파 증배 장치
제1도는 본 발명의 이해에 유용한 파형도.
제2도는 본 발명을 실시하는 직렬 비트 증배기의 블록도.
제3도는 제2도의 증배기의 작동을 기술하는데 유용한 파형도.
제4도는 본 발명을 실시하는 병렬 비트 증배기의 블록도.
제5도는 합성 오디오 신호 성분의 분리가 수행되도록 본 발명에 결합되는 직렬 비트 오디오 처리 시스템의 블록도.
* 도면의 주요부분에 대한 부호의 설명
12 : 레지스터14 : 스케일링 회로
40,77 : 멀티플렉서42 : 플립-플롭
43 : 2의 보수 회로50 : 클럭 발생기
78 : 보상 회로79 : 부호기
본 발명은 샘플링된 데이터 신호에 정현파 신호를 증배하기(multiply) 위한 장치에 관련된다.
신호 처리 시스템에서는 종종, 신호에 정현파를 증배하는 것이 요구된다. 그 특정 예가, 변조 신호를 재생하기 위해 진폭 변조된 반송파에 반송파 주파수에 대응하는 기준 신호를 증배하는 동기 복조이다. 펄스 코드 변조(PCM) 신호의 이러한 작동을 실행하기 위해 종래에는 아날로그 기준 신호를 발생하여 이 기준 신호를 PCM 포맷으로 변환하고, PCM 진폭 변조 반송파를 PCM 기준 신호와 증배하는 것이 필수적이었다. 이러한 장치는 적어도 비교적 복잡한 회로인, 아날로그 디지털 컨버터와 PCM 증배기를 필요로 한다.
아날로그 샘플링된 데이터 신호의 증배는, 이상적인 선형 아날로그 증배기가 실제 소비자용으로 유용하지 못하므로 어렵다. 아날로그 신호에 대한 정현파 신호의 증배는 구형파를 교번적(alternate) 반주기에 응답하는 아날로그 신호의 극성을 변화시키는 스위칭 시스템과 유사하다. 이러한 기술은 일반적으로 동기 복조용으로 사용되지만, 증배되는 신호가 구형파 주파수의 홀수 고조파에서 잡음 성분을 갖는다면 복조된 신호에서 바람직하지 못한 신호 성분을 발생한다.
미노루 오기타(Minoru Ogita)의 미국 특허 제4,404,430호에서는, 아날로그 스위칭 증배기를 개선한 장치를 기술한다. 상기 오기타의 장치는, 증배될 신호에 결합되는 입력 단자를 가지며, 감쇄된 신호가 연속적으로 사용되도록 다수의 출력 탭을 갖는 전압 분배기를 포함한다. 출력 탭은 멀티플렉서의 입력 단자 각각에 인가된다. 감쇄된 신호는, 정현파의 각각 제1의 반주기에 대해서는 감쇄율이 증가하는 순서로, 또다른 반주기에 대해서는 감쇄율이 감소하는 순서로 감쇄되는 신호를 통해, 교번적으로 주사하는 교환 방식(reciprocating manner)으로, 출력 접속에 멀티플렉서된다. 오기타의 장치에 따른 이러한 시스템 실행의 정확도는 전압 분배기 상에 출력 탭 수의 증가로 증가된다.
본 발명의 목적은 신호와 샘플 데이터 신호와의 증배용으로 적합한 효율적인 시스템의 일부를 제공하는 것이다.
본 발명의 또다른 목적은 장치의 높은 정확도를 산출하는 정현파 신호 증배 장치를 제공하는 것이다.
본 발명은 정현파와 샘플링된 정현파 신호의 발생율을 위상 고정하는(phase locking) 장치를 포함한다. 샘플은 2π/N의 증가량의 편각의 정현(sine) 또는 여현(cosine)에 대응하는 계수에 의해 샘플이 스케일링되도록 배열된 다수의 스케일링 회로에 결합되며, 여기서 N은 증배되는 신호의 샘플 레이트의 주기에 대한 정현파 신호의 주기율에 일치하는 양의 정수이다. 샘플 레이트에 동기적으로 작동하는 멀티플렉서 수단은 정현파에 의해 증배된 결과의 순서에 따라 스케일링된 샘플을 연속적으로 출력한다.
본 발명의 다른 실시예에서, 스케일링된 샘플의 동일 세트는 정현 및 여현 신호에 의해 다른 순서로 증배되도록 멀티플렉서 된다.
본 발명의 또다른 실시예에서는, 스케일링된 샘플의 동일 세트가 주파수(ω) 및 두배의 주파수(2ω)의 정현파 신호로 증배된 입력 샘플에 대응하는 출력 신호를 제공하도록 여러 차례로 멀티플렉서 된다.
또다른 실시예는 샘플 레이트를 정현파에 동기화시키기 위해 평균된 위상 오차 신호 시간을 제공하도록 멀티플렉서 수단에 결합하는 집적 회로를 포함한다. 집적 회로에 의해 제공된 신호는 샘플링 신호를 공급하는 전압 제어된 발진기의 제어 입력에 결합된다.
이하에서 첨부된 도면을 참고로 본 발명을 더욱 상세히 설명한다.
제1도는 정현파(파형 A)가 증배될 때의 임의의 신호(파형 B)도이다. 파형은 연속적인 아날로그 형태로 도시되며 증배는 이산 샘플상에서 수행된다. 파형(C)은 아날로그 신호가 이산 샘플에 대응하여 나타난 시간점에 표시되는 턱(tic) 마크로 샘플 레이트 클럭을 표시한다. 파형(A) 상의 ×점 파형(B) 상의 ○점은 샘플의 진폭을 표시한다.
정현파(A)는 일정한 진폭을 가지며 샘플 클럭에 대해 위상 고정된 것으로 간주된다. 정현파(A)의 주기는 샘플 클럭(C) 주기의 N배이다.
그러므로, 정현파 신호의 모든 N차 샘플 값은 동일하다. 그 결과로 파형(B)의 모든 N차 샘플은 동일 값으로 증배된다. 파형(B)에 표시된 샘플은 정현파에 표시되는 N 값의 최대치로 증배(스케일링)된다. 정현파 반주기 두개는 대칭이며, 즉 반주기 두개에 표시되는 대응하는 연속적인 값의 크기는 동일하다. 그러므로 극성이 바뀌려면, 정현파를 나타내기 위해 요구되는 환산 계수(scale factor)의 수는, 실질적으로는 N/2이다. 또한 수(N)가 짝수이면, 정현파의 4분의 1주기에 대해서 대칭이며, 또한 정현파를 표시하기 위해 요구된 크기 값의 수는 (N/4+1)로 감소한다.
제1도에서, N은 20이다. 정현파를 나타내기 위해 필요한 환산 계수 크기의 값은 sin(21πN)으로 표시되며, 여기서 I는 0, 1, 2,…N/4에 동등한 지수(index)이다. N이 20일때, 지수(I)는 0 내지 5이다.
파형(A)에 표시된 것처럼 정현파를 파형(B)에 증배하는 것은 아래와 같이 실행된다. 파형(B)으로 표시되는 일련의 신호 샘플은, sin(21πN) - 여기서 I는 0 내지 5이다. -에 의해 샘플을 각각 스케일링(scaling)하는 N/4+1의 스케일링 회로에 연속적으로 인가된다.
스케일링된 샘플은 지수 값(0,1,2,3,4,5,4,3,2,1,2 등)의 차례에 따라 샘플 레이트로 멀티플렉서 된다. 멀티플렉서의 출력은 인가된 신호의 극성을 선택적으로 반전시키기 위해 회로에 인가된다. 0 값을 가진 지수 사이의 10개의 연속적인 스케일링된 샘플의 교번적 세트는 극성이 반전된다.
교번적으로, 만약 여현파 신호에 의한 증배가 바람직하다면, 스케일링된 샘플이 지수 값(5,4,3,2,1,0,1,2,3,4,5,4,3,2,1,0,1,2,3,4)의 차례에 따라 멀티플렉서 되며, 0의 지수 값 사이의 10개의 연속적인 스케일링된 샘플의 교번적 세트는 극성이 반전된다.
정현파의 주기가 샘플 주기의 홀수배(N)인 시스템에서, (N-1)/2+1의 스케일링 회로가 요구되며, 지수값(I)은 0, 1,…(N-1)/2와 동일하다.
스케일링된 출력 샘플은 지수 차례(0,1,2,3…((N-1)/2-1, (N-1)/2, (N-1)/2-1), …3,2,1,0,1,2,…)에 따라 멀티플렉서 된다. 상기 에로, 정현파 신호를 증배하기 위해, 극성 반전은 지수 값 0과 (N-1)/2 사이의 ((N-1)/2+1)의 연속적인 스케일링된 샘플의 교번적 세트를 실행한다. 이 실행은 90°의 계수 대칭(coefficient symmetry) 보다 180°의 계수 대칭이 요구되며, N은 짝수이다.
상기 기술은 실질적으로 정현파 신호를 발생할 필요없이 임의의 샘플링된 데이터 신호에 정현파 신호를 증배시킨다.
이하의 설명은 PCM 디지털 시스템의 관점에서 본 것이나, 유사한 시스템은 샘플링된 데이터 아날로그 신호에 의해 쉽게 실현된다.
제2도는 직렬 비트 PCM 신호에 PCM 신호의 샘플 레이트의 주기에 N=20를 곱한 주기를 갖는 정현파 신호를 증배하기 위한 회로의 일례를 도시한 도면이다. 입력 샘플은 첫번째로 발생하는 각각 샘플의 최하위 비트(LSB)로서 2의 보수 포맷에서 20비트 샘플로 간주되며, 최상위 비트(MSB)는 부호(sign) 비트가 된다. 실제의 증배기 회로의 사용을 피하기 위해, 비트 이동 및 가산 시스템을 사용하여 샘플을 스케일링 한다. 직렬 비트 디지털 처리 기술의 당업자들은, 2n에 의해 샘플이 각각 나눠지거나 곱해져 전진(advanced) 또는 지연(delayed) 되는 것을 이해할 것이며, 여기서 n은 샘플이 인가된 샘플에 관련되는 전진 또는 지연되는 비트 위치의 수이다. 스케일링은 상대적으로 전진 및 지연된 샘플 모사물(replicas)을 제공함으로써 실행되며 바람직하게 스케일링된 샘플을 발생하도록 적당한 샘플 및 전진/지연된 모사물을 합 및/또는 차로서 실행된다.
제2도에 도시된 장치는, 제3도에 도시된 파형 및 비트 패턴을 참고로 기술된다. 제2도에서 정현파로 증배되는 샘플을 접속선(10)을 통해 20-스테이지 직렬 비트 레지스터(12)에 인가한다. 레지스터(12)는, 샘플펄스(SP)에 의해 한정되는 각 샘플 주기의 시작점에서 20비트 샘플을 포함한다. 레지스터(12)는, 스케일링회로(14)에 최초의 LSB 및 최종의 MSB의 샘플을 출력하도록 샘플 주기당 20 클럭 펄스를 제공하는 클럭(R)에 의해 클럭된다. 레지스터(12)는, 래치에 대한 신호(XND)에 의해 제어되는 출력 래치(12')를 포함하며 샘플 주기의 지속 기간 동안에 MSB(부호 비트)를 모사한다.
스케일링 회로(14)는 샘플 비트 레이트에서 동기적으로 클럭되며 각각 하나의 샘플 비트 지연 주기를 제공하는 종속 접속된 지연 스테이지(15-23)를 포함한다. 레지스터(12)로부터의 직렬 샘플 비트 스트림은, 한 비트 주기만큼 연속적으로 지연된 샘플 모사를 각각 제공하는 지연 스테이지(15-23)에 결합된다. 본 실시예에서, 지연 스테이지(23)로부터 제공된, 지연된 모사(Q0')는 기준 샘플 또는 샘플 데이터로 이용된다. 기준 샘플로 이용되는 Q0'는 계수 "1"에 의해 효과적으로 스케일링되며, 나머지 스케일링된 샘플은 본 샘플의 기준이 된다. Q0를 기준으로 선택할 때는 두가지 잇점이 있다.
첫째는 Q0에 관련된 연속적인 비트 주기에 의해 제때에 전진된 9개의 유용한 모사물이 있다. 이 모사물은 값(1/2,1/4,1/8,1/16,1/32,1/64,1/128,1/256 및 1/512)에 의해 스케일링된 Q0샘플을 나타낸다. 둘째로, 최소의 가산/감산 회로로 sin(21π/N) - 여기서 N=20이다-에 가장 근접되는 스케일 계수 발생을 촉진시킨다.
N이 짝수이며 20일 때, 스케일 계수는 90°에 대해 대칭이다. 스케일 계수의 크기는 0°, 18°, 36°, 54°, 72°및 90°의 편각의 정현 함수에 대응한다. 2진 약수의 합은 실질적인 삼각비에 매우 근접하며, sin 54°에 대해 스케일 계수를 표준화하여 알 수 있다. 다시 말해, 스케일 계수를 sin(2πI/N)에 따라서 설정하는 것보다 sin(2Iπ/N)/sin(54°)의 값처럼 스케일 계수를 설정하는 것이 더 좋다. 이는 0°내지 90°의 정현을 나타내는 스케일 계수에 대해, 0 내지 1의 통상의 범위가 확장되어, 0 내지 1.2361 범위의 스케일 계수로 된다. 만약 시스템 작동 결과에서 제2도의 증배기 장치가 실행된다면, 증배기의 출력 샘플은, sin(54°)의 크기 즉, 십진수 0.8090로 출력 샘플을 스케일링하거나 동일 계수로 스케일링 회로에 입력 신호를 미리 스케일링 하여, 1단위의 정현파를 증배한 샘플로 연속적으로 표준화 된다. 표 1은 지수(I), 편각(θ=(2IπN)), 표준화된 스케일 계수(sin θ/sin 54), 스케일링 회로(14)에 의해 얻은 스케일 계수의 2진 추정치 및 그 2진 추정치와 실제 스케일 계수간의 퍼센트 오차를 도시한다.
[표 1]
Figure kpo00001
제 2 및 제 3 도를 참조하여, 레지스터(12)로부터의 비트 패턴 출력은 Q1로 도시되며, 클럭(R)의 비트 레이트 펄스 발생과 시간적으로 일치된다. Q1로 표시된 샘플은 지연 소자(15-23)에 의해 9개의 비트 주기가 지연되고, 지연된 모사(Q0)로서 지연 소자(23)로부터 출력한다. 또한, 지연 소자(16,17,18,19,20 및 21)에서 2, 3, 5, 6 및 7비트 주기만큼 지연된 QI의 모사물을 각각 QB, QC, QE, QF및 QG로 표시한다. Q0는 기준 샘플(QG',QF',QE',QC,QB및 QI)로 특정되기 때문에, 모두는 Q0에 대해 시간적으로 진전하여 발생한다. 따라서, 이때에도 샘플(QG,QF,QE,QC,QB및 QI)은, 각각 4, 8, 16, 64, 128 및 512로 각각 나눠진 샘플(Q0)에 대응한다. 제3도의 소정의 샘플 주기에서, 샘플(QI내지 Q0)의 모든 비트 패턴 값(1 및 0)은 상대적으로 바뀌며, 동일하다. 그러나 샘플(QI내지 Q0) 아래에 도시된 샘플의 합은 다른 값과 다른 비트 수를 포함한다. 그러므로, 상기 합의 비트 패턴 수는 각각의 합에서 각각의 비트의 수를 표시하도록 한다.
표준화된 스케일 계수는 아래와 같이 유도된다. 0°에 대응되는 스케일 계수(S0)는 0이거나 논리 0 전위이다. 표준화된 모든 스케일 계수에 대한 sin 54°에 대응하는 스케일 계수(S54)는 1이며, 즉 그것이 발생할 때 샘플(Q0)이 추출된다. 표준화된 sin 18°에 대응하는 바람직한 스케일 계수(S18)는 0.3820이다. 이 값은 가산기 회로(33)에서 1/16 기준 샘플 값에 대응하는 샘플(QE)과 1/8 기준 샘플 값에 대응하는 샘플(QF)을 조합한 것에 의해 근사화 된다. 가산기 회로(33)(및 도 2에 도시된 나머지 가산기 회로와 감산기 회로)는 가산을 실행하기 위해 1비트 주기가 필요하다. 따라서 상기 합의 각각은 샘플 데이터에 대해 2배로 효과적으로 증배된다. 가산기(33)는 그때의 샘플 값에 2/16배한 값과 2/8배한 값의 합, 즉 0.3750배에 대응하는 값(2(2QE+QF))을 발생한다. 제3도에서 합에 대한 각괄호([])의 각 세트는, 합의 발생시 1비트 주기만큼 지연됨을 나타내며, 결과적으로, 각괄호 각각은 각괄호 내의 합이 각괄호에 대해 두배로 증배되는 것을 표시한다.
표 1에서 표준화된 sin 36°(S36)에 대한 표준화 스케일 계수는 0.7265이다. 스케일 계수(S36)는 차(2(QI-QB)에 가산기(33)에 제공되는 합을 가산하고, 상기 합을 계수 2를 증배하여 근사화 된다. 샘플(QB)은 감산기(25)에서 샘플(QI)로부터 감산된다. 상기 차는 감산기의 1비트 지연때문에 두배로 증배된다. 감산기(25)로부터의 차와 가산기(33)로부터의 합은, 본래의 2를 증배하는 가산기(27)에서 행해진다. 가산기(27)로부터의 출력값은,
S36=2(QI-QB)+2(QE+QF)(1)
=2{2(1/512-1/128)+2(1/16-1/8)×현 샘플(2)
=0.7266×현 샘플(3)
에 대응한다.
표준화된 sin 72°에 대응하는 스케일 계수(S72)는, 가산기(29)에서 QB및 QC를 가산함으로써 유사하게 형성되며, 가산기(37)에서 이것의 합을 QG에 가산하며 그후 감산기(39)에서 QB를 전체 합에서 감산한다. 3개의 레벨 가산기/감산기의 계도에서 본래의 지연은,
S72=2[2{2(QB+QC)+QG}-QB](4)
=2[2{2(1/128+1/64)+1/4}-1/128]× 현 샘플(5)
=1.718×현 샘플(6)
스케일링 회로(14)로부터 스케일링된 출력 샘플(S0,S36,S54,S72,S90)은 10 내지 1 멀티플렉서(40)의 각각의 입력 접속점에 연결된다. 출력(S0)은 멀티플렉서 스위치(0)에 연결된다. 출력(S18)은 멀티플렉서 스위치(1 및 9)에 연결된다. 출력(S36)은 멀티플렉서 스위치(2 및 8)에 연결된다. 출력(S54)은 멀티플렉서 스위치(3 및 7)에 연결된다. 출력(S72)은 멀티플렉서 스위치(4 및 6)에 연결되며, 출력(S90)은 멀티플렉서 스위치(5)에 연결된다.
멀티플렉서(40)의 스위치는, 신호(SP)에 의해 샘플 레이트로 클럭된 십진 카운터(41)에 의해 선택적으로 제어되어, 2의 보수 회로(43)에 스케일링된 샘플 값을 연속적으로 공급한다. 하나의 스케일링된 샘플은 샘플 주기당 회로(43)에 공급된다. 정현파로 증배되도록 하기 위해, 십진 카운터는 스위치(0 내지 9)가 오름차순으로 순서대로 배타적으로 닫히면, 연속해서 상기 동작을 반복한다. 0 내지 9의 일련의 스위치 폐쇄에 대해, 멀티플렉서(40)의 출력은, 모든 스케일링 회로가 양의 값인 스케일 계수를 생성하기 때문에, 정현파의 양의 반파만큼 증배되어 인가된 PCM 샘플에 대응한다. 2의 보수 회로(43)는 정현파적으로 스케일링된 샘플의 반주기가 교대로 극성 반전을 실행하도록 멀티플렉서(40)의 출력 접속점에 결합된다. 즉, 교번적인 일련의 스위치(0 내지 9) 폐쇄에 대해, 2의 보수 회로(43)는, 그 입력에 접속된 샘플을 변경하지 않고 통과하도록 조절한다. 또, 일련의 스위치 폐쇄(0 내지 9)가 나타나는 동안, 2의 보수 회로(43)는 그 입력에 공급된 샘플의 극성을 보충 또는 반전하도록 조절된다. 만약 십진 카운터(41)가, 뉴저지, 서머빌의 알씨에이 코포레이션으로부터 입수 가능한 CD4017형 십진카운터라면, 2의 보수 회로는 카운터로부터 실행 신호(carry-out signal)에 의해 제어된다. 실행 신호는 계산 출력 신호(T0내지 T9)중 최초의 것에 일치하는 정방향의 천이를 갖는다. 상기 실행은 2 분주기로 구성된 엣지 트리거된 플립플롭(42)에 공급된다. 플립-플롭(42)은 소정의 극성 반전이 되도록, 교번적인 일련의 카운터 출력 신호(T0내지 T9)에 대해서는 논리 고레벨을 생성하고, 그 사이사이의 또다른 교번적인 일연의 카운터 출력 신호(T0내지 T9)에 대해서는 논리 저레벨을 생성한다.
도시된 시스템에서, 2의 보수 회로는 2비트 주기의 지연을 포함한다. 그러므로, 레지스터(12)로부터 2의 보수 회로(43)의 출력까지 MSB에 의해 초래된 전체 비트 지연은 31비트 레이트 클럭 펄스이다. 또한, 스케일링된 샘플 각각은 상이한 비트수를 갖는다. 스케일링된 샘플을 표준화하기 위해, 이것은 비트 크기 및 시간에서 샘플을 적당하게 조정할 수 있으며, 2의 보수 회로(43)으로부터 샘플은 20 스테이지 레지스터(44)에 인가된다.
레지스터(44)에서 2의 보수 회로(43)와 스케일링 회로(14)는 모두, 샘플 주기당 31펄스의 발생을 갖는 비트 레이트 클럭으로 클럭되며, 제2 및 제3도에서 클럭(P)으로써 표시된다. 데이터 샘플(Q0)보다 더 적은 지연을 받는 스케일링된 샘플이 레지스터(44)내로, 클럭(P)으로, 클럭킹하므로써 스케일링의 결과를 유지하도록 데이터에 관련되는 상기 샘플 비트의 위치를 설정한다. 이 과정에서 스케일링된 샘플의 잉여 최하위 비트는 레지스터(44)의 단부에서 감소(drop off)된다.
클럭 발생기(50)는 시스템 클럭으로부터 필요한 클럭 신호와 제어 신호를 제공한다. 클럭 신호는 신호 처리의 당업자라면, 제3도의 파형으로부터 쉽게 발생할 수 있으므로, 소자(50)는 상세하게 기술하지 않는다.
제2도의 시스템은, S90, S72, S54, S36, S18, S36, S54, S72, S90, S72, S54, S36, S18, S0, S18, S36, S54, S72, S90등의 순서로 스케일링된 샘플을 증배하도록 멀티플렉서 접속을 배열함으로써 여현파에 의한 입력 신호를 증배하도록 배열되며 스케일링된 샘플(S0)의 발생이 교번적으로 스케일링된 샘플을 보충한다. 또한 극성 반전 회로(43)에서 출력 신호의 LSB의 정확성이 중요하지(critical) 않다면, 극성 반전은 1의 보수 회로가 멀티 플렉서(40)의 출력에 결합된 제1입력과 함께 배타적으로 OR 게이트를 구성하여 수행되며 제2입력은 플립플롭(42)에 결합된다.
만약, 증배되는 신호의 샘플 레이트가 정현파에 위상 고정된다면, 신호를 곱합 정현파의 발생은 스케일링 회로의 계수 정밀도에 의존하고, 스케일링 회로의 수와는 전혀 관계가 없게 된다.
제4도는 정현파 신호에 병렬 비트 신호를 증배하기 위한 병렬 비트 시스템이다. 병렬 비트 신호는, 입력 샘플에 관련되는 병렬 비트 샘플의 유효 비트를 이동시킴으로써 2의 정수승으로 스케일링 된다. 즉, 병렬 비트 샘플의 각 비트의 비트 유효(significance)가, n개의 유효 위치만큼 더 적게 또는 더 많이 이동된 유효 비트 위치로 된다면, 이동된 샘플 비트는 각각 2n에 의해 원래의 샘플을 나누거나 곱한 것에 대응한다. 이런 형태의 비트 이동(예를들어, 스케일링)은 장치를 단순 배선함으로써 이루어진다. 고정 배선 이동 계수 회로의 예는 제4도에서 소자(62 및 63)로 도시된다.
소자(62)는 버스(60)에서 입력 샘플의 비트를 더 적은 유효 비트 위치로 이동시켜 가산기(70)의 입력시키는 배선 구멍이다. MSB 즉, 부호 비트는 가산기의 빈 MSB 입력 위치에서 반복되어, 2의 보수 샘플이 조정된다. 회로(62)에서 입력 샘플의 LSB는 이용되는 것이 아니라 버려지는 것임에 주의해야 한다. 소자(62)는 1/2에 의해 입력 샘플의 스케일링을 수행한다. 스케일링 소자(63)는 입력 샘플 비트를 1/4에 의해 스케일링 되도록 더 적은 유효의 두 비트 위치를 이동시킨다. 상기 회로에서 입력 샘플의 두개의 더 적은 유효비트는 버려지며 입력 샘플의 MSB는 가산기(70) 제2입력의 두개의 빈 최상위 비트 위치에서 반복된다.
스케일링 회로(64 내지 69)는 회로(62 및 63)의 배선 장치와 유사하며, 버스(62)와 각각 가산기 또는 감산기 회로 사이에 상호 접속 배선을 제외하고는 실제의 하드웨어 회로없이 실현될 수 있다.
제4도의 증배기 회로망은 54°에서 표준화된 정현파가 버스(60)에 인가된 샘플과 증배되도록 장치된다. 설명의 간략성을 위해, 정현파는 20배의 샘플 주기를 갖는 것으로 가정한다. 54°의 표준화는 필요한 스케일링된 샘플을 발생하도록 요구된 가산기/감산기의 수를 최소화 하도록 수행된다. 스케일링된 신호(S0내지 S90)는 제4도의 회로에 의해 발생되며 따라서 표 I에 기입된 값에 대응된다.
병렬 비트 이동 및 가산 스케일러(scalers)에서, 샘플 비트 시기는 중요하지 않으며, 시스템은 개념적으로 직렬 비트 시스템보다 더 간단하다. 병렬 비트 증배기는 54°의 정현으로 표준화되기 때문에, 스케일링된 샘플(S54)은 버스(60)의 입력 샘플에 대응되며, 그 샘플은 샘플(S54)로써 곧바로 멀티플렉서(77)의 한 입력에 인가된다. sin(0)에 의해 증배된 샘플에 대응하는 스케일링된 샘플(S0)은 0값이며, 따라서 논리 0값인 (접지)신호는 샘플(S0)로써 멀티플렉서(77)의 두번째 입력에 인가한다. sin(18)/sin(54)에 의해 증배된 샘플에 대응하는 스케일링된 샘플(S18)은 소자(62)에서 1/2 및 소자(64)에서 1/4에 의해 버스(60)로부터 스케일링 입력 샘플로써 근접되며 커런트 샘플에 (1/2+1/4)배 또는 커런트 샘플에 0.75배에 동등한 값을 생성하도록 가산기(70)에서 이러한 스케일링된 샘플을 합한다.
가산기(70)에서 제공되는 합은 커런트 샘플에 0.3750배에 동등한 샘플(S18)을 발생하도록 소자(78,소자(62)와 유사)에서 1/2로써 스케일링 된다. 샘플(S18)은 멀티플렉서(77)에 세번째 입력으로 결합된다.
sin(36)/sin(54)로 증배된 입력 샘플에 대응되는 샘플(S36)은 각각 소자(64)에서 1/32 및 1/128에 의해 버스(60)로부터 스케일링 입력 샘플로써 근접되며 커런트 샘플에 (1/128-1/32)배 값을 발생하도록 감산기(72)에서 소자(65)에 의해 발생된 스케일링 샘플로부터 소자(64)에 의해 발생된 스케일링 샘플을 감산한다. 감산기(72)로부터 샘플은 가산기(71)에서,
S36=[(1/128-1/32)+(1/2+1/4)×현 샘플(7)
=0.7265×현 샘플(8)
에 의해 주어진 샘플(S36)을 발생하도록 가산기(70)로부터 샘플을 합한다. 가산기(71)에서 샘플(S36)은 멀티플렉서의 네번째 입력으로 공급된다. sin(72)/sin(54) 및 sin(90)/sin(54)로 증배된 샘플에 대응하는 스케일링 샘플(S72및 S90) 각각은 도시된 회로에 의해 비슷하게 발생되며 멀티플렉서(77)에 다섯번째 및 여섯번째 입력으로 공급된다.
멀티플렉서(77)는 멀티플렉서(77)의 입력 각각의 하나는 다수의 접속점을 갖는 병렬 비트단이기 때문에 제2도에 도시된 10 대 1 멀티플렉서보다 6 대 1 멀티플렉서가 더 좋다. 따라서, 멀티플렉서 스위치의 수가 많으면 번거롭다. 멀티플렉서(77)는 정현파로 증배되는 입력 샘플에 대응하는 출력 신호를 발생하도록 스케일링 신호 각각에 대해 단지 한 입력부를 포함하기 때문에, 결과적으로 입력은 오름차순 및 내림차순으로 교대로 출력부에 결합된다. 멀티플렉싱하도록 하는 제어 신호는 샘플 클럭에 응답하는 인코더(79)에 의해 발생된다. 인코더(79)는 업/다운 카운터로, 0부터 5까지 카운트 업하고, 다음에 5부터 0으로 카운트 다운하고, 다음에 0부터 5로 카운트 업하는 등으로 배열된다.
멀티플렉서(77)의 출력은 정현파의 크기로 증배되는 입력 샘플에 대응한다. 이러한 신호는 보상 회로(78)에 결합되며, 두개 입력 배타적 OR 게이트(XOR)의 다중 층(bank)을 구비하며, 정현파로 증배된 입력 샘플에 대응하는 출력 신호를 발생하도록 열개 출력 샘플 세트의 극성을 교대로 반전시키도록 인코더(79)에 의해 제어된다. XOR 게이트 다중 층의 각각은 인코더(79)에 접속된 한 입력 단자를 가지며 둘째 입력 단자 각각은 멀티플렉서(77)로부터 병렬 출력 비트 접속점의 하나에 결합된다.
제5도는 본 발명의 장치를 이용하여 BTSC(스테레오 TV) 음향 신호의 차분 채널 신호(L-R)를 복조하기 위한 직렬 비트 오디오 처리 회로망을 도시한다. 예를들면, 텔레비젼 튜너로부터 기저대 합성 음향 신호는 접속선(100)에 인가된다. 합성 음향 신호는 약 50 내지 15,000Hz의 대역폭을 갖는 기저대 합(L+R) 즉, 단일 신호와, 15,734Hz의 파이롯트 신호를 포함하며, 두배의 파이롯트 주파수에 대한 이중 측파대 진폭 변조 압축 반송파 신호의 차(L-R) 즉, 스테레오 성분을 포함한다.
합성 음향 신호, C(t)는 수학적으로,
C(t)=S(t) + Psin(ωt)+D(t)sin2ωt(9)
로 표현되며, 여기서 S(t)는 (L+R) 성분에 대응하고, P는 파이롯트의 크기이며,ω는 파이롯트의 라디안 주파수이며, D(t)는 (L-R) 변조 좌성분에 대응한다.
합성 음향 신호는 아날로그-디지털 컨버터(ADC,102)의 아날로그 입력 단자에 결합된다. ADC(102)는 파이롯트 주파수의 20배의 레이트로 입력 신호를 샘플링하고, 합성 음향 신호를 표시하는 직렬 비트 PCM 샘플을 발생한다. ADC(102)로부터 출력 샘플은 합성 음향 신호의 다른 성분을 제외하고 분리된 단일(L+R) PCM 신호를 발생하는 직렬 비트 디지털 저역 필터(104)에 공급된다.
ADC(102)로부터 직렬 비트 출력 샘플은 제2도의 소자(12,14,50)와 유사한 정현파 스케일링 회로(116)에 결합된다. 스케일링 회로(116)는 sin(2Iπ/N)sin(54°)에 의해 스케일링 샘플이 직렬 비트 PCM 합성 음향 신호에 대응하는 다수의 신호(S0내지 S90)를 발생하며, 여기서는 I는 0, 1, 2,…N/4이며, N은 20이다. 스케일링 샘플은 제1멀티플렉서(118)의 각각의 입력 단자(0 내지 9)에 공급된다. 스케일링 샘플중, S90은 입력 단자(0)에, S72는 입력 단자(1 및 9)에, S54는 입력 단자(2 및 8)에, S36은 입력 단자(3 및 7)에, S18은 단자(4 및 6)에, 그리고 S0는 입력 단자(5)에 각각 공급된다.
멀티플렉서(118)의 입력 단자는 cos(ωt)로 증배되는 입력 PCM 샘플에 대응하는 신호를 발생하도록 그것의 출력 단자에 대한 샘플 레이트의 순서(0 내지 9)로 상호적으로 연속적으로 배타적으로 결합되며, ω는 파이롯트 신호 주파수에 대응한다. 멀티플렉서(118)의 출력 샘플은 cos(ωt)에 의해 증배된 입력 샘플에 대응하는 신호를 발생하도록 10개 샘플의 순차의 극성을 교대로 반전시키는 극성 반전 회로에 인가된다. 멀티플렉서(118)의 스위치(0 내지 9)는 십진 카운터(122)로부터 제어 신호(T0내지 T9)에 응답하여 일련의 스케일링 샘플(S90, S72, S54, S36, S18, S0, S18, S36, S54, S72등)을 발생하도록 폐쇄된다. 극성 반전은 0에 대응하는 스케일링된 샘플(S0)에서 시작된다.
이것은 십진 카운터(122)로부터의 제어 신호(T5)에 일치한다. T5의 시작에 일치하는 십진 카운터(122)(CD4017)의 실행 신호는 음으로 전이한다. 이러한 전이는 인버터(112)에 의해 반대로 되며 분주기와 같이 상호 접속된 D형 플립플롭(110)을 트리거하도록 이용된다. 실행 신호에 응답하여, 플립플롭(110)은 제어 신호(T5)의 교번적 발생으로 시작하는 10 샘플 펄스 주기에 대해 논리 1 상태를 가지며, 신호(T5)의 사이사이의 또다른 교번적 발생으로 시작하는 10 샘플 펄스 주기에 대해 논리 0 상태를 가지는 구형파를 제공한다. 플립플롭(110)에 의해 발생된 구형파는 극성 반전 회로(108)를 제어하도록 제공된다.
극성 반전 회로(108)로부터 출력 O(t)는 Gcos(ωt)의 C(t)배에 대응하며, 여기서 G는 1/sin(54°)와 동일하다. 따라서,
O(t)=S(t)Gcos(ωt) + PGsin(ωt)cos(ωt)+D(t)Gsin(2ωt)cos(ωt)(10)
이다. 이러한 신호는 샘플 클럭을 발생하는 클럭 발생기 회로(106)에 결합된다. 클럭 발생기 회로에서, 신호O(t)는 소자(111)내의 저역 필터에 인가되며, 상기 파일롯트 신호의 주기에 비해 비교적 긴 간격으로 적분되고, 위상 오차 신호로서 사용된다. 이러한 집적 신호는 디지털-아날로그 컨버터(113)에서 아날로그 전압을 변환시켜 전압 제어 발진기(VCO,118)의 제어 입력에 공급된다. VCO(118)는 샘플링 클럭 신호를 발생한다. 샘플링 클럭이 파이롯트 신호를 적절히 위상 고정시켰다면 신호 O(t)는 방정식(10)에서 기술된 바와 같다. 방정식(10)에서 각 항이 정현파이기 때문에 O(t)의 집적은 위상 고정을 나타내는 오차 신호 0 값을 발생한다.
역으로, 샘플 클럭이 파이롯트 신호로 위상 고정되지 않았다면, 여현 항의 인수는(합성된 정현파의 효과적인 라디안 주파수) 정현 항의 인수와 일치하지 않는다. O(t)의 제1 및 제3항은 정현파이며 회로망(1065)에서 0가 되도록 집적되며, 그러나 방정식(10)의 중간항은 정현파에다 D.C. 항도 포함하며, 상기 후자는 0가 되도록 집적된다. 중간항이 PGsin(ωt)cos(ω+Δ)-여기서, Δ는 파이롯트 신호와 입력 신호를 증배하기 위해 사용되는 발생된 여현간에 위상 오차다-와 같다고 하자. 삼각법의 항등식을 이용하여 항 PGsin(ωt)cos(ωt+Δ)은 PG[sin(2ωtΔ)+sinΔ]/2와 동등하게 나타난다. 이러한 항을 적분할때 (PGsinΔ)/2에 비례하는 위상 오차 신호를 발생한다. 이러한 0이 아닌 위상 오차 신호는, VCO(118)에, 파이롯트 신호로 샘플링클럭이 위상 고정되도록 주파수 내에서 증가 또는 감소하도록 영향을 미친다.
정현파 스케일링 회로(116)로부터 스케일링된 샘플중 하나는 멀티플렉서(118)와 비슷한 제2멀티플렉서(120)에 결합되고, 십진 카운터(120)에 의해 제어된다. 멀티플렉서(120)의 스위치(0 내지 9)에 각각 공급되는 스케일링된 샘플은 S0, S36, S72, S36, S0, S36, S72, S36이다. 일련의 스케일링된 샘플은 정현파의 파이롯트 주파수, 즉 sin(2ωt)로 C(t)에 나타나는 입력 샘플이 증배되도록 샘플 레이트로 멀티플렉서(120)의 출력에 공급된다. 멀티플레서(120)의 출력은 스위치(5 내지 9)를 통해 극성을 반전시키는 극성 반전 회로(114)에 결합된다. 극성 반전 회로(114)는 십진 카운터(122)로부터, 실행 신호에 의해 직접 제어된다. 실행 신호는 카운터 접속점(T0내지 T4)으로부터의 출력 펄스에 대해 논리 하이(high)이며, 접속점(T5내지 T9)으로부터의 출력 펄스에 대해 논리 로우(low)이다. 극성 반전 회로(114)는 논리 하이 제어 신호로써 변하지 않은 샘플을 통과시키며 논리 로우 제어 신호로써 인가된 샘플을 보완한다.
C(t)sin(2ωt)에 대응하는 극성 반전 회로(114)의 출력 신호(OP(t))는, 전개하여,
OP(t)=[S(t)sin(2ωt) + P(cos(ωt)-cos(3ωt))/2+D(t) (1-cos(4ωt))/2]G(11)
로 표현되며, 여기서 G는 sin(54°)의 역수와 동일하다. 회로(114)로부터의 신호(OP(t))는 OP(t)의 변조된 항에서 (L-R) 신호에 대응하는 기저대 성분(GD(t)/2)을 분류하는 저역 필터에 인가된다.
한 주파수의 여현과 이러한 주파수 두배의 정현 모두는 하나의 멀티플렉서 디코더(소자,122)와 정현파적으로 스케일링된 샘플을 발생하도록 네개의 스케일링 회로를 사용하여 발생시키기 때문에 제5도의 처리 회로망은 특히 중요한 일부분이다. 이러한 최소 하드웨어의 잇점은, (L-R) 차신호의 동기 검출과 샘플링 클럭의 위상 고정을 위한 오차 신호를 모두 제공하는 것이다.

Claims (9)

  1. 데이터 신호를 인가하기 위한 단자(10; 100)와 상기 단자에 각각 연결되어, 0° 및 최소한 90°사이의 각의 증가를 정현과 여현중 하나로 나타내는 삼각비에 실질적으로 대응하는 계수에 의해 스케일링된 상기 데이터 신호를 나타내는 다수의 신호를 제공하는 다수의 스케일링 회로(14; 116), 및, 상기 다수의 스케일링 회로에 연결되어, 정현파를 증배한 상기 데이터 신호에 대응하는 출력 신호를 발생하기 위해 상기 다수의 신호를 출력 단자에 연속적으로 인가하는 멀티플렉서 수단(40; 118,120)을 구비하는 데이터 신호에 정현파를 증배하는 장치로서, 상기 멀티플렉서 수단에 연결되고, 상기 출력 신호에 응답하여, 상기 데이터 신호의 샘플의 발생을 상기 정현파에 위상 고정시키는 수단(43,50; 106,108)을 포함하고, 상기 다수의 스케일링 회로는, 상기 단자(10; 100)에 연결된 입력을 갖고, 증가된 샘플 비트 주기만큼 지연된 상기 데이터 신호의 반복이 유용한 다수의 출력 단자(GA,QB,QC,QD,QE,QF,Q|G,QH,QO)를갖는 지연 수단(15,16,17,18,19,20,21,22,23)과, 상기 반복중 하나하나를 조합하여 상기 삼각비에 대한 근사치로 스케일링된 상기 데이터 신호를 나타내는 샘플을 생성하는 다수의 샘플 조합 수단(25,27,29,31,33,35,37,39)을 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  2. 제1항에 있어서, 상기 스케일 계수는 모두 양의 값이고, 상기 멀티플렉서 수단은 상기 정현파의 반주기 기간 동안 인가된 일련의 신호 각각의 극성을 반전시키는 신호 극성 반전 회로(43; 108,114)를 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  3. 제1항에 있어서, 상기 데이터 신호에 대응하는 상기 다수의 샘플은 각각, 2π/N-여기서, N은 상기 정현파 성분 주기의 상기 데이터 신호의 발생 속도의 주기에 대한 비와 같은 정수이다-의 증분의 각의 정현파적 삼각비에 의해 실질적으로 스케일링된 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  4. 제3항에 있어서, 상기 멀티플렉서 수단은, 상기 정현파의 교번적 반주기에 상기 출력 단자에 인가되는 상기 신호의 샘플의 극성을 선택적으로 반전시키는 극성 반전 회로(43; 108)를 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  5. 제4항에 있어서, 상기 멀티플렉서 수단(40,41; 118,120,122)은, 상기 샘플 레이트로 상기 스케일링된 신호의 각각을 또다른 일련의 출력 단자에 선택적으로 인가하기 위한 수단(41; 122)을 포함하며, 상기 샘플레이트의 역의 K배- 여기서, K는 N의 배수 및 약수중 하나-인 주기를 갖는 정현파를 증배한 상기 샘플링 된 데이터 신호에 대응하는 또다른 신호를 발생하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  6. 제5항에 있어서, 상기 멀티플렉서 수단은, 상기 샘플 레이트의 역에 K배인 주기를 갖는 상기 정현파의 교번적 반주기에 상기 또다른 신호의 샘플의 극성을 선택적으로 반전시키기 위한 또다른 극성 반전 회로(43; 114)를 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  7. 제5항에 있어서, 샘플 레이트를 상기 정현파에 위상 고정하기 위한 상기 수단(100,102,106,108)은, 아날로그 신호원(100)과, 상기 신호원에 결합되는 입력을 갖고, 샘플링 클럭 입력 단자를 갖고, 상기 스케일링 수단(116)에 결합하는 출력을 갖는 샘플링 수단(102)과, 상기 샘플링 클럭 입력 단자에 결합된 출력을 갖고, 제어 입력 단자를 갖는 제어된 발진기(118), 및 상기 제어된 발진기의 제어 입력 단자에 결합되는 출력을 갖고, 상기 멀티플렉서 수단에 결합되는 입력 단자를 갖는 신호 평균 수단(111,113)을 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  8. 제7항에 있어서, 상기 샘플링 수단은 상기 샘플을 나타내는 PCM을 제공하기 위한 아날로그-디지털 변환기(102)를 포함하는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
  9. 제8항에 있어서, 상기 다수의 스케일링 수단은, 2π/N-여기서, N은 정수-의 증분의 각의 정현파적 삼각비에 실질적으로 대응하는 계수에 의해 각각 스케일링된 상기 PCM 샘플에 대응하는 다수의 샘플을 제공하기 위해 상기 아날로그-디지털 변환기에 연결되어 있는 것을 특징으로 하는 데이터 신호에 정현파를 증배하는 장치.
KR1019870006610A 1986-06-30 1987-06-29 데이터 신호에 대한 정현파 증배 장치 KR970008534B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE190241T1 (de) * 1991-11-26 2000-03-15 Engelhard Corp Ceroxid-aluminiumoxid enthaltender oxidationskatalysator und verfahren zur anwendung.
JP4087897B2 (ja) * 1991-11-26 2008-05-21 バスフ・カタリスツ・エルエルシー 改良された酸化触媒および使用方法
US5604768A (en) * 1992-01-09 1997-02-18 Cellnet Data Systems, Inc. Frequency synchronized bidirectional radio system
US5377232A (en) * 1992-01-09 1994-12-27 Cellnet Data Systems, Inc. Frequency synchronized bidirectional radio system
US6248684B1 (en) 1992-11-19 2001-06-19 Englehard Corporation Zeolite-containing oxidation catalyst and method of use
KR100387042B1 (ko) * 1995-12-30 2003-08-14 삼성전자주식회사 톤신호발생장치
KR20020080669A (ko) * 2001-04-17 2002-10-26 (주)한일정보비젼 원격강의 시스템의 전자펜
EP1339230A3 (en) * 2002-02-26 2004-11-24 Broadcom Corporation Audio signal scaling adjustment using pilot signal
US6832078B2 (en) 2002-02-26 2004-12-14 Broadcom Corporation Scaling adjustment using pilot signal
JP4161913B2 (ja) * 2004-02-16 2008-10-08 ソニー株式会社 正弦波乗算回路及び正弦波乗算方法
EP1605354A1 (en) * 2004-06-10 2005-12-14 Deutsche Thomson-Brandt Gmbh Method and apparatus for improved synchronization of a processing unit for multimedia streams in a multithreaded environment
US7518661B2 (en) * 2005-09-30 2009-04-14 Sigmatel, Inc. System and method of audio detection
KR100783691B1 (ko) * 2006-05-11 2007-12-07 한국과학기술원 프리엠퍼시스를 가지는 직렬 전송 장치
US9561070B2 (en) * 2013-03-15 2017-02-07 St. Jude Medical, Cardiology Division, Inc. Ablation system, methods, and controllers
WO2014150432A1 (en) 2013-03-15 2014-09-25 St. Jude Medical, Cardiology Division, Inc. Ablation system, methods, and controllers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731328B2 (ko) * 1973-09-05 1982-07-03
JPS592216B2 (ja) * 1980-11-28 1984-01-17 ヤマハ株式会社 Ｆｍステレオ復調回路
NL8104668A (nl) * 1981-10-14 1983-05-02 Philips Nv Vermenigvuldigschakeling voor stereo-decoders.
NL8204687A (nl) * 1982-12-03 1984-07-02 Philips Nv Klokgestuurde filterinrichting.
EP0110427B1 (de) * 1982-12-07 1990-03-28 Josef Dirr Verfahren für die Übertragung von Nachrichten, bei dem die Codierung der Signale durch die Grösse der Amplituden der Halbwellen oder Perioden eines sinusförmigen Wechselstromes erfolgt
NL8302591A (nl) * 1983-07-20 1985-02-18 Philips Nv Vermenigvuldigschakeling met geschakelde capaciteiten circuits.
JPH0750846B2 (ja) * 1984-01-09 1995-05-31 ヒューレット・パッカード・カンパニー 信号検波回路
NL8401277A (nl) * 1984-04-19 1985-11-18 Philips Nv Fasevergrendelde lus met omschakelbare fasedetektor.

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