KR940005374B1

KR940005374B1 - Fm 변조기

Info

Publication number: KR940005374B1
Application number: KR1019900702538A
Authority: KR
Inventors: 히라마쯔 요네지로우; 사또 순이찌
Original assignee: 샤프 가부시끼가이샤; 쓰지 하루오
Priority date: 1989-04-07
Filing date: 1990-04-06
Publication date: 1994-06-17
Also published as: CA2030794A1; DE69004770D1; CA2030794C; EP0419680A4; US5091705A; ES2049029T3; EP0419680B1; WO1990012451A1; DE69004770T2; KR920700490A; EP0419680A1

Abstract

내용 없음.

Description

FM 변조기

제1도는 종래의 멀티바이브레이터식 FM 변조기의 구성을 표시하는 회로도.

제2도는 종래의 주파수 변환식 FM 변조기의 구성을 표시하는 개략블록도.

제3도는 이 발명의 제1의 실시예의 구성을 표시하는 블록도.

제4도는 제3도에 표시하는 파형변환 ROM의 입력과 출력과의 관계를 표시하는 그래프.

제5도는 이 발명의 제2의 실시예의 구성을 표시하는 블록도.

제6도는 이 발명의 제3의 실시예의 구성을 표시하는 블록도.

제7도는 제6도에 표시하는 실시예에 있어서 사용되는 캐리어 신호를 표시하는 타이밍챠트.

제8도는 제6도의 실시예에 있어서 사용되는 디지탈 승산기의 구성을 표시하는 논리게이트도.

제9a도 및 제9b도는 제6도에 표시하는 실시예에 있어서 사용되는 디지탈 승산기의 입력과 출력과의 논리관계를 표시하는 도면.

제10도는 제6도에 표시하는 실시예에 있어서 사용되는 밴드패스필터의 대역특성을 표시하는 그래프.

제11도는 제6도에 표시하는 실시예에 있어서 사용되는 밴드패스필터의 위상특성을 표시하는 도면.

제12도는 이 발명의 제4의 실시예의 구성을 표시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 트랜지스터 3 : 베이스단자

4 : 출력단자 6, 7 : FM 변조기

8 : 주파수변환기 9 : 로우패스필터

20 : 적분회로 30 : 위상변조회로

이 발명은, 영상신호를 기억하거나, 무선통신등을 행할 즈음에 사용되는 FM 변조기에 관하고, 다시금 특정적으로는, 변조신호를 적분한 후 위상변조하는 것에 의하여 FM 변조하는 FM 변조기에 관한다.

영상신호를 광디스크나 자기테이프등에 기억할 경우에는, 통상, 이 영상신호를 일단 FM 변조한 후에 기록하도록 하고 있다.

상기와 같은 경우에 사용되는 FM 변조기로서는, 제1도에 표시하는 멀티바이브레이터식인 것이나, 제2도에 표시하는 주파수 변환식인 것이 잘알려져 있다.

제1도에 표시하는 FM 변조기는, 한쌍의 트랜지스터(1,2)를 가진다.

이것들 트랜지스터(1,2)의 베이스단자(3)에는, 공통으로 변조신호로서의 영상신호가 공급되고 있다.

그리고, 출력단자(4)로부터 FM 변조출력이 얻어진다.

제2도에 표시하는 FM 변조기는, 중심주파수가 f1의 FM 변조기(6)와, 중심주파수가 f2의 FM 변조기(7)와를 포함한다.

이것들 FM 변조기(6 및 7)의 FM 변조출력이 주파수 변환기(8)에서 주파수 혼합된다.

주파수 혼합후의 FM 변조출력의 로우패스필터(9)에 의하여, 그차의 주파수(f1∼f2)만이 빼내어진다.

FM 변조기(6 및 7)은, 그 주파수 편이(偏移)의 방향이 서로 역으로 되도록 구성되어 있다.

즉, FM 변조기(6 및 7)은, 양의 입력에 대하여 한쪽의 FM 변조주파수가 증가할때에는, 다른쪽의 FM 변조주파수가 감소하도록 구성되어 있다.

따라서, 최종적인 FM 변조출력이 가지는 차의 주파수(f1∼f2)는, 실제에는 중심주파수(f1 및 f2)의 합의 주파수로 된다. 제1도 및 제2도에 표시하는 바와 같이 종래의 FM 변조기는, 어느것도 변조신호를 순 아날로그적으로 처리하도록 구성되어 있기 때문에, 아래의 (1)∼(4)에 표시하는 것과 같은 문제점이 있었다.

(1) 입력전압과 출력신호의 주파수와의 관계가, 비직선적이다.

(2) FM 변조출력신호에 고차(高次)변형(특히 2차변형)이 포함된다.

(3) 발진주파수의 안정도, 특히 온도특성에 의한 안정도가 나쁘다.

(4) 피변조신호가 출력측으로 누설된다.

상기와 같은 문제점을 개선하기 위하여, 여러 가지의 조정이나 보상이 필요하게 되지만, 그것으로도 충분한 정밀도를 얻는 것으로 곤란하였었다.

따라서, 이 발명은, 상술과 같은 문제점이 생기는 일 없는, 고정도이고 신뢰성이 높은 FM 변조기를 제공하는 것을 목적으로 한다.

이 발명에 관한 제1도의 FM 변조기는, 아날로그변조신호를 디지탈의 적분출력으로 변환하기 위한 적분 수단과, 캐리어신호를 발생하기 위한 캐리어신호 발생수단과, 캐리어신호에 의거하여 적분수단의 출력을 위상변조하기 위한 위상변조수단과를 구비하고 있다.

그리고, 이 위상변조수단은, 디지탈변조신호 출력수단과, 캐리어신호 변환수단과, 제1 및 제2의 곱셈기능부(府) D/A 변환수단과, 연산수단과를 포함하고 있다.

디지탈변조신호 출력수단은, 적분수단의 출력에 의거하여, 서로 직교위상관계를 가지는 제1 및 제2의 디지탈변조신호를 출력한다.

캐리어신호 변환수단은, 캐리어신호를 서로 직교위상관계를 가지는 제1 및 제2의 캐리어신호로 변환한다.

제1의 곱셈기능부 D/A 변환수단은, 제1의 디지탈변조신호와 제1의 캐리어신호가 입력되고, 이것들 제1의 디지탈변조신호와 제1의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력한다.

제2의 곱셈기능부 D/A 변환수단은, 제2의 디지탈변조신호와 제2의 캐리어신호가 입력되고, 이것들 제2의 변조신호와 제2의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력한다.

연산수단은, 제1 및 제2의 곱셈기능부 D/A 변환수단의 출력을 가산 또는 감산한다.

이 발명에 관한 제2의 FM 변조기는, 아날로그변조신호를 디지탈의 적분출력으로 변환하기 위한 적분수단과, π/2씩 순차로 위상이 어긋난 4개의 디지탈캐리어신호를 가지는 디지탈캐리어신호군을 발생하기 위한 디지탈캐리어신호군 발생수단과, 디지탈캐리어신호군에 의거하여 적분수단의 출력을 위상변조하기 위한 위상변조수단과를 구비하고 있다.

그리고, 위상변조수단은, 디지탈변조신호 출력수단과, 디지탈캐리어신호군 변환수단과, 제1 및 제2의 곱셈수단과, 연산수단과를 포함하고 있다.

디지탈캐리어신호군 변환수단은, 디지탈캐리어신호군을 서로 직교위상관계를 가지는 제1의 디지탈캐리어신호군과 제2의 디지탈캐리어신호군으로 변환한다.

제1의 곱셈수단은, 제1의 디지탈변조신호와 제1의 디지탈캐리어신호군과를 곱셈한다.

제2의 곱셈수단은, 제2의 디지탈변조신호와 제2의 디지탈캐리어신호군과를 곱셈한다.

연산수단은, 제1 및 제2의 곱셈수단의 출력을 가산 또는 감산한다.

상기와 같은 이 발명에 관한 제1 및 제2의 FM 변조기는, 아날로그변조신호가 디지탈적으로 처리되어 FM 변조된다.

그러므로, 선형특성이 우수하고, 고차변형이 없고, 더욱이 온도특성이 양호하게 된다.

다시금, 이 발명에 관한 제2의 FM 변조기는, π/2씩 순차로 위상이 어긋난 4개의 디지탈캐리어 신호를 가지는 캐리어신호군을 사용하는 것에 의하여, 곱셈수단의 구성간소화를 꾀하고 있다.

본 발명을 보다 상세하게 개시하기 위하여, 첨부의 도면에 따라서, 이것을 설명한다.

제3도는, 이 발명의 제1의 실시예에 관한 FM 변조기의 구성을 표시하는 블록도이다.

도면에 있어서, 이 제3도의 FM 변조기(11)는, 적분회로(20)와, 위상변조회로(30)와, 캐리어신호 발생회로(40)와를 구비하고 있다.

적분회로(20)는, 입력단자(21)에 공급된 아날로그변조신호를 적분한다.

아날로그변조신호로서는, 예를 들면 영상신호등이 고려된다.

위상변조신호(30)는, 캐리어신호 발생회로(40)로부터 주어지는 캐리어신호에 의거하여, 적분회로(20)의 적분출력을 위상변조한다.

제3도의 FM 변조기(11)는, 입력단자(21)에 공급된 아날로그변조신호를 디지탈적으로 처리하도록 구성되어 있다.

그러므로, 적분회로(20)는 A/D 변환기(22)를 가지고 있고, 입력단자(21)에 공급된 아날로그변조신호(본 실시예에서는 정지화의 영상신호)를 소정비트수(본 실시예에서는 8비트)의 디지탈신호로 변환한다.

디지탈화된 영상신호는, 레지스터(23)로부터 출력되는 1클럭전의 영상신호와 가산기(24)에 있어서 가산된다.

가산기(24)는, 2n(n는 양의 정수)비트구성의 가산기이다.

본 실시예에서는 n=5로 하고 있다.

그러므로, 8비트의 영상신호는 가산기(24)의 하위 8비트에 입력되고, 나머지 2비트는 0입력으로 된다.

그리고, 이 가산기(24)의 출력(10비트구성)이 재차 레지스터(23)에 입력된다.

상기와 같이, 1클럭전의 영상신호를 순차로 가산하는 것에 의하여, 레지스터(23)로부터는 적분된 디지탈영상신호가 얻어진다.

또한, A/D 변환기(22) 및 레지스터(23)에 있어서 사용되는 클럭신호(CK)는, 캐리어신호 발생회로(40)에 포함되는 기준발진기(41)로부터의 출력이 이용된다.

이 기준발진기(41)는, 수정발진기등으로 구성되어 있다.

또한, 본 실시예에서는, 15배로 시간축이 신장된 정지화의 영상신호를 FM 변조하므로, 기준발진기(41)의 클럭주파수(fc)로서는 2.5MHz가 사용된다.

클럭신호(CK)는 입력단자(25)로부터 공급된다.

레지스터(23)에 관련하여 설치된 입력단자(26)에는, 클리어신호가 공급된다.

이 클리어신호에 의하여, 레지스터(23)의 내용이 초기설정된다.

이것은, 입력단자(21)에 직류분이 상실된 영상신호가 공급되는 것도 고려한 것이다.

즉, 공급된 영상신호에 직류분이 없는 경우에는, 수평동기신호의 싱크칩(sink chip)의 부분에서 수평주기마다 레지스터(23)의 내용을 리세트하면, 이것에 의하여 레지스터(23)의 초기치가 고정된다.

그러므로, 싱크칩레벨에서의 적분치를 고정할 수가 있다.

적분회로(20)에 있어서 디지탈적으로 적분된 영상신호는, 위상변조회로(30)에 공급된다.

위상변조회로(30)에는, 제1 및 제2의 파형변환 ROM(32 및 33)이 설치되어 있다.

이것들 제1 및 제2의 파형변환 ROM(32 및 33)에 의하여, 입력된 디지탈영상신호(적분출력)가, 서로 직교위상관계에 있는 2개의 디지탈영상신호로 변환한다.

즉, 제1 및 제2의 파형변환 ROM(32 및 33)에는, 각각 제4도에 표시하는 바와 같은 여현파에 대응한 진폭치(디지탈신호) 및 정현파에 대응한 진폭치(디지탈신호)가 격납되어 있다.

제1 및 제2의 파형변환 ROM(32 및 33)에 있어서는, 입력디지탈 영상신호의 레벨에 대응한 진폭치가 동시에 참조되어서, 서로에 직교위상관계에 있는 2개의 디지탈영상신호, 즉 여현디지탈 영상신호{cos(c)} 및 정현디지탈 영상신호{sin(c)}가 출력된다.

여기서, 상기의 위상(c)은 입력디지탈 영상신호의 레벨(적분출력의 레벨)에 대응한다.

또한, 여현디지탈 영상신호{cos(c)} 및 정현디지탈 영상신호{sin(c)}는, 후술하는 바와 같이 어느것이나 변조신호로서 사용된다.

여현디지탈 영상신호{cos(c)}는, 2n 비트구성의 제1의 D/A 변환기(35)에 공급된다.

정현디지탈 영상신호{sin(c)}는, 2n 비트구성의 제2의 D/A 변환기(36)에 공급된다.

이것들 제1 및 제2의 D/A 변환기(35 및 36)에는, 디지탈영상신호외에, 아날로그의 캐리어신호가 캐리어신호 발생회로(40)로부터 공급된다.

캐리어신호 발생회로(40)에 있어서는, 기준발진기(41)로부터의 기준클럭신호(CK)가, 일단 밴드패스필터(42)에 공급되고, 기준클럭신호(CK)와 동일 주파수의 정현파신호{sin(2πfct)}로 변환된다.

여기서, π는 원주율, t는 시간이다(이하 마찬가지임).

정현파신호{sin(2πfct)}는 1/4주기 지연기(31)에 공급되고, 1/4주기만큼 지연된다.

이것에 의하여, 정현파신호{sin(2πfct)}가 여현파신호{cos(2πfct)}로 변환된다.

이와 같은 1/4주기 지연기(41)를 사용하는 것에 의하여, 정현파신호{sin(2πfct)}가, 서로 직교위상관계에 있는 제1 및 제2의 캐리어신호로 변환할 수가 있다.

여기서, 제1캐리어신호는 정현캐리어신호{sin(2πfct)}이고, 제2의 캐리어신호는 여현캐리어신호{cos(2πfct)}이다.

정현캐리어신호{sin(2πfct)}와 여현디지탈 영상신호{cos(c)}가 제1의 D/A 변환수단(35)에 공급된다.

또, 여현캐리어신호{cos(2πfct)}와 정현디지탈 영상신호{sin(c)}가 제2의 D/A 변환기(36)에 공급된다.

제1 및 제2의 D/A 변환기(35,36)는, 4상한(像限)의 곱셈기능을 가지는 D/A 변환기이다.

즉, 제1 및 제2의 D/A 변환기(35,36), 입력디지탈 영상신호를 아날로그신호로 변환할즈음, 입력캐리어신호로 그 출력진폭이 제어할 수 있도록 구성되어 있다.

이와 같은 D/A 변환기(35,36)로서는, 예를 들면 데이텔(DATEL) 주식회사제의 DAC-7533이 사용된다.

따라서, 제1의 D/A 변환기(35)로부터는, 다음식(1)으로 표시되는 아날로그신호가 출력된다.

sin(2πfct)ㆍcos(c)……………………………………………………(1)

또, 제2의 D/A 변환기(36)로부터는 다음식(2)으로 표시되는 아날로그신호가 출력된다.

cos(2πfct)ㆍsin(c)…………………………………………………‥(2)

제1의 D/A 변환기(35)의 출력과 제2의 D/A 변환기(36)의 출력은, 아날로그가산기(37)에 주어져서 가산된다.

아날로그가산기(37)의 출력을, 다음식(3)으로 표시하게 된다.

sin(2πfct)ㆍcos(c)+cos(2πfct)ㆍsin(c) = sin(2πfct+c)………(3)

상기와 같이, 아날로그가산기(37)로부터는, 정현캐리어신호{sin(2πfct)}에 대하여 c만큼 위상이 앞선 정현캐리어신호{sin(2πfct+c)}가 출력된다.

이 정현캐리어신호{sin(2πfct+c)}는 밴드패스필터(38)에서 대역제한된 후, 출력단자(39)로부터 출력된다.

상기와 같이 하여 출력단자(39)에 얻어진 정현캐리어신호{sin(2πfct+c)}는 캐리어신호의 1사이클마다, 이 캐리어신호에 대한 입력영상신호의 진폭에 응하여 그 위상이 고속으로 (1/fc=400nsec)변화하는 신호로 되어있다.

이러한 것은, 결과로서 FM 변조가 행하여진 것이 된다.

또한, 상술한 제1 및 제2의 D/A 변환기(35,36)에 입력된 정현캐리어신호{sin(2πfct)}, 여현캐리어신호{cos(2πfct)}의 위상 분해능(能)은, 각각, 제1 및 제2의 D/A 변환기(35,36)의 비트구성에 의존한다.

예를 들면, 제1 및 제2의 D/A 변환기(35,36)가 각각 10비트 구성이라면, 위상분해능은 0.35°(=360˚÷1023)으로 된다.

단위시간당의 최소위상변화(dc)와 주파수변화(df)와의 관계는 다음식(4)으로 표시된다.

df=(1/2π)(dc/dt) ………………………………………………… (4)

따라서, 단위시간당의 최소위상변화(dc)와 최대주파수편위(△f)와의 관계는 다음식(5)으로 표시된다.

△f = df(2⁸- 1)…………………………………………………… (5)

그러므로

dc = 6.14×10^-3래디안(radian)………………………………… (6)

dt = 400nsec(=1/fc=2.5MHz)…………………………………‥(7)

일때에는,

△f = 0.623MHz …………………………………………………(8)

df = 2443MHz …………………………………………………‥(9)

로 되고, 입력전압과 출력주파수는 완전하게 직선관계로 된다.

즉, 선형특성으로 된다.

또한, 제3도에 표시한 실시예에서는, 캐리어주파수(fc)를 2.5MHz로 하고, 이 주파수를 영상신호의 싱크칩레벨에 상당시키고 있다.

또, 최대주파수편이(△f)를 0.623MHz로 하고, 주파수가 높게 되는 방향으로 FM 변조되도록 구성되어 있다.

이상 설명한 바와 같이, 제3도의 실시예에서는, 캐리어신호 1사이클마다 연산한다는 디지탈처리에 의하여 FM 변조를 행하고 있다.

그러므로, 종래의 아날로그식의 FM 변조기에 비하여, 선형특성이 우수하고, 고차변형이 없는, 또한 온도특성이 좋은 FM 변조기를 실현할 수가 있다.

제5도는, 이 발명의 제2의 실시예의 구성을 표시하는 블록도이다.

이 제5도에 표시하는 FM 변조기(12)는, 아래의 점을 빼고 제3도에 표시하는 FM 변조기(11)와 마찬가지의 구성이고, 상당하는 부분에는 동일한 참조번호를 부치고, 그 설명을 생략한다.

제5도에 표시하는 FM 변조기(12)는, 제3도의 FM 변조기(11)에 있어서의 위상변조회로(30)와 다른 구성의 위상변조회로(50)가 설치되어 있다.

이 위상변조회로(50)에는, 4개의 D/A 변환기(35a,35b,36a,36b)가 설치되어 있다.

이것들 D/A 변환기(35a,35b,36a,36b)는, 어느것이든 5비트 구성이고, 4상한의 곱셈기능을 가지고 있다.

10비트의 여현디지탈 영상신호{(cos(c)}중, 상위 5비트는 D/A 변환기(36a)에 공급되고, 하위 5비트는 D/A 변환기(35b)에 공급된다.

또, 10비트의 정현디지탈 영상신호{sin(c)}중 상위 5비트는 D/A 변환기(36a)에 공급되고, 하위비트는 D/A 변환기(36b)에 공급된다.

또 D/A 변환기(35a)에는 정현캐리어신호{sin(2πfct)}가 공급되고, D/A 변환기(36a)에는 여현캐리어신호{cos(2πfct)}가 공급된다.

또, 정현캐리어신호{sin(2πfct)}는 감쇠기(51)에 있어서, 그 레벨이 1/(2ⁿ-1)로 감쇠된 후, D/A 변환기(35b)에 공급된다.

또, 여현캐리어신호{cos(2πfct)}는 감쇠기(52)에 있어서, 그 레벨이 1/(2^j-1)로 감쇠된 후, D/A 변환기(36b)에 공급된다.

D/A 변환기(35a,35b,36a,36b)의 각 출력은, 아날로그가산기(37)에 공급되어서 가산된다.

위상변조회로(50)의 기타의 구성은, 제3도에 있어서의 위상변조회로(30)와 마찬가지이다.

그러면, 캐리어신호의 최대진폭을 n비트, 즉 5비트로 분해한 경우, 최소분해폭은 캐리어신호의 최대진폭의 1/(2⁵-1)에 대응한다.

따라서, 감쇠기(51)와 D/A 변환기(35b)에서, D/A 변환기(35a)의 최소분해폭을 다시금 5비트로 분해한 것으로 된다.

그 결과, 한쌍의 D/A 변환기(35a,35b)와 감쇠기(51)에서, 2n비트의 D/A 변환기로서 기능하게 된다.

마찬가지로 한쌍의 D/A 변환기(36a,36b)와 감쇠기(52)로 2n비트의 D/A 변환기로서 기능한다.

상기와 같이, 제5도의 실시예에서는, 5비트 구성의 D/A 변환기를 사용하기 때문에, 10비트 구성의 D/A 변환기를 사용하는 제3도의 실시예에 비하여 그 가격이 대단히 염가로 된다.

또한, 이 발명은, 상술한 제3도 및 제5도의 실시예에 한정되는 것은 아니다.

예를 들면, 정현파신호와 여현파신호는 위상이 1/4주기 어긋난 것만으로, 전혀 똑같은 신호이기 때문에, 상술한 제3도 및 제5도의 실시예에 있어서 정현파신호와 여현파신호를 교환하여도 전혀 마찬가지의 효과가 얻어진다.

또, D/A 변환기(35,36,35a,35b,36a,36b)에 있어서는, 정현파끼리, 여현파끼리를 곱셈하도록 구성되어도 좋다.

다시금, 아날로그가산기(37)에 있어서는, 가산처리가 아닌, 감산처리를 행하여도 좋다.

그런데, 제3도 및 제5도의 실시예에 있어서의 D/A 변환기(35,36,35a,35b,36a,36b)는, 정현파 또는 여현파인 아날로그의 캐리어신호에 의거하여 디지탈영상신호를 처리할 필요가 있기 때문에, 디지탈신호의 논리연산을 대상으로 단순한 논리회로만으로 구성할 수가 없고, 그 회로구성이 복잡화된다는 다시금 개선하여야 할 문제점을 포함하고 있다.

그래서, 아래에는, 상기와 같은 문제점이 개선된 이 발명의 다시금 다른 실시예를 도면을 참조하면서 설명한다.

제6도는, 이 발명의 제3의 실시예의 구성을 표시하는 블록도이다.

이 제6도의 FM 변조기(13)는, 적분회로(20)와 위상변조회로(60)와, 캐리어신호 발생회로(70)에 의하여 구성되어 있다.

적분회로(20)의 구성은, 제3도 및 제5도의 실시예에 있어서의 적분회로(20)의 구성과 마찬가지이다.

이 적분회로(20)에 있어서 디지탈적으로 적분된 영상신호는, 위상변조회로(60)에 공급된다.

위상변조회로(60)에는, 제3도 및 제5도의 실시예와 마찬가지의 구성의 제1 및 제2의 파형변환 ROM(32 및 33)이 설치된다.

따라서, 제1의 파형변환 ROM(32)은 적분회로(20)의 출력을 여현디지탈 영상신호{cos(c)}로 변환하고, 제2의 파형변환 ROM(33)은 적분회로(20)의 출력을 정현디지탈 영상신호{sin(c)}로 변환한다.

또한, 위상(c)은 입력디지탈 영상신호(적분회로(20)의 출력)의 레벨에 대응하고 있다.

상기 여현디지탈 영상신호{ cos(c)} 및 정현디지탈 영상신호{sin(c)}는 각각, 2n비트 구성의 제1 및 제2의 디지탈 승산기(61 및62)에 공급된다.

제1 및 제2의 디지탈 승산기(61 및 62)에는 디지탈영상신호외에 캐리어신호 발생회로(70)로부터의 디지탈캐리어신호군(CK)(CK0∼CK3)이 공급된다.

캐리어신호 발생회로(70)는 기준발진기(71)와 다단분주기(72)를 포함한다.

기준발진기(71)는, 예를 들면 수정발진기에 의하여 구성되고, 그 발진주파수는 제3도 및 제5도의 실시예에 있어서의 기준발진기(41)의 4배의 주파수 즉 2.5×4=10.0MHz에 선택되어 있다.

다단분주기(72)는, 기준발진기(71)로부터의 기준클럭신호(4CK)(제7도(a)참조)를 π/2씩 순차로 위상이 어긋난 4개의 디지탈캐리어신호(CK0∼CK3)(제7도(b)∼(e)참조)로 변환한다.

각 디지탈캐리어신호(CK0∼CK3)는, 기준클럭신호(4CK)의 1/4의 주파수를 가지고 있다.

다단분주기(72)는, 각각이 기준클럭신호(4CK)를 1/4분주하기 위한 4개의 분주기에 의하여 구성되어 있다.

지금, 디지탈캐리어신호(CK0)가 기준의 위상을 가지고 있는 것으로 하면, 디지탈캐리어신호(CK1,CK2,CK3)는 각각, 디지탈캐리어신호(CK0)에 대하여 π/2, 2π/2, 3π/2만큼 위상이 어긋난 신호로 된다.

여기서, 디지탈캐리어신호(CK0)가 H레벨일때를 상태 1, 디지탈캐리어신호(CK1)가 H레벨일때를 상태 0, 디지탈캐리어신호(CK2)가 H레벨일때를 상태 -1, 디지탈캐리어신호(CK3)가 H레벨일때를 상태 0으로 규정하면, 이것들 디지탈캐리어신호(CK0∼CK3)에 의하여, 상태 0→상태 1→상태 0→상태 -1의 순번으로 진폭이 반복하여 변화하는 아날로그신호를 표현할 수가 있다.

여기서 말하는 아날로그신호라는 것은, 디지탈캐리어신호를 아날로그화 하였을 때의 캐리어신호를 말한다.

즉, 상술한 각 상태는, 캐리어신호(CK0)와 동일주파수의 정현파신호{sin(2πfct)}의 0,π/2, 2π/2, 3π/2의 위상에서의 진폭치에 대응한다.

따라서, 4개의 디지탈캐리어신호(CK0∼CK3)로 1개의 정현파신호{sin(2πfct)}를 표현할 수가 있다.

따라서, 아래의 설명에서는, 4개의 디지탈캐리어신호(CK0∼CK3)를 정현디지탈 캐리어신호{sin(2πfct)}라고 칭한다.

또한, A/D 변환기(22), 레지스터(23), 제1 및 제2의 파형변환 ROM(32 및 33)에서 사용되는 클럭신호로서는, 기준위상을 가지는 디지탈캐리어신호(CK0)가 사용된다.

이 디지탈캐리어신호(CK0)는 입력단자(25)를 사이에 두고 공급된다.

정현디지탈 캐리어신호{sin(2πfct)}를 구성하는 4개의 디지탈캐리어신호(CK0∼CK3)는, 예를 들면 레지스터로 구성된 1클럭지연기(63)에 공급된다.

이 1클럭지연기(63)에 있어서, 4개의 디지탈캐리어신호(CK∼CK3)가, 각각 1클럭분(1/4주기분) 지연된다.

이 지연량은, 위상적으로 π/2에 상당하기 때문에, 1클럭지연기(63)로부터는 여현디지탈캐리어신호(CKc){=cos(2πfct)}가 출력된다.

즉, 1클럭지연기(63)를 설치한 것에 의하여, 디지탈캐리어신호군(CK)은, 서로 직교위상관계에 있는 제1의 디지탈캐리어신호군{정현디지탈 캐리어신호 sin(2πfct)}과 제2의 디지탈캐리어신호군{여현디지탈 캐리어신호 cos(2πfct)}으로 변환된다.

정현디지탈 캐리어신호{sin(2πfct)}와 여현디지탈 영상신호 cos(c)가 제1의 디지탈 승산기(61)에 공급되고, 여현디지탈 캐리어신호{cos(2πfct)}와 정현디지탈 영상신호{sin(c)}가 제2의 디지탈 승산기(62)에 공급된다.

제1의 디지탈 승산기(61)의 곱셈동작을 설명한다.

정현디지탈 캐리어신호로서의 4개의 디지탈캐리어신호(CK0∼CK3)를 사용하여, 4상한의 곱셈동작을 실현하는데에는, 여현디지탈 영상신호{cos(c)}의 최상위 비트신호(D9)를 부호비트신호로서, 아래의 논리연산처리를 행하면 된다.

상태 입력 출력

0 양 또는 음 항상 양으로 출력

1 양 또는 음 입력을 그대로 출력

-1 양 입력을 음으로 반전하여 출력

-1 음 출력을 양으로 반전하여 입력

이와 같은 곱셈동작은, 간단한 논리회로로 구성할 수 있다.

제8도는, 제6도에 표시하는 제1의 디지탈 승산기(61)의 구성의 한예를 표시하는 논리회로도이다.

또한, 제2의 디지탈 승산기(62)로 제8과 마찬가지의 구성을 가지고 있는 것을 미리 지적하여 둔다.

제8도에 있어서, 10비트 구성의 제1의 디지탈 승산기(61)는, 10개의 NAND 게이트 (100∼109)와 10개의 익스크르시브 OR 게이트 (110∼119)에 의하여 구성되어 있다.

10비트의 곱셈디지탈 영상신호{cos(d)}를 구성하는 비트신호 (D0∼D9)는, 각각, 대응하는 NAND게이트(100∼109)에 주어진다. 또, NAND게이트(100∼109)에는, 디지탈캐리어신호(CK0,CK2)가 공통으로 주어진다.

NAND게이트(100∼109)의 출력은, 각각, 대응하는 익스크르시브 OR게이트(110∼119)에 주어진다.

최상위 비트신호에 대응하는 익스크르시브 OR게이트(119)를 제외하는 익스크르시브 OR게이트(110∼118)에는 디지탈캐리어신호(CK3)가 공통으로 주어진다.

최상의 비트신호(D9)는 부호비트신호이므로, 이것에 대응한 익스크르시브 OR게이트(119)에는, 디지탈 캐리어신호(CK1)의 반전신호가 주어진다.

제8도에 표시하는 바와 같이, 제1의 디지탈 승산기(61)에 있어서의 입력과 출력과의 논리관계를 제9a도 및 제9b도에 표시한다.

제9a도는, 입력비트신호(D0∼D8)와 출력비트신호(D0'∼D8')와의 논리관계를 표시하고 있다.

제9a도의 상단은, 입력비트신호(Di)(i=0∼8)가 L레벨(이 레벨을 논리 0으로 한다)일 때의 출력비트신호(Di')의 논리를 표시하고 있다.

제9a도의 하단은, 입력비트신호(Di)가 H레벨(이 레벨을 논리 1 로 한다)일 때의 출력비트신호(Di')의 논리를 표시하고 있다.

제9a도에 표시하는 바와 같이, 상태0에서는, 입력비트신호(Di)의 논리에 불구하고, 출력비트신호(Di')은 L레벨로 된다.

상태 1에서는, 입력이 그대로 출력된다.

상태 -1에서는, 입력이 반전하여 출력된다.

제9b도는, 입력비트신호(D9)와 출력비트신호(D9')와의 논리관계를 표시하고 있다.

제9b도에 있어서, 「L」가 (-)를 「H」가 (+)를 표시하는 것으로 한다.

지금, 아날로그의 캐리어신호(정현파신호)를 고려하였을 때, 그 영점을「0(=1000000000)」로 하고, 최소치를 「-512(=0000000000)」로 하고, 최대치를 「+511(=1111111111)」로 하였다고 한다.

이 경우, 상태0에 있어서의 곱셈출력은, 0이므로, (0000000000)이 아니고, (1000000000)를 출력하지 않으면 아니된다.

즉, 출력비트신호(D9')는 H레벨로 되지않으면 아니된다.

제1의 디지탈 승산기(61)는, 그것이 실현될 수 있는 논리구성으로 되어 있다.

또, 제9b도에서 명백한 바와 같이, 상태1일 때는 입력비트신호(D9)가 그대로 출력되고, 상태-1일 때는 입력비트신호(D9)가 반전하여 출력된다.

또한, 상술한 바와 같이, 제2의 디지탈 승산기(65)도 제1의 디지탈 승산기(61)와 마찬가지로 구성되어 있으므로, 그 설명은 생략한다.

이상 설명한 바와 같이, 제1 및 제2의 디지탈 승산기(61 및 62)는, 간단한 논리회로만으로 구성할 수 있다.

그리고, 제1 및 제2의 디지탈 승산기(61 및 62)의 각각에 의하여, 정현신호와 여현신호의 디지탈 곱셈출력을 얻을 수가 있다.

따라서, 제1의 디지탈 승산기(61)로부터는, 다음식(11)으로 표시되는 디지탈신호가 출력된다.

sin(2πfct)ㆍcos(c) ……………………………………………… (11)

또, 제2의 디지탈 승산기(62)로부터는 다음식(12)으로 표시되는 디지탈신호가 출력된다.

cos(2πfct)ㆍsin(c) ……………………………………………… (12)

제1 및 제2의 디지탈 승산기(61 및 62)의 출력은, 각각, 버퍼레지스터(64 및 65)를 사이에 두고 디지탈 가산기(66)에 주어진다.

디지탈 가산기(66)는, 제1의 디지탈 승산기(61)의 출력과 제2의 디지탈 승산기(62)의 출력을 가산하는 것에 의하여, 다음식(13)으로 표시되는 디지탈신호를 출력한다.

sin(2πfct)ㆍcos(c)+cos(2πfct)ㆍsin(c) = sin(2πfct + c)…… (13)

상기와 같이, 디지탈 가산기(66)로부터는, 정현디지탈 캐리어신호{sin(2πfct)}에 대하여 c만큼 위상이 늦은 정현디지탈 캐리어신호{sin(2πfct + c)}가 출력된다.

이 정현디지탈 캐리어신호{sin(2πfct + c)}가, D/A 변환기(67)에서 아날로그신호로 변환된다.

D/A 변화기(67)의 출력은 밴드페스필터(68)에서 대역제한된 후, 출력단자(69)로부터 출력된다.

상기와 같이 하여 출력단자(69)에 얻어진 정현캐리어신호{sin(2πfct + c)}는, 제3도 및 제5도에 있어서의 출력단자(39)에 얻어지는 FM 변조출력과 같은 신호이다.

따라서, 입력단자(21)에 입력된 영상신호가 FM 변조된다.

밴드패스필터(68)의 대역특성을 제10도에 표시한다.

이 제10도에 표시되는 바와 같이, 밴드패스필터(41)의 대역특성은, 캐리어주파수(fo)를 중심으로 하여, ±4fo의 곳에서 감쇠량이 1/(2ⁿ-1)이상에서, ±1/2fo의 범위의 주파수는 충분히 통과할 수 있는 특성으로 선정되는 것이 바람직하다.

다시금, 캐리어주파수(fo)를 중심으로 하여 ±(1/2)fo의 주파수 범위에서, 위상지연특성이 주파수에 대하여, 제11도와 같이 선형특성을 유지하도록 밴드패스필터(68)의 위상특성이 선정되는 것이 바람직하다.

또한 상술한 제1 및 제2의 디지탈 승산기(61 및 62)에 입력된 정현디지탈 캐리어신호{sin(2πfct)} 및 여현디지탈 캐리어신호{cos(2πfct)}의 위상분해능은, 각각, 제1 및 제2의 디지탈 승산기(61 및 62)의 비트구성에 의존한다.

예를 들면, 제1 및 제2의 디지탈 승산기(61 및 62)가 각각 10비트 구성이라고 하면, 0.35˚(=360˚÷1023)의 위상분해능으로 된다.

또, 제6도에 실시예에 있어서, 단위시간당의 최소위상변화(dc)와 주파수변화(df)와의 관계는 다음식(14)으로 표시된다.

df = (1/2π)(dc/dt) ……………………………………………… (14)

따라서, 단위시간당의 최소위상변화(dc)와 최대주파수편이(△f)의 관계는, 다음식(15)으로 표시된다.

△f = df(⁸- 1) …………………………………………………… (15)

따라서,

dc = 6.14 × 10^-3래디언 ……………………………………… (16)

dt = 400nsec ( = 1/fc = 2.5MHz) …………………………… (17)

일 때에는,

△f = 0.623MHz ………………………………………………… (18)

df = 2443Hz ……………………………………………………‥ (19)

로 되고, 입력전압과 출력주파수는 완전하게 직선관계로 된다. 즉, 선형특성으로 된다.

또한, 제6도의 실시예는, 캐리어 주파수(fc)를 2.5Mz로 하고, 이 주파수를 영상신호의 싱크칩레벨에 상당하고, 또 최대 주파수편이(△f)를 0.623MHz로 하고, 주파수가 높게되는 방향으로 FM 변조되도록 한 경우이다.

제12도는, 이 발명의 제4의 실시예의 구성을 표시하는 블록도이다.

이 제12도에 표시하는 FM 변조기(14)는, 아래의 점을 제외하고 제6도에 표시하는 FM 변조기(13)와 마찬가지의 구성이고, 상당하는 부분에는 동일한 참조번호를 부치고, 그 설명을 생략한다.

도면에 있어서, FM 변조기(14)는, 승산회로(20)와, 위상변조회로(80)와, 캐리어신호 발생회로(70)와를 구비하고 있다.

이중, 위상변조회로(80)의 구성이, 제6도에 표시하는 위상변조회로(60)와 약간 다르게 되어 있다.

위상변조회로(82)에는, 5비트 구성의 4개의 디지탈 승산기(61a,61b,62a,62b)가 설치되어 있다.

디지탈 승산기(61a)에는, 여현디지탈 영상신호{cos(c)}의 상위 5비트와, 정현디지탈 캐리어신호{sin(2πfct)}가 주어진다.

디지탈 승산기(61b)에는, 여현디지탈 영상신호{cos(c)}의 하위 5비트와, 감쇠기(81)에 의하여 감쇠된 정현디지탈 캐리어신호{sin(2πfct)}가 주어진다.

디지탈 승산기(62a)에는, 정현디지탈 영상신호{sin(c)}의 상위 5비트와, 여현디지탈 캐리어신호{cos(2πfct)}가 주어진다. 디지탈 승산기(62b)에는, 정현디지탈 영상신호{sin(c)}의 하위 5비트와, 감쇠기(82)에 의하여 감쇠된 여현디지탈 캐리어신호{cos(2πfct)}가 주어진다.

감쇠기(81)에는 정현디지탈 영상신호{sin(2πfct)}의 레벨을 1/(2ⁿ-1)로 감쇠시킨다.

마찬가지로, 감쇠기(82)는, 여현디지탈 캐리어신호{cos(2πfct)}의 레벨을 1/2ⁿ-1에 감쇠시킨다.

디지탈 승산기(62a 및 61b)의 출력은, 각각, 버퍼레지스터(64a,64b)를 사이에 두고 디지탈 가산기(66)에 주어진다.

디지탈 승산기(62a,62b)의 출력은, 각각, 버퍼레지스터(65a,65b)를 사이에 두고 디지탈 가산기(66)에 주어진다.

지금, 디지탈캐리어신호의 최대진폭을 n비트, 예를 들면 5비트로 분해한 경우, 최소분해폭의 크기는 디지탈캐리어신호의 최대진폭의 1/(2⁵-1)으로 된다.

따라서, 감쇠기(81)와 디지탈 승산기(61b)에서, 디지탈 승산기(61a)의 최소분해폭을 다시금 5비트로 분해한 것으로 된다. 그 결과, 한쌍의 디지탈 승산기(61a,61b)와, 감쇠기(81)에서, 2ⁿ비트의 디지탈 승산기로서 기능하게 된다.

마찬가지로, 한쌍의 디지탈 승산기(62a,62b)와 감쇠기(82)에서 2n비트의 디지탈 승산기로서 기능하게 된다.

따라서, 위상변조회로(80)는, 제6도에 있어서의 위상변조회로(60)와 마찬가지의 기능을 가지게 된다.

상기와 같이, 제12도의 실시예에 있어서는, 5비트 구성의 디지탈 승산기를 사용하여 위상변조회로(80)를 구성할 수 있기 때문에, 제6도의 위상변조회로(60)와 같이 10비트 구성의 디지탈 승산기를 사용한 것에 비하여, 그 가격이 대단히 염가로 된다.

또한, 정현파신호와 여현파신호는 위상이 1/4주기 어긋하는 것만으로, 전혀 똑같은 신호이기 때문에, 제6도 및 제12도에 표시한 실시예에 있어서 정현파신호와 여현파신호를 교환하여도 같은 효과가 얻어진다.

또, 제6도 및 제12도에 표시하는 실시예에 있어서의 디지탈 승산기(61,62,61a,61b,62a,62b)는, 정현파끼리, 여현파끼리를 곱셈하도록 구성되어도 좋다.

다시금, 디지탈 가산기(66)에 있어서는 가산처리가 아니고, 감사처리를 행하여도 좋다.

그런데, 제3도, 제5도, 제6도 및 제12도에 표시하는 실시예에 있어서는, 어느것이나 제1의 파형변환 ROM(32)에서 여현디지탈 영상신호{cos(c)}를 발생하고, 제2의 파형변환 ROM(33)에서 정현디지탈 영상신호{sin(c)}를 발생하도록 구성되어 있지만, 정현디지탈 영상신호{sin(c)}와 여현디지탈 영상신호{cos(c)}는 서로 직교위상관계이기 때문에, 제1 및 제2의 파형변환 ROM(32 및 33)의 어느 한쪽만을 사용하여도, 정현 및 여현디지탈 영상신호를 생성할 수가 있다.

이상과 같이, 본 발명에 관한 FM 변조기는, 영상신호등의 아날로그신호를 FM 변조하는데에 적합하다.

Claims

변조신호를 적분한 후 위상변조하는 것에 의하여 FM 변조하는 FM 변조기이고, 아날로그 변조신호를 디지탈의 적분출력으로 변환하기 위한 적분수단, 캐리어신호를 발생하기 위한 캐리어신호 발생수단, 및 상기 캐리어신호에 의거하여, 상기 적분수단의 출력을 위상변조하기 위한 위상변조수단을 구비하고, 상기 위상변조수단은, 상기 적분수단의 출력에 의거하여, 서로 직교위상관계를 가지는 제1 및 제2의 디지탈변조신호를 출력하기 위한 디지탈 변조신호 출력수단과, 상기 캐리어신호를 서로 직교위상관계를 가지는 제1 및 제2의 캐리어신호로 변환하기 위한 캐리어신호 변환수단과, 상기 제1의 디지탈변조신호와 상기 제1의 캐리어신호가 입력되고, 이것들 제1의 디지탈 변조신호와 제1의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제1의 곱셈기능부 D/A 변환수단과, 상기 제2의 디지탈 변조신호와 상기 제2의 캐리어신호가 입력되고, 이것들 제2의 변조신호와 제2의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제2의 곱셈기능부 D/A 변환수단과, 상기 제1 및 제2의 곱셈기능부 D/A 변환수단의 출력을 가산 또는 감산하는 연산수단과를 포함하는 FM 변조기.
제1항에 있어서, 상기 디지탈 변조신호 출력수단은, 상기 제1의 디지탈 변조신호로서, 상기 적분수단의 출력에 응하여 위상의 변화하는 여현함수의 디지탈 변조신호를 출력하는 제1의 디지탈 변조신호 출력수단과, 상기 제2의 디지탈변조신호로서, 상기 적분수단의 출력에 응하여 위상이 변화하는 정현함수의 디지탈변조신호를 출력하는 제2의 디지탈변조신호 출력수단과를 포함하는 FM 변조기.
제2항에 있어서, 상기 제1의 디지탈변조신호 출력수단은, 입력신호를 여현함수로 변환하기 위한 변환테이블을 가지는 제1의 기억수단을 포함하고, 상기 제2의 디지탈변조신호 츨력수단은, 입력신호를 정현함수로 변환하기 위한 변화테이블을 가지는 제2의 기억수단을 포함하는 FM 변조기.
제2항에 있어서, 상기 캐리어신호는, 일정주파수를 가지는 정현파의 아날로그신호이고, 상기 캐리어신호 변환수단은, 상기 정현파의 아날로그신호를 1/4주기 지연하는 것에 의하여 여현파의 아날로그신호로 변환하기 위한 지연수단을 포함하고, 상기 정현파의 아날로그신호가 상기 제1의 캐리어신호로서 사용되고, 상기 여현파의 아날로그신호가 상기 제2의 캐리어신호로서 사용되는 FM 변조기.
제1항에 있어서, 상기 제1 및 제2의 디지탈변조신호는, 각각 m(m는 2이상의 양의 정수)비트의 신호로 구성되고, 상기 제1 및 제2의 디지탈변조신호는, 각각 최상위 비트로부터 K(m<K)비트까지의 제1의 그룹과, K+1비트로부터 최하위 비트까지 제2의 그룹으로 나누어지고, 상기 위상변조수단은, 상기 제1의 캐리어신호를 소정량만큼 감쇠시키는 제1의 감쇠수단과, 상기 제2의 캐리어신호를 소정량만큼 감쇠시키는 제2의 감쇠수단과를 다시금 포함하고, 상기 제1의 곱셈기능부 D/A 변환수단은, 상기 제1의 디지탈변조신호의 상기 제1의 그룹과 상기 제1의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제1의 상위자리용(桁) 곱셈기능부 D/A 변환수단과, 상기 제1의 디지탈변조신호의 상기 제2의 그룹과 상기 제1의 감쇠수단에 의하여 감쇠된 상기 제1의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제1의 하위자리용 곱셈기능부 D/A 변환수단과를 포함하고, 상기 제2의 곱셈기능부 D/A 변환수단은, 상기 제2의 디지탈변조신호의 상기 제1의 그룹과 상기 제2의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제2의 상위자리용 곱셈기능부 D/A 변환수단과, 상기 제2의 디지탈변조신호의 상기 제2의 그룹과 상기 제2의 감쇠수단에 의하여 감쇠된 상기 제2의 캐리어신호와의 곱셈결과에 대응하는 아날로그신호를 출력하는 제2의 하위자리용 곱셈기능부 D/A 변환수단과를 포함하고, 상기 연산수단은, 상기 제1의 상위자리용 곱셈기능부 D/A 변환수단의 출력과, 상기 제1의 하위자리용 곱셈기능부 D/A 변환수단의 출력과, 상기 제2의 상위자리용 곱셈기능부 D/A 변환수단의 출력과, 상기 제2의 하위자리용 곱셈기능부 D/A 변환수단의 출력과를 가산하는 FM 변조기.
변조신호를 적분한 후, 위상변조하는 것에 의하여 FM 변조하는 FM 변조기이고 아날로그변조신호를 디지탈의 적분출력으로 변환하기 위한 적분수단, π/2씩 순차로 위상이 어긋난 4개의 디지탈캐리어신호를 가지는 디지탈캐리어신호군을 발생하기 위한 디지탈캐리어신호군 발생수단, 및 상기 디지탈캐리어신호군에 의거하여, 상기 적분수단의 출력을 위상변조하기 위한 위상변조수단을 구비하고, 상기 위상변조수단은, 상기 적분수단의 출력에 의거하여, 서로 직교위상관계를 가지는 제1 및 제2의 디지탈변조신호를 출력하기 위한 디지탈변조신호 출력수단과, 상기 디지탈캐리어신호군을 서로 직교위상관계를 가지는 제1의 디지탈캐리어신호군과 제2의 디지탈캐리어신호군과로 변환하기 위한 디지탈캐리어신호군 변환수단과, 상기 제1의 디지탈변조신호와 상기 제1의 디지탈캐리어신호군과를 곱셈하기 위한 제1의 곱셈수단과, 상기 제2의 디지탈변조신호와 상기 제2의 디지탈캐리어신호군을 곱셈하기 위한 제2의 곱셈수단과, 상기 제1 및 제2의 곱셈수단의 출력을 가산 또는 감산하는 연산수단과를 포함하는 FM 변조기.
제6항에 있어서, 상기 디지탈변조신호 출력수단은, 상기 제1의 디지탈변조신호로서, 상기 적분수단의 출력에 응하여 위상이 변화하는 여현함수의 디지탈변조신호를 츨력하는 제1의 디지탈변조신호 출력수단과, 상기 제2의 디지탈변조신호로서, 상기 적분수단의 출력에 응하여 위상이 변화하는 정현함수의 디지탈변조신호를 출력하는 제2의 디지탈변조신호 츨력수단과를 포함하는 FM 변조기.
제7항에 있어서, 상기 제1의 디지탈변조신호 출력수단은, 입력신호를 여현함수로 변환하기 위한 변수테이블을 가지는 제1의 기억수단을 포함하고, 상기 제2의 디지탈변조신호 출력수단은, 입력신호를 정현함수로 변환하기 위한 변환테이블을 가지는 제2의 기억수단을 포함하는 FM 변조기.
제7항에 있어서, 상기 캐리어신호 변환수단은, 상기 캐리어신호군을 1/4주기씩 지연시키는 지연수단을 포함하고, 상기 지연수단에 의하여 지연되기 전의 디지탈캐리어신호가 상기 제1의 디지탈캐리어신호군으로서 사용되고, 상기 지연수단에 의하여 지연된 디지탈캐리어신호군이 상기 제2의 디지탈캐리어신호군으로서 사용되는 FM 변조기.
제6항에 있어서, 상기 제1 및 제2의 디지탈변조신호는, 각각 m(m는 2이상의 양의 정수)비트의 신호로 구성되고, 상기 제1 및 제2의 디지탈변조신호는, 각각 최상의 비트로부터 K(m<K)비트까지의 제1의 그룹과, K+1비트로부터 최하위 비트까지의 제2의 그룹으로 나누어지고, 상기 위상변조수단은, 상기 제1의 디지탈캐리어신호군을 소정량만큼 감쇠시키는 제1의 감쇠수단과, 상기 제2의 디지탈캐리어신호군을 소정량만큼 감쇠시키는 제2의 감쇠수단과를 포함하고, 상기 제1의 곱셈수단은, 상기 제1의 디지탈변조신호의 상기 제1의 그룹과 상기 제1의 디지탈캐리어신호군과를 곱셈하는 제1의 상위자리용 곱셈수단과, 상기 제1의 디지탈변조신호의 상기 제2의 그룹과 상기 제1의 디지탈캐리어신호군과를 곱셈하는 제1의 하위자리용 곱셈수단과를 포함하고, 상기 제2의 곱셈수단은, 상기 제2의 디지탈변조신호의 상기 제1의 그룹과 상기 제2의 디지탈캐리어신호군과를 곱셈하는 제2의 상위자리용 곱셈수단과, 상기 제2의 디지탈변조신호의 상기 제2의 그룹과 상기 제2의 디지탈캐리어신호군과를 곱셈하는 제2의 하위자리용 곱셈수단과를 포함하고, 상기 연산수단은, 상기 제1의 상위자리용 곱셈수단의 출력과, 상기 제1의 하위자리용 곱셈수단의 출력과, 상기 제2의 상위자리용 곱셈수단의 출력과, 상기 제2의 하위자리용 곱셈수단의 출력과를 연산하는 FM 변조기.
제6항에 있어서, 상기 위상변조수단은, 상기 연산수단의 출력을 아날로그신호로 변환하기 위한 D/A 변환수단을 다시금 포함하는 FM 변조기.