JPH0750846B2 - 信号検波回路 - Google Patents
信号検波回路Info
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- JPH0750846B2 JPH0750846B2 JP60001216A JP121685A JPH0750846B2 JP H0750846 B2 JPH0750846 B2 JP H0750846B2 JP 60001216 A JP60001216 A JP 60001216A JP 121685 A JP121685 A JP 121685A JP H0750846 B2 JPH0750846 B2 JP H0750846B2
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- Japan
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- signal
- analog converter
- counter
- digital
- multiplication type
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算型デジタル−アナログ変換器を用いた復調
回路に関する。
回路に関する。
検波回路、特に同期検波回路では、検波されるべき信号
を復調するのに、従来、アナログ乗算器あるいはスイッ
チング回路を用いて構成していた。高周波信号、例えば
数100kHzの周波数を持つ信号をアナログ乗算器を用いて
検波するのは、精度や直線性があまり良好ではない上
に、余分なコストがかかる。更には、これらの乗算器
は、使用される復調を行う信号、つまり検波信号の純度
に対する要求が厳しい。例えば、典型的なアナログ乗算
器に対して矩形波を復調信号として印加した場合、この
検波信号にたいするアナログ乗算器の応答によって、検
波器の精度が押さえられる。また、アナログ濾波器を使
用して矩形波信号の高周波成分を除去して近似した正弦
波信号に変換する場合、この濾波器自体の温度及び時間
的なドリフトに起因して位相誤差が生じる。
を復調するのに、従来、アナログ乗算器あるいはスイッ
チング回路を用いて構成していた。高周波信号、例えば
数100kHzの周波数を持つ信号をアナログ乗算器を用いて
検波するのは、精度や直線性があまり良好ではない上
に、余分なコストがかかる。更には、これらの乗算器
は、使用される復調を行う信号、つまり検波信号の純度
に対する要求が厳しい。例えば、典型的なアナログ乗算
器に対して矩形波を復調信号として印加した場合、この
検波信号にたいするアナログ乗算器の応答によって、検
波器の精度が押さえられる。また、アナログ濾波器を使
用して矩形波信号の高周波成分を除去して近似した正弦
波信号に変換する場合、この濾波器自体の温度及び時間
的なドリフトに起因して位相誤差が生じる。
本発明は、上述のアナログ乗算器を用いた従来技術によ
る検波回路の欠点を除去するためになされたもので、ア
ナログ乗算器の代わりに乗算型デジタル−アナログ変換
器（DAC）を検波のために使用する。この乗算型デジタ
ル−アナログ変換器は、復調または検波の対象となるア
ナログ信号、及び復調を行うための入力としてデジタル
値のくり返し系列の形態の信号を入力する。
る検波回路の欠点を除去するためになされたもので、ア
ナログ乗算器の代わりに乗算型デジタル−アナログ変換
器（DAC）を検波のために使用する。この乗算型デジタ
ル−アナログ変換器は、復調または検波の対象となるア
ナログ信号、及び復調を行うための入力としてデジタル
値のくり返し系列の形態の信号を入力する。
第１図は本発明の一実施例による信号検波回路のブロッ
ク図である。図において、検波すべき信号は、DAC12の
入力端子14にIF入力10として印加される。クロック信号
24はカウンタ22に導入され、このカウンタ22の出力15は
正弦波のような周波関数についての値の表を含むROMを
アドレスする。ROM18はその入力、すなわちカウンタ出
力15に導入された信号に応答してデジタル形式の正弦波
出力16を発生する。ROM18からの正弦波出力16は復調信
号としてDAC12に結合される。正弦波出力16は一般にラ
ッチ回路20を通過する。これにより、ラッチ回路20はデ
ジタル入力16′の全ビットが同時に変化してから乗算型
デジタル−アナログ変換器12に与えられることを保証す
ることで、リップル・スルー効果を最小にする。
ク図である。図において、検波すべき信号は、DAC12の
入力端子14にIF入力10として印加される。クロック信号
24はカウンタ22に導入され、このカウンタ22の出力15は
正弦波のような周波関数についての値の表を含むROMを
アドレスする。ROM18はその入力、すなわちカウンタ出
力15に導入された信号に応答してデジタル形式の正弦波
出力16を発生する。ROM18からの正弦波出力16は復調信
号としてDAC12に結合される。正弦波出力16は一般にラ
ッチ回路20を通過する。これにより、ラッチ回路20はデ
ジタル入力16′の全ビットが同時に変化してから乗算型
デジタル−アナログ変換器12に与えられることを保証す
ることで、リップル・スルー効果を最小にする。
本実施例によれば、カウンタ22に印加されるクロックパ
ルス24は、入力信号10に同期される。カウンタ22を各サ
イクルの初めにプリセットすることにより、復調に用い
られる正弦波出力16の実効的な位相を変調することがで
きる。
ルス24は、入力信号10に同期される。カウンタ22を各サ
イクルの初めにプリセットすることにより、復調に用い
られる正弦波出力16の実効的な位相を変調することがで
きる。
IF入力信号10は、乗算型デジタル−アナログ変換器12の
入力端子14で基準信号26と加算される。入力信号10と基
準信号26は、次に乗算型デジタル−アナログ変換器12に
よって復調信号16′と乗算され、その結果入力信号10の
検波がなされる。この検波される出力を改良するため
に、他の乗算型デジタル−アナログ変換器28が用いられ
る。この変換器28は、基準信号26を入力し、この信号
と、変換器12へ与えられるのと同じ復調信号16′とを乗
算して、復調信号成分を検波された信号から除去するた
めの出力を発生する。DAC12からの検波信号は差動型積
分器30でDAC28からの出力と結合される。DAC12からの出
力に残った復調信号成分は、これにより効果的に補償さ
れる。
入力端子14で基準信号26と加算される。入力信号10と基
準信号26は、次に乗算型デジタル−アナログ変換器12に
よって復調信号16′と乗算され、その結果入力信号10の
検波がなされる。この検波される出力を改良するため
に、他の乗算型デジタル−アナログ変換器28が用いられ
る。この変換器28は、基準信号26を入力し、この信号
と、変換器12へ与えられるのと同じ復調信号16′とを乗
算して、復調信号成分を検波された信号から除去するた
めの出力を発生する。DAC12からの検波信号は差動型積
分器30でDAC28からの出力と結合される。DAC12からの出
力に残った復調信号成分は、これにより効果的に補償さ
れる。
本発明に従う新規な信号検波回路の理論的な側面を第２
図のブロック図を用いて詳細に説明する。
図のブロック図を用いて詳細に説明する。
DAC12への入力IREF1は検波すべき信号Vinと基準電流IOS
を含み、次式で表すことができる。
を含み、次式で表すことができる。
IREF1＝IOS＋（Vin/Rin） 同様に、DAC28への入力IREF2は次式で表わされる。
IREF2＝IOS 第２図のブロック図からも明らかなように、差動型積分
器30からの補償された検波出力VOは次式で表わされる。
器30からの補償された検波出力VOは次式で表わされる。
VO＝I1・Ｒ−I2・Ｒ ここで以下の４つの関係： IO1＝IREF1・Ｄ＝［IOS＋（Vin/Rin）］Ｄ IO2＝IREF2・＝IOS・Ｄ Ifs1＝［Vin/Rin）＋IOS］（255/256） Ifs2＝IOS（255/256） を定義し、またデジタル局部発振器16の出力Ｄを Ｄ＝（127.5/256）（１＋ｆ（Ｌ）） であると定義とすれば、検波出力VOは下式のように表す
ことができる。
ことができる。
VO＝（255/256）（R/Rin）Vinf（Ｌ） 更に、以下の定義： 入力信号Vin＝Asin（ωｔ＋φ） 変調信号ｆ（Ｌ）＝sinωｔ 増幅器のゲインＧ＝（R/Rin）（255/256） を与えることにより、検波出力VOは次式のように表わさ
れる。
れる。
VO＝（1/2）Ｇ・Ａ［cosφ−cos（２ωｔ＋φ）］ 高次の高調波成分である２ωｔ項をフィルタをかげて取
り去った後では、検波された信号は以下のようになる。
り去った後では、検波された信号は以下のようになる。
VO＝（1/2）Ｇ・Acosφ 従って、上記の検波出力信号を表わす式により、乗算型
デジタル−アナログ変換器12から出て増幅器30を経由し
て来た出力35は、実際に入力信号を検波あるいは復調し
た信号になっていることが示される。
デジタル−アナログ変換器12から出て増幅器30を経由し
て来た出力35は、実際に入力信号を検波あるいは復調し
た信号になっていることが示される。
以上詳細に説明したように、本発明によれば、乗算型デ
ジタル−アナログ変換器を使用することにより、従来の
アナログ乗算器を使用した復調回路の欠点を除去するこ
とができる。
ジタル−アナログ変換器を使用することにより、従来の
アナログ乗算器を使用した復調回路の欠点を除去するこ
とができる。
第１図及び第２図は本発明の実施例のブロック図であ
る。 12、18:乗算型デジタル−アナログ変換器 18:ROM 20:ラッチ回路 22:カウンタ 30:差動型積分器 33:ローパス・フィルタ
る。 12、18:乗算型デジタル−アナログ変換器 18:ROM 20:ラッチ回路 22:カウンタ 30:差動型積分器 33:ローパス・フィルタ
Claims (5)
- 【請求項１】第１入力信号として周期信号が与えられる
第１乗算型デジタル−アナログ変換器と、 前記第１乗算型デジタル−アナログ変換器に第２入力信
号として与えられるところの、復調を行うための復調信
号を発生するための局部発信器とを備え、 前記局部発信器は クロック信号に応答してデジタル出力信号を供給するカ
ウンタと、 位相ロック・ループを使用せずに前記周期信号に同期し
た前記クロック信号を供給する手段と 前記カウンタに接続され、前記カウンタからの前記デジ
タル出力信号に応答して前記復調信号を供給するメモリ
手段と を備え、 前記第１乗算型デジタル−アナログ変換器は前記第１及
び第２入力信号に応答して復調出力信号を送り出すよう
にしたことを特徴とする信号検波回路。 - 【請求項２】前記局部発信器に結合され、前記復調信号
を入力信号として、補償信号を発生する第２乗算型デジ
タル−アナログ変換器と、 前記第１及び第２乗算型デジタル−アナログ変換器に結
合され、前記検波出力信号と補償信号を結合して補償さ
れた検波出力信号を与える回路手段と を設けたことを特徴とする特許請求の範囲第１項記載の
信号検波回路。 - 【請求項３】前記カウンタはプリセット信号に応答する
プリセット可能カウンタであり、前記復調信号の予め定
められた位相にセットするために、所与の計数値にプリ
セットされることを特徴とする特許請求の範囲第１項記
載の信号検波回路。 - 【請求項４】前記局部発信器は更に前記メモリ手段に結
合されたラッチ回路を有し、前記復調信号を前記第１及
び第２乗算型デジタル−アナログ変換器に振り向けるこ
とを特徴とする特許請求の範囲第２項記載の信号検波回
路。 - 【請求項５】前記回路手段は差動入力として前記第１乗
算型デジタル−アナログ変換器からの前記検波出力信号
と前記第２乗算型デジタル−アナログ変換器からの前記
補償信号を受け取る差動型積分器を有することを特徴と
する特許請求の範囲第４項記載の信号検波回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56969984A | 1984-01-09 | 1984-01-09 | |
| US569699 | 1984-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157306A JPS60157306A (ja) | 1985-08-17 |
| JPH0750846B2 true JPH0750846B2 (ja) | 1995-05-31 |
Family
ID=24276505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001216A Expired - Lifetime JPH0750846B2 (ja) | 1984-01-09 | 1985-01-08 | 信号検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750846B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727333A (en) * | 1986-06-30 | 1988-02-23 | Rca Corporation | Circuitry for multiplying a PCM signal by a sinusoid |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142241A (en) * | 1977-10-19 | 1979-02-27 | North Atlantic Industries, Inc. | Harmonic insensitive phase sensitive demodulator |
| JPS56121343U (ja) * | 1980-02-18 | 1981-09-16 |
-
1985
- 1985-01-08 JP JP60001216A patent/JPH0750846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60157306A (ja) | 1985-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |