JPH07271752A - Ｄｓｐ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭを用いてＦＩＦＯメモリを構成し、
ＰＣＭ音声データ等のディジタルデータを能率よく信号
処理できるようにする。 【構成】 ＤＲＡＭ２とメモリ制御回路３を組み合わせ
てＦＩＦＯメモリを構成し、システムに合わせたメモリ
容量及びビット幅が随意選択できるようにする。システ
ム設計の自由度は高く、またメモリ制御回路３はＤＲＡ
Ｍ２に対して先入れ先出ししてデータを読み書きするた
め、従来のＤＲＡＭコントローラのようなアドレスマル
チプレクサが不要であり、全体の構成が簡単化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭを用いてＦＩ
ＦＯメモリを構成し、ＰＣＭ音声データ等のディジタル
データを能率よく信号処理できるようにしたＤＳＰ装置
に関する。

【０００２】

【従来の技術】アナログで行っていた信号処理をディジ
タルで行うディジタル信号処理の手法は、複雑な信号解
析アルゴリズムがソフトウェアで実現でき、ハードウェ
アが簡略化されることでシステムの低廉化が可能である
などの特長がある。こうしたディジタル信号処理用に開
発されたＤＳＰ（Digital Signal Processor）装置は、
既に音声処理用や通信処理用或いは画像処理用などの各
種ＩＣが販売されており、これらのＩＣを用いたパソコ
ンボードやそれらをサポートするソフトウェアも製品化
されている。ただし、大量のディジタル信号を処理する
ため大容量で高速のメモリが不可欠である。

【０００３】一般に、高速データ処理に必要な一時バッ
ファ等に用いられるＦＩＦＯ（ファーストイン・ファー
ストアウト）メモリは、文字通り先に書き込んだデータ
を先に読み出させる先入れ先出しのメモリであるが、例
えばデュアルポートＲＡＭを用いて構成したリングバッ
ファでは、１回データを転送するのに十数ステップのプ
ログラムが必要であり、１００Ｋワード／秒程度の転送
速度しか得られないのに対し、専用のＦＩＦＯメモリ
は、チップ自身のアクセス時間が数十ｎｓで、ＣＰＵプ
ログラム転送でも数百Ｋワード／秒などの転送が可能で
あるなどの利点を有する。しかしながら、従来の標準的
なＦＩＦＯメモリは、命令やステータスデータの転送や
割り込み制御などの機能をもたないため、ＣＰＵ間で行
うデータ転送には使用しにくいといった欠点があった。

【０００４】一方、大容量システムに向いたＤＲＡＭ
（ダイナミックＲＡＭ）に周辺回路を付加して構成した
ＦＩＦＯメモリも試作されているが、ＤＲＡＭはメモリ
アドレスを行アドレスと列アドレスの２回に分けて与え
ねばならず、しかもＤＲＡＭが保持しているデータが消
えないように定期的にデータを再書き込みしてリフレッ
シュする必要があり、これらの問題をＴＴＬロジックな
どの標準ロジックを使った回路で解決しようとすると、
使用する部品数が多くなり、タイミングなどの問題で失
敗しやすいといった問題があった。そこで、こうした問
題を避けるため、ＣＰＵとＤＲＡＭ間に既存のＤＲＡＭ
コントローラを介在させ、このＤＲＡＭコントローラを
一種のインタフェース回路としてＣＰＵからの信号をＤ
ＲＡＭに適合する信号に変換させ、ＤＲＡＭを恰もＳＲ
ＡＭのごとく使用できるようにする方法が検討されてき
た。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭコントローラは、ＦＩＦＯメモリに特有の先入
れ先出し機能に的を絞ったものではなく、あくまでＤＲ
ＡＭの随時読み書き機能（ランダムアクセス性）を重視
した設計となっているため、ＣＰＵが送り込むデータは
必ずメモリアドレスの指定を伴うものであり、ＤＲＡＭ
に対して行アドレスと列アドレスを時分割で入力する関
係で、ＣＰＵから出力されるメモリアドレスを行アドレ
スと列アドレスに切り替えるアドレスマルチプレクサが
不可欠であった。さらに、書き込み終了や読み出し終了
をＣＰＵに知らせて割り込みトリガとするためには、Ｆ
ＩＦＯメモリが通常必要とするＤＲＡＭが満杯になった
ことを示すＦＩＦＯフルや空になったことを示すＦＩＦ
Ｏエンプティといったフラグが簡単に得られるようにな
っていると便利であるが、従来のＤＲＡＭコントローラ
はこの種のフラグ発生機能が備わっておらず、このため
例えばＣＰＵの演算処理機能を使って断片的に作成した
メロディに関するＰＣＭ音声データをその都度ＤＲＡＭ
に蓄積し、ＤＲＡＭにある程度ＰＣＭ音声データが溜め
られた時点で、それまでの作成されたメロディを連続再
生するといった使用法には向かない等の課題があった。

【０００６】

【課題を解決するための手段】本発明は、上記課題を解
決したものであり、ＣＰＵと、このＣＰＵから出力され
たディジタルデータを記憶する随時読み書き可能なメモ
リと、このメモリに記憶されたディジタルデータをアナ
ログデータに変換するＤＡ変換器と、前記メモリに記憶
されたディジタルデータを先入れ先出しして読み出し、
かつ一定のタイミングでリフレッシュして前記ＡＤ変換
器に送出するよう制御するメモリ制御回路とを具備した
ことを特徴とするものである。

【０００７】また、本発明は、前記メモリ制御回路が、
前記ＣＰＵからシリアルデータとして送り込まれるディ
ジタルデータをパラレルデータに変換し、数ビット単位
のブロックに分割して順次出力する書き込みバッファ
と、該書き込みバッファが保持するディジタルデータを
メモリサイクルに従って前記メモリに書き込むとともに
先入れ先出しして読み出し、所定のタイミングで行われ
る再書き込みにより前記メモリをリフレッシュするメモ
リアクセス回路と、該メモリアクセス回路を介して前記
メモリから読み出されたディジタルデータを、所定のク
ロックに同期したシリアルデータに変換して前記ＤＡ変
換器に送り出す読み出しバッファとを具備したことを特
徴とするものである。

【０００８】また、メモリ制御回路が、前記メモリに書
き込まれたディジタルデータと読み出されたディジタル
データの差を計数し、前記メモリの書き込み余裕を示す
ステータスデータを前記ＣＰＵに供給するＦＩＦＯステ
ータス発生回路を有すること、或いはまた列アドレスス
トローブ信号に同期してカウントアップし、前記メモリ
アクセス回路のアドレスの発生制御を行うリフレッシュ
カウンタを具備したこと等を特徴とするものである。

【０００９】

【実施例】以下、本発明の実施例について、図１ないし
図７を参照して説明する。図１は、本発明のＤＳＰ装置
の一実施例を示す概略ブロック構成図、図２は、図１に
示したメモリアクセス回路の回路構成図、図３ないし図
７は、図２に示したメモリアクセス回路の動作を説明す
るための各種タイミング図である。

【００１０】図１に示すＤＳＰ装置１は、ＦＩＦＯメモ
リの主要部を構成するＤＲＡＭ２に、メモリ制御回路３
がＣＰＵ４から連続的又は断片的に送り込まれるＰＣＭ
音声データを書き込み、先入れ先出しで任意のタイミン
グで連続的にＤＡ変換器５に読み出せるよう構成したも
のである。ＤＲＡＭ２は、随時読み書き可能ではあるが
記憶保持動作を必要とするため、メモリ制御回路３が定
期的にリフレッシュする必要がある。また、ＤＲＡＭ２
は、リフレッシュとは別にリード／ライト制御する必要
があるため、データバスとアドレスバスの外にコントロ
ールバスを介してメモリ制御回路３に接続されており、
ここでは１６ビット単位のワードアクセスか又は８ビッ
ト単位のバイトアクセスかいずれか一方のアクセスが選
択できるようになっている。

【００１１】メモリ制御回路３は、既存のＤＲＡＭコン
トローラとは構成が異なっており、汎用ＤＲＡＭ２をＦ
ＩＦＯメモリとして扱うため、一般のＤＲＡＭコントロ
ーラのようなアドレスマルチプレクサ等は不要である。
ただし、ＤＲＡＭ２の空き容量をＣＰＵ４に知らせるた
めの各種フラグとして適時ステータスデータを発生する
よう構成してある。実施例に示したメモリ制御回路３
は、具体的には、書き込みバッファ６と読み出しバッフ
ァ７とＦＩＦＯステータス発生回路８とメモリアクセス
回路９とリフレッシュカウンタ１０等から構成される。

【００１２】書き込みバッファ６は、ＣＰＵ４からシリ
アルデータとして送り込まれる１６ビットのＰＣＭ音声
データをパラレルデータに変換し、４ビット単位のブロ
ックに分割して順次出力する働きをする。このため、１
６ビットのシリアル音声データを入力順にシフトさせる
シフトレジスタや、このシフトレジスタの１６ビットの
パラレル出力を４ビットずつ４ブロックのパラレルデー
タに分割するデバイダ、或いはデバイダの出力をＣＰＵ
４からの出力に応じて適宜選択するマルチプレクサ等が
内蔵されている。読み出しバッファ７は、メモリアクセ
ス回路９を介してＤＲＡＭ２から読み出されたＰＣＭ音
声データを、所定のクロックに同期したシリアルデータ
に変換してＤＡ変換器５に送り出す働きをする。このた
め、録音時の読み出しデータを保持する４個のレジスタ
や、或いはこれら４個のレジスタの出力を択一的に選択
するセレクタ、さらには再生時にＤＲＡＭ２から読み出
した音声データ（８／１６ビットデータ）を読み出しク
ロックに同期したシリアルデータに変換するＰＣＭ出力
データ変換回路等が内蔵されている。

【００１３】ＦＩＦＯステータス発生回路８は、ＤＲＡ
Ｍ２に書き込まれたデータと読み出されたＰＣＭ音声デ
ータの差を計数し、ＤＲＡＭ２の書き込み余裕を示すス
テータスデータをＣＰＵ４に供給する働きをするもので
ある。具体的には、ＤＲＡＭ２に書き込まれたデータと
読み出されたデータの差を計数するアップダウンカウン
タ１１と、このアップダウンカウンタ１１の出力をデコ
ードし、ＤＲＡＭ２が満杯（ＦＩＦＯフル）であるか又
は空（ＦＩＦＯエンプティ）であるか或いはオーバフロ
ー（ＦＩＦＯオーバフロー）しているかを示すステータ
スデータを出力するデコーダ１２と、アップダウンカウ
ンタ１１の１６ビットの計数出力のうちの下位側７ビッ
トを監視し、それらが全て１に達したとき、すなわち書
き込みデータ数が読み出しデータ数を５１２個だけ上回
った時点で、ＤＲＡＭ２に蓄えられたデータ数が設定値
（５１２個）に達したことをもってＣＰＵ４に対して割
り込み信号を発生する割り込み信号発生回路１３等から
構成される。

【００１４】メモリアクセス回路９は、ＰＣＭ音声デー
タをメモリサイクルに従ってＤＲＡＭ２に読み書きし、
かつ所定のタイミングで再書き込みする働きをする。実
施例に示したメモリアクセス回路９は、図２に示すよう
に、ＤＳＰメモリサイクル要求発生回路１４とＣＰＵメ
モリサイクル要求発生回路１５とリフレッシュサイクル
要求発生回路１６とメモリサイクル発生制御回路１７と
メモリサイクル発生回路１８とから構成される。なお、
図２中に使用した入出力端子の略記号については、同図
に付して一括掲載した端子機能表を参照されたい。

【００１５】ＤＳＰメモリサイクル要求発生回路１４
は、ＰＣＭ音声データをＤＲＡＭ２に書き込んだり、Ｄ
ＲＡＭ２からＰＣＭ音声データを読み出したりするため
のメモリサイクルの発生制御を行うための回路である。
ＣＰＵメモリサイクル要求発生回路１５は、再生データ
をＣＰＵ４から書き込んだり、或いは録音データをＤＲ
ＡＭ２から読み出したりするためのメモリサイクルの発
生制御を行うものであり、ＤＲＡＭ２にアクセスしてい
る最中にＣＰＵ４から書き込み又は読み出しを受けた場
合は、ウェイト信号を発生する。リフレッシュサイクル
要求発生回路１６は、ＤＲＡＭ２のリフレッシュサイク
ルの発生制御を行う。メモリサイクル発生制御回路１７
は、ＤＳＰ，ＣＰＵ，リフレッシュの各メモリサイクル
発生の制御を行うものであり、各々のメモリサイクルの
優先順位は、ＣＰＵ，リフレッシュ，ＤＳＰの順に定め
られている。メモリサイクル発生回路１８は、ＤＲＡＭ
２のリード／ライトサイクル及びリフレッシュサイクル
の発生を行うものであり、実施例では、リード／ライト
サイクルをページモードで行い、リフレッシュはＣＡＳ
ビフォアＲＡＳリフレッシュで行う。

【００１６】リフレッシュカウンタ１０は、列アドレス
ストローブ信号ＣＡＳの立ち上がりに同期してカウント
アップし、メモリアクセス回路９のアドレスの発生制御
を行う働きをする。このため、リード用とライト用に別
個に設けた１６ビットの書き込みアドレスカウンタと読
み出しアドレスカウンタの各クロック入力端子に列アド
レスストローブ信号ＣＡＳを供給するようにし、両アド
レスカウンタの出力をＦＩＦＯ読み出しサイクル信号と
ＲＡＳ／ＣＡＳ選択信号とをセレクト入力とするマルチ
プレックス回路で選択出力する構成をとる。

【００１７】ところで、ＰＣＭ録音を行う場合、まずリ
ード／ライトビットＲ／Ｗを“１”に設定し、次にＰＣ
ＭエンコードビットＰＣＭＥＮを“１”とし、その時点
でライン入力音声データをＤＲＡＭ２に格納開始する。
ＰＣＭ録音のデータは、ＬＲクロックの変化点ごとにＤ
ＲＡＭ２に１６ビット又は８ビットのデータとして取り
込まれ、所定のポート例えばＡ４６Ｃｈから読み出す。
ポートＡ４６Ｃｈからの読み出しがなく、ＤＲＡＭ２が
オーバフローしたときは、ＦＩＦＯフルビットに“１”
が立てられ、ＦＩＦＯデータをオーバライトしていく。
８ビットモードも１６ビットモードもステレオ録音であ
る場合は、ＣＰＵ４がデータを読み込むさいに左右チャ
ンネルが逆にならないよう、必ず２ワード単位で読み出
すようにしてある。

【００１８】一方、ＰＣＭ再生は、ポートＡ４６Ｃｈに
書き込んだデータをＤＲＡＭ２に蓄えておき、ＰＣＭエ
ンコードビットＰＣＭＥＮを“１”にすることで開始す
る。ＬＲクロックの変化点ごとにＤＲＡＭ２から１６ビ
ット又は８ビットの音声データを読み出してＤＡ変換器
５に送り出すことにより、再生が行われる。ＤＲＡＭ２
内のデータが空（Ａ４６６ｈ ＤＡＴＥＭＰ＝１）にな
り、さらに再生（ＰＣＭＥＮ＝１）を行うと、ＤＡＴＥ
ＭＰのカウンタが１周して、再度最初のデータの再生を
継続して行う。すなわち、３２Ｋバイト分のデータを無
限に再生し続けることになる。なお、再生対象はＤＲＡ
Ｍ２に書き込んだデータだけに限定されず、書き込まな
いデータは不定データである。再生の停止は、ＰＣＭＥ
Ｎ＝０とすることで行われる。

【００１９】ＤＲＡＭのリード／ライトサイクルのタイ
ミング図は、図３ないし図６に示す通りであり、１６ビ
ット単位のワードアクセスも８ビット単位のバイトアク
セスも、いずれもＦＩＦＯクロックに基づいて作動す
る。

【００２０】まず、ワードアクセスの場合のメモリライ
トサイクルでは、メモリアクセス要求入力ＲＥＱに対し
て次のクロックでアクセスの準備が出来ていることを示
す承認出力ＡＣＫが得られると、開始入力ＳＴＡＲＴが
与えられ、続いて行アドレスストローブ信号ＲＡＳが出
力される。行アドレスストローブ信号ＲＡＳがアクティ
ブに切り替わると、ＤＲＡＭ２対する書き込み許可信号
ＸＷＥがアクティブとなり、４ビットずつに分割された
ＰＣＭ音声デコーダを選択するための読み出しデータ選
択信号ＭＵＸ１，ＭＵＸ２，ＭＵＸ３が、図３（Ｊ）〜
（Ｌ）に示すタイミングで切り替わる。一方また、列ア
ドレスストローブ信号ＣＡＳは、リフレッシュカウンタ
１０とともに、２クロック周期ごとに反転を繰り返す。

【００２１】これに対し、メモリリードサイクルは、メ
モリライトサイクルでのＤＲＡＭ２に対する書き込み許
可信号ＸＷＥに代わり、ＤＲＡＭ２からの読み出し許可
信号ＸＯＥが読み出し可能期間を規定する点が異なる
が、他はメモリライトサイクルとほぼ同様である。この
場合、ＦＩＦＯリードアクセス信号ＲＤ０〜ＲＤ３は、
図４（Ｎ）〜（Ｑ）に示すタイミングで出力される。

【００２２】なお、ワードアクセスの場合は、図５，６
に示したように、アクセス開始信号ＳＴＡＲＴの立ち上
がりに同期したクロック信号から第１９個目のクロック
信号が立ち上がる時点でアクセス終了信号ＥＮＤが出力
され、行アドレスストローブ信号ＲＡＳがアクティブで
ある期間は１６クロック周期であるのに対し、８ビット
単位のバイトアクセスの場合は、アクセス開始信号ＳＴ
ＡＲＴの立ち上がりに同期したクロック信号から第１１
個目のクロック信号が立ち上がる時点でアクセス終了信
号ＥＮＤが出力される。従って、行アドレスストローブ
信号ＲＡＳがアクティブである期間は８クロック周期と
なる。このため、ＦＩＦＯリードアクセス信号は、ＲＤ
０とＲＤ１の２個に制限され、ＦＩＦＯリードアクセス
信号ＲＤ２，ＲＤ３は出力されない。

【００２３】また、リフレッシュサイクルでは、図７に
示したように、リフレッシュ要求信号ＲＥＦ＿ＲＥＱに
次いでリフレッシュを承認するＲＥＦ＿ＡＣＫが出力さ
れ、それと同時にリフレッシュ開始信号ＳＴＡＲＴが出
力される。リフレッシュ開始信号ＳＴＡＲＴによってリ
フレッシュ期間が開始すると、リフレッシュ終了信号Ｅ
ＮＤ＿ＲＥＦが立ち下がるまでの間、列アドレスストロ
ーブ信号ＸＣＡＳ＿Ｒと行アドレスストローブ信号ＸＲ
ＡＳ＿Ｒが出力され、リフレッシュ動作が行われる。た
だし、ＣＡＳビフォアＲＡＳリフレッシュであるため、
当然のことながら列アドレスストローブ信号ＣＡＳがア
クティブになる前に行アドレスストローブ信号ＲＡＳが
アクティブとされる。

【００２４】このように、上記ＤＳＰ装置１によれば、
汎用ＤＲＡＭ２等のメモリを用いてＦＩＦＯメモリを構
成することができ、またシステムに合わせたメモリ容量
及びビット幅が随意選択できるため、システム設計の自
由度が高く、またメモリ制御回路３はＤＲＡＭ２に対し
て先入れ先出しでデータを読み書きするため、従来のＤ
ＲＡＭコントローラに用いられるような複雑なアドレス
マルチプレクサが不要であり、全体の構成が簡単化でき
る。また、ＰＣＭ音声データをディジタルデータとして
処理する構成としたから、例えばＣＰＵ４の演算処理機
能を使って断片的に作成したメロディに関するＰＣＭ音
声データをＤＲＡＭ２に蓄積し、ＤＲＡＭ２にある程度
ＰＣＭ音声データが溜められた時点で、それまでの作成
されたメロディを連続再生するといった使用法に好適で
ある。

【００２５】なお、上記実施例では、ディジタルデータ
としてＰＣＭ音声データを扱ったが、ＤＳＰ装置は、こ
れ以外にも例えば通信データや画像データ等のディジタ
ルデータを扱うことも可能である。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
汎用ＤＲＡＭ等のメモリを用いてＦＩＦＯメモリを構成
することができ、またシステムに合わせたメモリ容量及
びビット幅が随意選択できるため、システム設計の自由
度が高く、またメモリ制御回路はメモリに対して先入れ
先出ししてデータを読み書きするため、従来のＤＲＡＭ
コントローラに用いられるような複雑なアドレスマルチ
プレクサが不要であり、全体の構成が簡単化できる等の
優れた効果を奏する。

【００２７】また、メモリ制御回路を、書き込みバッフ
ァとメモリアクセス回路と読み出しバッファとで構成し
たから、ＣＰＵからシリアルデータとして送り込まれる
ディジタルデータをメモリへの書き込みに適した形式に
変換し、かつメモリから読み出されたデータはシリアル
データに変換してＤＡ変換器に送り出すことができ、さ
らにメモリに与えるアドレスは、行アドレスと列アドレ
スの２回に分けて与えるとともに、メモリが保持してい
るデータが消えないように、定期的にデータを書き直す
ことでリフレッシュすることができ、これらのタイミン
グ調整が確実に実行できる等の効果を奏する。

【００２８】さらにまた、ＦＩＦＯステータス発生回路
を設けたので、メモリの空き容量の把握とメモリが満杯
であること或いはメモリが空であることをもってＣＰＵ
に割り込みトリガをかけることができ、またこのＦＩＦ
Ｏステータス発生回路を、メモリに書き込まれたディジ
タルデータと読み出されたディジタルデータの差を計数
するアップダウンカウンタと、該アップダウンカウンタ
の出力をデコードし、少なくとも前記メモリが満杯であ
るか又は空であるかを示すステータスデータを出力する
デコーダとで構成することにより、ＦＩＦＯフルやＦＩ
ＦＯエンプティ或いはＦＩＦＯオーバフローといったス
テータスデータを簡単に生成することができる等の効果
を奏する。

【００２９】また、リフレッシュカウンタが、列アドレ
スストローブ信号に同期してカウントアップし、前記メ
モリアクセス回路のアドレスの発生制御を行う構成とし
たので、メモリのリード／ライト動作とは別に定期的に
実行しなければならないリフレッシュ動作を内蔵タイマ
等によらず確実に実行できる等の効果を奏する。

【００３０】さらに、メモリを、記憶保持のため定期的
なリフレッシュ動作を必要とするデイナミックＲＡＭで
構成したので、メモリセルのセル構造が簡単で大容量化
しやすいダイナミックＲＡＭの特徴を活かし、低コスト
で効率のよい大容量システムを合目的的に構築できる等
の効果を奏する。

【００３１】さらにまた、ＰＣＭ音声データをディジタ
ルデータとして処理する構成としたから、例えばＣＰＵ
の演算処理機能を使って断片的に作成したメロディに関
するＰＣＭ音声データをＤＲＡＭに蓄積し、ＤＲＡＭに
ある程度ＰＣＭ音声データが溜められた時点で、それま
での作成されたメロディを連続再生するといった使用法
に好適である等の効果を奏する。

【図面の簡単な説明】

【図１】本発明のＤＳＰ装置の一実施例を示す回路ブロ
ック図である。

【図２】図１に示したメモリアクセス回路の回路構成図
である。

【図３】図２に示したメモリアクセス回路によるワード
モードにおけるメモリライトサイクルを説明するための
タイミング図である。

【図４】図２に示したメモリアクセス回路によるワード
モードにおけるメモリリードサイクルを説明するための
タイミング図である。

【図５】図２に示したメモリアクセス回路によるバイト
モードにおけるメモリライトサイクルを説明するための
タイミング図である。

【図６】図２に示したメモリアクセス回路によるバイト
モードにおけるメモリリードサイクルを説明するための
タイミング図である。

【図７】図２に示したメモリアクセス回路によるリフレ
ッシュサイクルを説明するためのタイミング図である。

【符号の説明】

１ ＤＳＰ装置 ２ メモリ（ＤＲＡＭ） ３ メモリ制御回路 ４ ＣＰＵ ５ ＤＡ変換器 ６ 書き込みバッファ ７ 読み出しバッファ ８ ＦＩＦＯステータス発生回路 ９ メモリアクセス回路 １０ リフレッシュカウンタ １１ アップダウンカウンタ １２ デコーダ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、このＣＰＵから出力されたデ
   ィジタルデータを記憶する随時読み書き可能なメモリ
   と、このメモリに記憶されたディジタルデータをアナロ
   グデータに変換するＤＡ変換器と、前記メモリに記憶さ
   れたディジタルデータを先入れ先出しして読み出し、か
   つ一定のタイミングでリフレッシュして前記ＡＤ変換器
   に送出するよう制御するメモリ制御回路とを具備したこ
   とを特徴とするＤＳＰ装置。
2. 【請求項２】 前記ＣＰＵからシリアルデータとして送
   り込まれるディジタルデータをパラレルデータに変換
   し、数ビット単位のブロックに分割して順次出力する書
   き込みバッファと、該書き込みバッファが保持するディ
   ジタルデータをメモリサイクルに従って前記メモリに書
   き込むとともに先入れ先出しして読み出し、所定のタイ
   ミングで行われる再書き込みにより前記メモリをリフレ
   ッシュするメモリアクセス回路と、該メモリアクセス回
   路を介して前記メモリから読み出されたディジタルデー
   タを、所定のクロックに同期したシリアルデータに変換
   して前記ＤＡ変換器に送り出す読み出しバッファとを具
   備した前記メモリ制御回路で構成されたことを特徴とす
   る請求項１記載のＤＳＰ装置。
3. 【請求項３】 前記メモリに書き込まれたディジタルデ
   ータと読み出されたディジタルデータの差を計数し、前
   記メモリの書き込み余裕を示すステータスデータを前記
   ＣＰＵに供給するＦＩＦＯステータス発生回路を有する
   前記メモリ制御回路で構成されたことを特徴とする請求
   項１記載のＤＳＰ装置。
4. 【請求項４】 前記メモリに書き込まれたディジタルデ
   ータと読み出されたディジタルデータの差を計数するア
   ップダウンカウンタと、該アップダウンカウンタの出力
   をデコードし、少なくとも前記メモリが満杯であるか又
   は空であるかを示すステータスデータを出力するデコー
   ダとを具備した前記ＦＩＦＯステータス発生回路で構成
   されたことを特徴とする請求項３記載のＤＳＰ装置。
5. 【請求項５】 列アドレスストローブ信号に同期してカ
   ウントアップし、前記メモリアクセス回路のアドレスの
   発生制御を行うリフレッシュカウンタを具備した前記メ
   モリ制御回路で構成されたことを特徴とする請求項１記
   載のＤＳＰ装置。
6. 【請求項６】 記憶保持のため定期的なリフレッシュ動
   作を必要とするダイナミックＲＡＭからなる前記メモリ
   で構成されたことを特徴とする請求項１ないし５のいず
   れか１項記載のＤＳＰ装置。
7. 【請求項７】 前記ディジタルデータが、ＰＣＭ音声デ
   ータであることを特徴とする請求項１ないし６のいずれ
   か１項記載のＤＳＰ装置。