JPH07271752A - Dsp装置 - Google Patents
Dsp装置Info
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- JPH07271752A JPH07271752A JP6063094A JP6309494A JPH07271752A JP H07271752 A JPH07271752 A JP H07271752A JP 6063094 A JP6063094 A JP 6063094A JP 6309494 A JP6309494 A JP 6309494A JP H07271752 A JPH07271752 A JP H07271752A
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- data
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Abstract
(57)【要約】
【目的】 DRAMを用いてFIFOメモリを構成し、
PCM音声データ等のディジタルデータを能率よく信号
処理できるようにする。 【構成】 DRAM2とメモリ制御回路3を組み合わせ
てFIFOメモリを構成し、システムに合わせたメモリ
容量及びビット幅が随意選択できるようにする。システ
ム設計の自由度は高く、またメモリ制御回路3はDRA
M2に対して先入れ先出ししてデータを読み書きするた
め、従来のDRAMコントローラのようなアドレスマル
チプレクサが不要であり、全体の構成が簡単化できる。
PCM音声データ等のディジタルデータを能率よく信号
処理できるようにする。 【構成】 DRAM2とメモリ制御回路3を組み合わせ
てFIFOメモリを構成し、システムに合わせたメモリ
容量及びビット幅が随意選択できるようにする。システ
ム設計の自由度は高く、またメモリ制御回路3はDRA
M2に対して先入れ先出ししてデータを読み書きするた
め、従来のDRAMコントローラのようなアドレスマル
チプレクサが不要であり、全体の構成が簡単化できる。
Description
【0001】
【産業上の利用分野】本発明は、DRAMを用いてFI
FOメモリを構成し、PCM音声データ等のディジタル
データを能率よく信号処理できるようにしたDSP装置
に関する。
FOメモリを構成し、PCM音声データ等のディジタル
データを能率よく信号処理できるようにしたDSP装置
に関する。
【0002】
【従来の技術】アナログで行っていた信号処理をディジ
タルで行うディジタル信号処理の手法は、複雑な信号解
析アルゴリズムがソフトウェアで実現でき、ハードウェ
アが簡略化されることでシステムの低廉化が可能である
などの特長がある。こうしたディジタル信号処理用に開
発されたDSP(Digital Signal Processor)装置は、
既に音声処理用や通信処理用或いは画像処理用などの各
種ICが販売されており、これらのICを用いたパソコ
ンボードやそれらをサポートするソフトウェアも製品化
されている。ただし、大量のディジタル信号を処理する
ため大容量で高速のメモリが不可欠である。
タルで行うディジタル信号処理の手法は、複雑な信号解
析アルゴリズムがソフトウェアで実現でき、ハードウェ
アが簡略化されることでシステムの低廉化が可能である
などの特長がある。こうしたディジタル信号処理用に開
発されたDSP(Digital Signal Processor)装置は、
既に音声処理用や通信処理用或いは画像処理用などの各
種ICが販売されており、これらのICを用いたパソコ
ンボードやそれらをサポートするソフトウェアも製品化
されている。ただし、大量のディジタル信号を処理する
ため大容量で高速のメモリが不可欠である。
【0003】一般に、高速データ処理に必要な一時バッ
ファ等に用いられるFIFO(ファーストイン・ファー
ストアウト)メモリは、文字通り先に書き込んだデータ
を先に読み出させる先入れ先出しのメモリであるが、例
えばデュアルポートRAMを用いて構成したリングバッ
ファでは、1回データを転送するのに十数ステップのプ
ログラムが必要であり、100Kワード/秒程度の転送
速度しか得られないのに対し、専用のFIFOメモリ
は、チップ自身のアクセス時間が数十nsで、CPUプ
ログラム転送でも数百Kワード/秒などの転送が可能で
あるなどの利点を有する。しかしながら、従来の標準的
なFIFOメモリは、命令やステータスデータの転送や
割り込み制御などの機能をもたないため、CPU間で行
うデータ転送には使用しにくいといった欠点があった。
ファ等に用いられるFIFO(ファーストイン・ファー
ストアウト)メモリは、文字通り先に書き込んだデータ
を先に読み出させる先入れ先出しのメモリであるが、例
えばデュアルポートRAMを用いて構成したリングバッ
ファでは、1回データを転送するのに十数ステップのプ
ログラムが必要であり、100Kワード/秒程度の転送
速度しか得られないのに対し、専用のFIFOメモリ
は、チップ自身のアクセス時間が数十nsで、CPUプ
ログラム転送でも数百Kワード/秒などの転送が可能で
あるなどの利点を有する。しかしながら、従来の標準的
なFIFOメモリは、命令やステータスデータの転送や
割り込み制御などの機能をもたないため、CPU間で行
うデータ転送には使用しにくいといった欠点があった。
【0004】一方、大容量システムに向いたDRAM
(ダイナミックRAM)に周辺回路を付加して構成した
FIFOメモリも試作されているが、DRAMはメモリ
アドレスを行アドレスと列アドレスの2回に分けて与え
ねばならず、しかもDRAMが保持しているデータが消
えないように定期的にデータを再書き込みしてリフレッ
シュする必要があり、これらの問題をTTLロジックな
どの標準ロジックを使った回路で解決しようとすると、
使用する部品数が多くなり、タイミングなどの問題で失
敗しやすいといった問題があった。そこで、こうした問
題を避けるため、CPUとDRAM間に既存のDRAM
コントローラを介在させ、このDRAMコントローラを
一種のインタフェース回路としてCPUからの信号をD
RAMに適合する信号に変換させ、DRAMを恰もSR
AMのごとく使用できるようにする方法が検討されてき
た。
(ダイナミックRAM)に周辺回路を付加して構成した
FIFOメモリも試作されているが、DRAMはメモリ
アドレスを行アドレスと列アドレスの2回に分けて与え
ねばならず、しかもDRAMが保持しているデータが消
えないように定期的にデータを再書き込みしてリフレッ
シュする必要があり、これらの問題をTTLロジックな
どの標準ロジックを使った回路で解決しようとすると、
使用する部品数が多くなり、タイミングなどの問題で失
敗しやすいといった問題があった。そこで、こうした問
題を避けるため、CPUとDRAM間に既存のDRAM
コントローラを介在させ、このDRAMコントローラを
一種のインタフェース回路としてCPUからの信号をD
RAMに適合する信号に変換させ、DRAMを恰もSR
AMのごとく使用できるようにする方法が検討されてき
た。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
DRAMコントローラは、FIFOメモリに特有の先入
れ先出し機能に的を絞ったものではなく、あくまでDR
AMの随時読み書き機能(ランダムアクセス性)を重視
した設計となっているため、CPUが送り込むデータは
必ずメモリアドレスの指定を伴うものであり、DRAM
に対して行アドレスと列アドレスを時分割で入力する関
係で、CPUから出力されるメモリアドレスを行アドレ
スと列アドレスに切り替えるアドレスマルチプレクサが
不可欠であった。さらに、書き込み終了や読み出し終了
をCPUに知らせて割り込みトリガとするためには、F
IFOメモリが通常必要とするDRAMが満杯になった
ことを示すFIFOフルや空になったことを示すFIF
Oエンプティといったフラグが簡単に得られるようにな
っていると便利であるが、従来のDRAMコントローラ
はこの種のフラグ発生機能が備わっておらず、このため
例えばCPUの演算処理機能を使って断片的に作成した
メロディに関するPCM音声データをその都度DRAM
に蓄積し、DRAMにある程度PCM音声データが溜め
られた時点で、それまでの作成されたメロディを連続再
生するといった使用法には向かない等の課題があった。
DRAMコントローラは、FIFOメモリに特有の先入
れ先出し機能に的を絞ったものではなく、あくまでDR
AMの随時読み書き機能(ランダムアクセス性)を重視
した設計となっているため、CPUが送り込むデータは
必ずメモリアドレスの指定を伴うものであり、DRAM
に対して行アドレスと列アドレスを時分割で入力する関
係で、CPUから出力されるメモリアドレスを行アドレ
スと列アドレスに切り替えるアドレスマルチプレクサが
不可欠であった。さらに、書き込み終了や読み出し終了
をCPUに知らせて割り込みトリガとするためには、F
IFOメモリが通常必要とするDRAMが満杯になった
ことを示すFIFOフルや空になったことを示すFIF
Oエンプティといったフラグが簡単に得られるようにな
っていると便利であるが、従来のDRAMコントローラ
はこの種のフラグ発生機能が備わっておらず、このため
例えばCPUの演算処理機能を使って断片的に作成した
メロディに関するPCM音声データをその都度DRAM
に蓄積し、DRAMにある程度PCM音声データが溜め
られた時点で、それまでの作成されたメロディを連続再
生するといった使用法には向かない等の課題があった。
【0006】
【課題を解決するための手段】本発明は、上記課題を解
決したものであり、CPUと、このCPUから出力され
たディジタルデータを記憶する随時読み書き可能なメモ
リと、このメモリに記憶されたディジタルデータをアナ
ログデータに変換するDA変換器と、前記メモリに記憶
されたディジタルデータを先入れ先出しして読み出し、
かつ一定のタイミングでリフレッシュして前記AD変換
器に送出するよう制御するメモリ制御回路とを具備した
ことを特徴とするものである。
決したものであり、CPUと、このCPUから出力され
たディジタルデータを記憶する随時読み書き可能なメモ
リと、このメモリに記憶されたディジタルデータをアナ
ログデータに変換するDA変換器と、前記メモリに記憶
されたディジタルデータを先入れ先出しして読み出し、
かつ一定のタイミングでリフレッシュして前記AD変換
器に送出するよう制御するメモリ制御回路とを具備した
ことを特徴とするものである。
【0007】また、本発明は、前記メモリ制御回路が、
前記CPUからシリアルデータとして送り込まれるディ
ジタルデータをパラレルデータに変換し、数ビット単位
のブロックに分割して順次出力する書き込みバッファ
と、該書き込みバッファが保持するディジタルデータを
メモリサイクルに従って前記メモリに書き込むとともに
先入れ先出しして読み出し、所定のタイミングで行われ
る再書き込みにより前記メモリをリフレッシュするメモ
リアクセス回路と、該メモリアクセス回路を介して前記
メモリから読み出されたディジタルデータを、所定のク
ロックに同期したシリアルデータに変換して前記DA変
換器に送り出す読み出しバッファとを具備したことを特
徴とするものである。
前記CPUからシリアルデータとして送り込まれるディ
ジタルデータをパラレルデータに変換し、数ビット単位
のブロックに分割して順次出力する書き込みバッファ
と、該書き込みバッファが保持するディジタルデータを
メモリサイクルに従って前記メモリに書き込むとともに
先入れ先出しして読み出し、所定のタイミングで行われ
る再書き込みにより前記メモリをリフレッシュするメモ
リアクセス回路と、該メモリアクセス回路を介して前記
メモリから読み出されたディジタルデータを、所定のク
ロックに同期したシリアルデータに変換して前記DA変
換器に送り出す読み出しバッファとを具備したことを特
徴とするものである。
【0008】また、メモリ制御回路が、前記メモリに書
き込まれたディジタルデータと読み出されたディジタル
データの差を計数し、前記メモリの書き込み余裕を示す
ステータスデータを前記CPUに供給するFIFOステ
ータス発生回路を有すること、或いはまた列アドレスス
トローブ信号に同期してカウントアップし、前記メモリ
アクセス回路のアドレスの発生制御を行うリフレッシュ
カウンタを具備したこと等を特徴とするものである。
き込まれたディジタルデータと読み出されたディジタル
データの差を計数し、前記メモリの書き込み余裕を示す
ステータスデータを前記CPUに供給するFIFOステ
ータス発生回路を有すること、或いはまた列アドレスス
トローブ信号に同期してカウントアップし、前記メモリ
アクセス回路のアドレスの発生制御を行うリフレッシュ
カウンタを具備したこと等を特徴とするものである。
【0009】
【実施例】以下、本発明の実施例について、図1ないし
図7を参照して説明する。図1は、本発明のDSP装置
の一実施例を示す概略ブロック構成図、図2は、図1に
示したメモリアクセス回路の回路構成図、図3ないし図
7は、図2に示したメモリアクセス回路の動作を説明す
るための各種タイミング図である。
図7を参照して説明する。図1は、本発明のDSP装置
の一実施例を示す概略ブロック構成図、図2は、図1に
示したメモリアクセス回路の回路構成図、図3ないし図
7は、図2に示したメモリアクセス回路の動作を説明す
るための各種タイミング図である。
【0010】図1に示すDSP装置1は、FIFOメモ
リの主要部を構成するDRAM2に、メモリ制御回路3
がCPU4から連続的又は断片的に送り込まれるPCM
音声データを書き込み、先入れ先出しで任意のタイミン
グで連続的にDA変換器5に読み出せるよう構成したも
のである。DRAM2は、随時読み書き可能ではあるが
記憶保持動作を必要とするため、メモリ制御回路3が定
期的にリフレッシュする必要がある。また、DRAM2
は、リフレッシュとは別にリード/ライト制御する必要
があるため、データバスとアドレスバスの外にコントロ
ールバスを介してメモリ制御回路3に接続されており、
ここでは16ビット単位のワードアクセスか又は8ビッ
ト単位のバイトアクセスかいずれか一方のアクセスが選
択できるようになっている。
リの主要部を構成するDRAM2に、メモリ制御回路3
がCPU4から連続的又は断片的に送り込まれるPCM
音声データを書き込み、先入れ先出しで任意のタイミン
グで連続的にDA変換器5に読み出せるよう構成したも
のである。DRAM2は、随時読み書き可能ではあるが
記憶保持動作を必要とするため、メモリ制御回路3が定
期的にリフレッシュする必要がある。また、DRAM2
は、リフレッシュとは別にリード/ライト制御する必要
があるため、データバスとアドレスバスの外にコントロ
ールバスを介してメモリ制御回路3に接続されており、
ここでは16ビット単位のワードアクセスか又は8ビッ
ト単位のバイトアクセスかいずれか一方のアクセスが選
択できるようになっている。
【0011】メモリ制御回路3は、既存のDRAMコン
トローラとは構成が異なっており、汎用DRAM2をF
IFOメモリとして扱うため、一般のDRAMコントロ
ーラのようなアドレスマルチプレクサ等は不要である。
ただし、DRAM2の空き容量をCPU4に知らせるた
めの各種フラグとして適時ステータスデータを発生する
よう構成してある。実施例に示したメモリ制御回路3
は、具体的には、書き込みバッファ6と読み出しバッフ
ァ7とFIFOステータス発生回路8とメモリアクセス
回路9とリフレッシュカウンタ10等から構成される。
トローラとは構成が異なっており、汎用DRAM2をF
IFOメモリとして扱うため、一般のDRAMコントロ
ーラのようなアドレスマルチプレクサ等は不要である。
ただし、DRAM2の空き容量をCPU4に知らせるた
めの各種フラグとして適時ステータスデータを発生する
よう構成してある。実施例に示したメモリ制御回路3
は、具体的には、書き込みバッファ6と読み出しバッフ
ァ7とFIFOステータス発生回路8とメモリアクセス
回路9とリフレッシュカウンタ10等から構成される。
【0012】書き込みバッファ6は、CPU4からシリ
アルデータとして送り込まれる16ビットのPCM音声
データをパラレルデータに変換し、4ビット単位のブロ
ックに分割して順次出力する働きをする。このため、1
6ビットのシリアル音声データを入力順にシフトさせる
シフトレジスタや、このシフトレジスタの16ビットの
パラレル出力を4ビットずつ4ブロックのパラレルデー
タに分割するデバイダ、或いはデバイダの出力をCPU
4からの出力に応じて適宜選択するマルチプレクサ等が
内蔵されている。読み出しバッファ7は、メモリアクセ
ス回路9を介してDRAM2から読み出されたPCM音
声データを、所定のクロックに同期したシリアルデータ
に変換してDA変換器5に送り出す働きをする。このた
め、録音時の読み出しデータを保持する4個のレジスタ
や、或いはこれら4個のレジスタの出力を択一的に選択
するセレクタ、さらには再生時にDRAM2から読み出
した音声データ(8/16ビットデータ)を読み出しク
ロックに同期したシリアルデータに変換するPCM出力
データ変換回路等が内蔵されている。
アルデータとして送り込まれる16ビットのPCM音声
データをパラレルデータに変換し、4ビット単位のブロ
ックに分割して順次出力する働きをする。このため、1
6ビットのシリアル音声データを入力順にシフトさせる
シフトレジスタや、このシフトレジスタの16ビットの
パラレル出力を4ビットずつ4ブロックのパラレルデー
タに分割するデバイダ、或いはデバイダの出力をCPU
4からの出力に応じて適宜選択するマルチプレクサ等が
内蔵されている。読み出しバッファ7は、メモリアクセ
ス回路9を介してDRAM2から読み出されたPCM音
声データを、所定のクロックに同期したシリアルデータ
に変換してDA変換器5に送り出す働きをする。このた
め、録音時の読み出しデータを保持する4個のレジスタ
や、或いはこれら4個のレジスタの出力を択一的に選択
するセレクタ、さらには再生時にDRAM2から読み出
した音声データ(8/16ビットデータ)を読み出しク
ロックに同期したシリアルデータに変換するPCM出力
データ変換回路等が内蔵されている。
【0013】FIFOステータス発生回路8は、DRA
M2に書き込まれたデータと読み出されたPCM音声デ
ータの差を計数し、DRAM2の書き込み余裕を示すス
テータスデータをCPU4に供給する働きをするもので
ある。具体的には、DRAM2に書き込まれたデータと
読み出されたデータの差を計数するアップダウンカウン
タ11と、このアップダウンカウンタ11の出力をデコ
ードし、DRAM2が満杯(FIFOフル)であるか又
は空(FIFOエンプティ)であるか或いはオーバフロ
ー(FIFOオーバフロー)しているかを示すステータ
スデータを出力するデコーダ12と、アップダウンカウ
ンタ11の16ビットの計数出力のうちの下位側7ビッ
トを監視し、それらが全て1に達したとき、すなわち書
き込みデータ数が読み出しデータ数を512個だけ上回
った時点で、DRAM2に蓄えられたデータ数が設定値
(512個)に達したことをもってCPU4に対して割
り込み信号を発生する割り込み信号発生回路13等から
構成される。
M2に書き込まれたデータと読み出されたPCM音声デ
ータの差を計数し、DRAM2の書き込み余裕を示すス
テータスデータをCPU4に供給する働きをするもので
ある。具体的には、DRAM2に書き込まれたデータと
読み出されたデータの差を計数するアップダウンカウン
タ11と、このアップダウンカウンタ11の出力をデコ
ードし、DRAM2が満杯(FIFOフル)であるか又
は空(FIFOエンプティ)であるか或いはオーバフロ
ー(FIFOオーバフロー)しているかを示すステータ
スデータを出力するデコーダ12と、アップダウンカウ
ンタ11の16ビットの計数出力のうちの下位側7ビッ
トを監視し、それらが全て1に達したとき、すなわち書
き込みデータ数が読み出しデータ数を512個だけ上回
った時点で、DRAM2に蓄えられたデータ数が設定値
(512個)に達したことをもってCPU4に対して割
り込み信号を発生する割り込み信号発生回路13等から
構成される。
【0014】メモリアクセス回路9は、PCM音声デー
タをメモリサイクルに従ってDRAM2に読み書きし、
かつ所定のタイミングで再書き込みする働きをする。実
施例に示したメモリアクセス回路9は、図2に示すよう
に、DSPメモリサイクル要求発生回路14とCPUメ
モリサイクル要求発生回路15とリフレッシュサイクル
要求発生回路16とメモリサイクル発生制御回路17と
メモリサイクル発生回路18とから構成される。なお、
図2中に使用した入出力端子の略記号については、同図
に付して一括掲載した端子機能表を参照されたい。
タをメモリサイクルに従ってDRAM2に読み書きし、
かつ所定のタイミングで再書き込みする働きをする。実
施例に示したメモリアクセス回路9は、図2に示すよう
に、DSPメモリサイクル要求発生回路14とCPUメ
モリサイクル要求発生回路15とリフレッシュサイクル
要求発生回路16とメモリサイクル発生制御回路17と
メモリサイクル発生回路18とから構成される。なお、
図2中に使用した入出力端子の略記号については、同図
に付して一括掲載した端子機能表を参照されたい。
【0015】DSPメモリサイクル要求発生回路14
は、PCM音声データをDRAM2に書き込んだり、D
RAM2からPCM音声データを読み出したりするため
のメモリサイクルの発生制御を行うための回路である。
CPUメモリサイクル要求発生回路15は、再生データ
をCPU4から書き込んだり、或いは録音データをDR
AM2から読み出したりするためのメモリサイクルの発
生制御を行うものであり、DRAM2にアクセスしてい
る最中にCPU4から書き込み又は読み出しを受けた場
合は、ウェイト信号を発生する。リフレッシュサイクル
要求発生回路16は、DRAM2のリフレッシュサイク
ルの発生制御を行う。メモリサイクル発生制御回路17
は、DSP,CPU,リフレッシュの各メモリサイクル
発生の制御を行うものであり、各々のメモリサイクルの
優先順位は、CPU,リフレッシュ,DSPの順に定め
られている。メモリサイクル発生回路18は、DRAM
2のリード/ライトサイクル及びリフレッシュサイクル
の発生を行うものであり、実施例では、リード/ライト
サイクルをページモードで行い、リフレッシュはCAS
ビフォアRASリフレッシュで行う。
は、PCM音声データをDRAM2に書き込んだり、D
RAM2からPCM音声データを読み出したりするため
のメモリサイクルの発生制御を行うための回路である。
CPUメモリサイクル要求発生回路15は、再生データ
をCPU4から書き込んだり、或いは録音データをDR
AM2から読み出したりするためのメモリサイクルの発
生制御を行うものであり、DRAM2にアクセスしてい
る最中にCPU4から書き込み又は読み出しを受けた場
合は、ウェイト信号を発生する。リフレッシュサイクル
要求発生回路16は、DRAM2のリフレッシュサイク
ルの発生制御を行う。メモリサイクル発生制御回路17
は、DSP,CPU,リフレッシュの各メモリサイクル
発生の制御を行うものであり、各々のメモリサイクルの
優先順位は、CPU,リフレッシュ,DSPの順に定め
られている。メモリサイクル発生回路18は、DRAM
2のリード/ライトサイクル及びリフレッシュサイクル
の発生を行うものであり、実施例では、リード/ライト
サイクルをページモードで行い、リフレッシュはCAS
ビフォアRASリフレッシュで行う。
【0016】リフレッシュカウンタ10は、列アドレス
ストローブ信号CASの立ち上がりに同期してカウント
アップし、メモリアクセス回路9のアドレスの発生制御
を行う働きをする。このため、リード用とライト用に別
個に設けた16ビットの書き込みアドレスカウンタと読
み出しアドレスカウンタの各クロック入力端子に列アド
レスストローブ信号CASを供給するようにし、両アド
レスカウンタの出力をFIFO読み出しサイクル信号と
RAS/CAS選択信号とをセレクト入力とするマルチ
プレックス回路で選択出力する構成をとる。
ストローブ信号CASの立ち上がりに同期してカウント
アップし、メモリアクセス回路9のアドレスの発生制御
を行う働きをする。このため、リード用とライト用に別
個に設けた16ビットの書き込みアドレスカウンタと読
み出しアドレスカウンタの各クロック入力端子に列アド
レスストローブ信号CASを供給するようにし、両アド
レスカウンタの出力をFIFO読み出しサイクル信号と
RAS/CAS選択信号とをセレクト入力とするマルチ
プレックス回路で選択出力する構成をとる。
【0017】ところで、PCM録音を行う場合、まずリ
ード/ライトビットR/Wを“1”に設定し、次にPC
MエンコードビットPCMENを“1”とし、その時点
でライン入力音声データをDRAM2に格納開始する。
PCM録音のデータは、LRクロックの変化点ごとにD
RAM2に16ビット又は8ビットのデータとして取り
込まれ、所定のポート例えばA46Chから読み出す。
ポートA46Chからの読み出しがなく、DRAM2が
オーバフローしたときは、FIFOフルビットに“1”
が立てられ、FIFOデータをオーバライトしていく。
8ビットモードも16ビットモードもステレオ録音であ
る場合は、CPU4がデータを読み込むさいに左右チャ
ンネルが逆にならないよう、必ず2ワード単位で読み出
すようにしてある。
ード/ライトビットR/Wを“1”に設定し、次にPC
MエンコードビットPCMENを“1”とし、その時点
でライン入力音声データをDRAM2に格納開始する。
PCM録音のデータは、LRクロックの変化点ごとにD
RAM2に16ビット又は8ビットのデータとして取り
込まれ、所定のポート例えばA46Chから読み出す。
ポートA46Chからの読み出しがなく、DRAM2が
オーバフローしたときは、FIFOフルビットに“1”
が立てられ、FIFOデータをオーバライトしていく。
8ビットモードも16ビットモードもステレオ録音であ
る場合は、CPU4がデータを読み込むさいに左右チャ
ンネルが逆にならないよう、必ず2ワード単位で読み出
すようにしてある。
【0018】一方、PCM再生は、ポートA46Chに
書き込んだデータをDRAM2に蓄えておき、PCMエ
ンコードビットPCMENを“1”にすることで開始す
る。LRクロックの変化点ごとにDRAM2から16ビ
ット又は8ビットの音声データを読み出してDA変換器
5に送り出すことにより、再生が行われる。DRAM2
内のデータが空(A466h DATEMP=1)にな
り、さらに再生(PCMEN=1)を行うと、DATE
MPのカウンタが1周して、再度最初のデータの再生を
継続して行う。すなわち、32Kバイト分のデータを無
限に再生し続けることになる。なお、再生対象はDRA
M2に書き込んだデータだけに限定されず、書き込まな
いデータは不定データである。再生の停止は、PCME
N=0とすることで行われる。
書き込んだデータをDRAM2に蓄えておき、PCMエ
ンコードビットPCMENを“1”にすることで開始す
る。LRクロックの変化点ごとにDRAM2から16ビ
ット又は8ビットの音声データを読み出してDA変換器
5に送り出すことにより、再生が行われる。DRAM2
内のデータが空(A466h DATEMP=1)にな
り、さらに再生(PCMEN=1)を行うと、DATE
MPのカウンタが1周して、再度最初のデータの再生を
継続して行う。すなわち、32Kバイト分のデータを無
限に再生し続けることになる。なお、再生対象はDRA
M2に書き込んだデータだけに限定されず、書き込まな
いデータは不定データである。再生の停止は、PCME
N=0とすることで行われる。
【0019】DRAMのリード/ライトサイクルのタイ
ミング図は、図3ないし図6に示す通りであり、16ビ
ット単位のワードアクセスも8ビット単位のバイトアク
セスも、いずれもFIFOクロックに基づいて作動す
る。
ミング図は、図3ないし図6に示す通りであり、16ビ
ット単位のワードアクセスも8ビット単位のバイトアク
セスも、いずれもFIFOクロックに基づいて作動す
る。
【0020】まず、ワードアクセスの場合のメモリライ
トサイクルでは、メモリアクセス要求入力REQに対し
て次のクロックでアクセスの準備が出来ていることを示
す承認出力ACKが得られると、開始入力STARTが
与えられ、続いて行アドレスストローブ信号RASが出
力される。行アドレスストローブ信号RASがアクティ
ブに切り替わると、DRAM2対する書き込み許可信号
XWEがアクティブとなり、4ビットずつに分割された
PCM音声デコーダを選択するための読み出しデータ選
択信号MUX1,MUX2,MUX3が、図3(J)〜
(L)に示すタイミングで切り替わる。一方また、列ア
ドレスストローブ信号CASは、リフレッシュカウンタ
10とともに、2クロック周期ごとに反転を繰り返す。
トサイクルでは、メモリアクセス要求入力REQに対し
て次のクロックでアクセスの準備が出来ていることを示
す承認出力ACKが得られると、開始入力STARTが
与えられ、続いて行アドレスストローブ信号RASが出
力される。行アドレスストローブ信号RASがアクティ
ブに切り替わると、DRAM2対する書き込み許可信号
XWEがアクティブとなり、4ビットずつに分割された
PCM音声デコーダを選択するための読み出しデータ選
択信号MUX1,MUX2,MUX3が、図3(J)〜
(L)に示すタイミングで切り替わる。一方また、列ア
ドレスストローブ信号CASは、リフレッシュカウンタ
10とともに、2クロック周期ごとに反転を繰り返す。
【0021】これに対し、メモリリードサイクルは、メ
モリライトサイクルでのDRAM2に対する書き込み許
可信号XWEに代わり、DRAM2からの読み出し許可
信号XOEが読み出し可能期間を規定する点が異なる
が、他はメモリライトサイクルとほぼ同様である。この
場合、FIFOリードアクセス信号RD0〜RD3は、
図4(N)〜(Q)に示すタイミングで出力される。
モリライトサイクルでのDRAM2に対する書き込み許
可信号XWEに代わり、DRAM2からの読み出し許可
信号XOEが読み出し可能期間を規定する点が異なる
が、他はメモリライトサイクルとほぼ同様である。この
場合、FIFOリードアクセス信号RD0〜RD3は、
図4(N)〜(Q)に示すタイミングで出力される。
【0022】なお、ワードアクセスの場合は、図5,6
に示したように、アクセス開始信号STARTの立ち上
がりに同期したクロック信号から第19個目のクロック
信号が立ち上がる時点でアクセス終了信号ENDが出力
され、行アドレスストローブ信号RASがアクティブで
ある期間は16クロック周期であるのに対し、8ビット
単位のバイトアクセスの場合は、アクセス開始信号ST
ARTの立ち上がりに同期したクロック信号から第11
個目のクロック信号が立ち上がる時点でアクセス終了信
号ENDが出力される。従って、行アドレスストローブ
信号RASがアクティブである期間は8クロック周期と
なる。このため、FIFOリードアクセス信号は、RD
0とRD1の2個に制限され、FIFOリードアクセス
信号RD2,RD3は出力されない。
に示したように、アクセス開始信号STARTの立ち上
がりに同期したクロック信号から第19個目のクロック
信号が立ち上がる時点でアクセス終了信号ENDが出力
され、行アドレスストローブ信号RASがアクティブで
ある期間は16クロック周期であるのに対し、8ビット
単位のバイトアクセスの場合は、アクセス開始信号ST
ARTの立ち上がりに同期したクロック信号から第11
個目のクロック信号が立ち上がる時点でアクセス終了信
号ENDが出力される。従って、行アドレスストローブ
信号RASがアクティブである期間は8クロック周期と
なる。このため、FIFOリードアクセス信号は、RD
0とRD1の2個に制限され、FIFOリードアクセス
信号RD2,RD3は出力されない。
【0023】また、リフレッシュサイクルでは、図7に
示したように、リフレッシュ要求信号REF_REQに
次いでリフレッシュを承認するREF_ACKが出力さ
れ、それと同時にリフレッシュ開始信号STARTが出
力される。リフレッシュ開始信号STARTによってリ
フレッシュ期間が開始すると、リフレッシュ終了信号E
ND_REFが立ち下がるまでの間、列アドレスストロ
ーブ信号XCAS_Rと行アドレスストローブ信号XR
AS_Rが出力され、リフレッシュ動作が行われる。た
だし、CASビフォアRASリフレッシュであるため、
当然のことながら列アドレスストローブ信号CASがア
クティブになる前に行アドレスストローブ信号RASが
アクティブとされる。
示したように、リフレッシュ要求信号REF_REQに
次いでリフレッシュを承認するREF_ACKが出力さ
れ、それと同時にリフレッシュ開始信号STARTが出
力される。リフレッシュ開始信号STARTによってリ
フレッシュ期間が開始すると、リフレッシュ終了信号E
ND_REFが立ち下がるまでの間、列アドレスストロ
ーブ信号XCAS_Rと行アドレスストローブ信号XR
AS_Rが出力され、リフレッシュ動作が行われる。た
だし、CASビフォアRASリフレッシュであるため、
当然のことながら列アドレスストローブ信号CASがア
クティブになる前に行アドレスストローブ信号RASが
アクティブとされる。
【0024】このように、上記DSP装置1によれば、
汎用DRAM2等のメモリを用いてFIFOメモリを構
成することができ、またシステムに合わせたメモリ容量
及びビット幅が随意選択できるため、システム設計の自
由度が高く、またメモリ制御回路3はDRAM2に対し
て先入れ先出しでデータを読み書きするため、従来のD
RAMコントローラに用いられるような複雑なアドレス
マルチプレクサが不要であり、全体の構成が簡単化でき
る。また、PCM音声データをディジタルデータとして
処理する構成としたから、例えばCPU4の演算処理機
能を使って断片的に作成したメロディに関するPCM音
声データをDRAM2に蓄積し、DRAM2にある程度
PCM音声データが溜められた時点で、それまでの作成
されたメロディを連続再生するといった使用法に好適で
ある。
汎用DRAM2等のメモリを用いてFIFOメモリを構
成することができ、またシステムに合わせたメモリ容量
及びビット幅が随意選択できるため、システム設計の自
由度が高く、またメモリ制御回路3はDRAM2に対し
て先入れ先出しでデータを読み書きするため、従来のD
RAMコントローラに用いられるような複雑なアドレス
マルチプレクサが不要であり、全体の構成が簡単化でき
る。また、PCM音声データをディジタルデータとして
処理する構成としたから、例えばCPU4の演算処理機
能を使って断片的に作成したメロディに関するPCM音
声データをDRAM2に蓄積し、DRAM2にある程度
PCM音声データが溜められた時点で、それまでの作成
されたメロディを連続再生するといった使用法に好適で
ある。
【0025】なお、上記実施例では、ディジタルデータ
としてPCM音声データを扱ったが、DSP装置は、こ
れ以外にも例えば通信データや画像データ等のディジタ
ルデータを扱うことも可能である。
としてPCM音声データを扱ったが、DSP装置は、こ
れ以外にも例えば通信データや画像データ等のディジタ
ルデータを扱うことも可能である。
【0026】
【発明の効果】以上説明したように、本発明によれば、
汎用DRAM等のメモリを用いてFIFOメモリを構成
することができ、またシステムに合わせたメモリ容量及
びビット幅が随意選択できるため、システム設計の自由
度が高く、またメモリ制御回路はメモリに対して先入れ
先出ししてデータを読み書きするため、従来のDRAM
コントローラに用いられるような複雑なアドレスマルチ
プレクサが不要であり、全体の構成が簡単化できる等の
優れた効果を奏する。
汎用DRAM等のメモリを用いてFIFOメモリを構成
することができ、またシステムに合わせたメモリ容量及
びビット幅が随意選択できるため、システム設計の自由
度が高く、またメモリ制御回路はメモリに対して先入れ
先出ししてデータを読み書きするため、従来のDRAM
コントローラに用いられるような複雑なアドレスマルチ
プレクサが不要であり、全体の構成が簡単化できる等の
優れた効果を奏する。
【0027】また、メモリ制御回路を、書き込みバッフ
ァとメモリアクセス回路と読み出しバッファとで構成し
たから、CPUからシリアルデータとして送り込まれる
ディジタルデータをメモリへの書き込みに適した形式に
変換し、かつメモリから読み出されたデータはシリアル
データに変換してDA変換器に送り出すことができ、さ
らにメモリに与えるアドレスは、行アドレスと列アドレ
スの2回に分けて与えるとともに、メモリが保持してい
るデータが消えないように、定期的にデータを書き直す
ことでリフレッシュすることができ、これらのタイミン
グ調整が確実に実行できる等の効果を奏する。
ァとメモリアクセス回路と読み出しバッファとで構成し
たから、CPUからシリアルデータとして送り込まれる
ディジタルデータをメモリへの書き込みに適した形式に
変換し、かつメモリから読み出されたデータはシリアル
データに変換してDA変換器に送り出すことができ、さ
らにメモリに与えるアドレスは、行アドレスと列アドレ
スの2回に分けて与えるとともに、メモリが保持してい
るデータが消えないように、定期的にデータを書き直す
ことでリフレッシュすることができ、これらのタイミン
グ調整が確実に実行できる等の効果を奏する。
【0028】さらにまた、FIFOステータス発生回路
を設けたので、メモリの空き容量の把握とメモリが満杯
であること或いはメモリが空であることをもってCPU
に割り込みトリガをかけることができ、またこのFIF
Oステータス発生回路を、メモリに書き込まれたディジ
タルデータと読み出されたディジタルデータの差を計数
するアップダウンカウンタと、該アップダウンカウンタ
の出力をデコードし、少なくとも前記メモリが満杯であ
るか又は空であるかを示すステータスデータを出力する
デコーダとで構成することにより、FIFOフルやFI
FOエンプティ或いはFIFOオーバフローといったス
テータスデータを簡単に生成することができる等の効果
を奏する。
を設けたので、メモリの空き容量の把握とメモリが満杯
であること或いはメモリが空であることをもってCPU
に割り込みトリガをかけることができ、またこのFIF
Oステータス発生回路を、メモリに書き込まれたディジ
タルデータと読み出されたディジタルデータの差を計数
するアップダウンカウンタと、該アップダウンカウンタ
の出力をデコードし、少なくとも前記メモリが満杯であ
るか又は空であるかを示すステータスデータを出力する
デコーダとで構成することにより、FIFOフルやFI
FOエンプティ或いはFIFOオーバフローといったス
テータスデータを簡単に生成することができる等の効果
を奏する。
【0029】また、リフレッシュカウンタが、列アドレ
スストローブ信号に同期してカウントアップし、前記メ
モリアクセス回路のアドレスの発生制御を行う構成とし
たので、メモリのリード/ライト動作とは別に定期的に
実行しなければならないリフレッシュ動作を内蔵タイマ
等によらず確実に実行できる等の効果を奏する。
スストローブ信号に同期してカウントアップし、前記メ
モリアクセス回路のアドレスの発生制御を行う構成とし
たので、メモリのリード/ライト動作とは別に定期的に
実行しなければならないリフレッシュ動作を内蔵タイマ
等によらず確実に実行できる等の効果を奏する。
【0030】さらに、メモリを、記憶保持のため定期的
なリフレッシュ動作を必要とするデイナミックRAMで
構成したので、メモリセルのセル構造が簡単で大容量化
しやすいダイナミックRAMの特徴を活かし、低コスト
で効率のよい大容量システムを合目的的に構築できる等
の効果を奏する。
なリフレッシュ動作を必要とするデイナミックRAMで
構成したので、メモリセルのセル構造が簡単で大容量化
しやすいダイナミックRAMの特徴を活かし、低コスト
で効率のよい大容量システムを合目的的に構築できる等
の効果を奏する。
【0031】さらにまた、PCM音声データをディジタ
ルデータとして処理する構成としたから、例えばCPU
の演算処理機能を使って断片的に作成したメロディに関
するPCM音声データをDRAMに蓄積し、DRAMに
ある程度PCM音声データが溜められた時点で、それま
での作成されたメロディを連続再生するといった使用法
に好適である等の効果を奏する。
ルデータとして処理する構成としたから、例えばCPU
の演算処理機能を使って断片的に作成したメロディに関
するPCM音声データをDRAMに蓄積し、DRAMに
ある程度PCM音声データが溜められた時点で、それま
での作成されたメロディを連続再生するといった使用法
に好適である等の効果を奏する。
【図1】本発明のDSP装置の一実施例を示す回路ブロ
ック図である。
ック図である。
【図2】図1に示したメモリアクセス回路の回路構成図
である。
である。
【図3】図2に示したメモリアクセス回路によるワード
モードにおけるメモリライトサイクルを説明するための
タイミング図である。
モードにおけるメモリライトサイクルを説明するための
タイミング図である。
【図4】図2に示したメモリアクセス回路によるワード
モードにおけるメモリリードサイクルを説明するための
タイミング図である。
モードにおけるメモリリードサイクルを説明するための
タイミング図である。
【図5】図2に示したメモリアクセス回路によるバイト
モードにおけるメモリライトサイクルを説明するための
タイミング図である。
モードにおけるメモリライトサイクルを説明するための
タイミング図である。
【図6】図2に示したメモリアクセス回路によるバイト
モードにおけるメモリリードサイクルを説明するための
タイミング図である。
モードにおけるメモリリードサイクルを説明するための
タイミング図である。
【図7】図2に示したメモリアクセス回路によるリフレ
ッシュサイクルを説明するためのタイミング図である。
ッシュサイクルを説明するためのタイミング図である。
1 DSP装置 2 メモリ(DRAM) 3 メモリ制御回路 4 CPU 5 DA変換器 6 書き込みバッファ 7 読み出しバッファ 8 FIFOステータス発生回路 9 メモリアクセス回路 10 リフレッシュカウンタ 11 アップダウンカウンタ 12 デコーダ
Claims (7)
- 【請求項1】 CPUと、このCPUから出力されたデ
ィジタルデータを記憶する随時読み書き可能なメモリ
と、このメモリに記憶されたディジタルデータをアナロ
グデータに変換するDA変換器と、前記メモリに記憶さ
れたディジタルデータを先入れ先出しして読み出し、か
つ一定のタイミングでリフレッシュして前記AD変換器
に送出するよう制御するメモリ制御回路とを具備したこ
とを特徴とするDSP装置。 - 【請求項2】 前記CPUからシリアルデータとして送
り込まれるディジタルデータをパラレルデータに変換
し、数ビット単位のブロックに分割して順次出力する書
き込みバッファと、該書き込みバッファが保持するディ
ジタルデータをメモリサイクルに従って前記メモリに書
き込むとともに先入れ先出しして読み出し、所定のタイ
ミングで行われる再書き込みにより前記メモリをリフレ
ッシュするメモリアクセス回路と、該メモリアクセス回
路を介して前記メモリから読み出されたディジタルデー
タを、所定のクロックに同期したシリアルデータに変換
して前記DA変換器に送り出す読み出しバッファとを具
備した前記メモリ制御回路で構成されたことを特徴とす
る請求項1記載のDSP装置。 - 【請求項3】 前記メモリに書き込まれたディジタルデ
ータと読み出されたディジタルデータの差を計数し、前
記メモリの書き込み余裕を示すステータスデータを前記
CPUに供給するFIFOステータス発生回路を有する
前記メモリ制御回路で構成されたことを特徴とする請求
項1記載のDSP装置。 - 【請求項4】 前記メモリに書き込まれたディジタルデ
ータと読み出されたディジタルデータの差を計数するア
ップダウンカウンタと、該アップダウンカウンタの出力
をデコードし、少なくとも前記メモリが満杯であるか又
は空であるかを示すステータスデータを出力するデコー
ダとを具備した前記FIFOステータス発生回路で構成
されたことを特徴とする請求項3記載のDSP装置。 - 【請求項5】 列アドレスストローブ信号に同期してカ
ウントアップし、前記メモリアクセス回路のアドレスの
発生制御を行うリフレッシュカウンタを具備した前記メ
モリ制御回路で構成されたことを特徴とする請求項1記
載のDSP装置。 - 【請求項6】 記憶保持のため定期的なリフレッシュ動
作を必要とするダイナミックRAMからなる前記メモリ
で構成されたことを特徴とする請求項1ないし5のいず
れか1項記載のDSP装置。 - 【請求項7】 前記ディジタルデータが、PCM音声デ
ータであることを特徴とする請求項1ないし6のいずれ
か1項記載のDSP装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6063094A JPH07271752A (ja) | 1994-03-31 | 1994-03-31 | Dsp装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6063094A JPH07271752A (ja) | 1994-03-31 | 1994-03-31 | Dsp装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07271752A true JPH07271752A (ja) | 1995-10-20 |
Family
ID=13219385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6063094A Pending JPH07271752A (ja) | 1994-03-31 | 1994-03-31 | Dsp装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07271752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998041987A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif et procede de production d'un signal numerique a l'aide d'une memoire a largeur de bus variable et dispositif et procede d'enregistrement du signal numerique |
-
1994
- 1994-03-31 JP JP6063094A patent/JPH07271752A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998041987A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif et procede de production d'un signal numerique a l'aide d'une memoire a largeur de bus variable et dispositif et procede d'enregistrement du signal numerique |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |