JPS61196292A - グラフイツクス表示装置 - Google Patents
グラフイツクス表示装置Info
- Publication number
- JPS61196292A JPS61196292A JP60037224A JP3722485A JPS61196292A JP S61196292 A JPS61196292 A JP S61196292A JP 60037224 A JP60037224 A JP 60037224A JP 3722485 A JP3722485 A JP 3722485A JP S61196292 A JPS61196292 A JP S61196292A
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- JP
- Japan
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- output
- counter
- dots
- magnification
- end point
- Prior art date
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- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、グラフィックス処理における破線、一点鎖線
など、指定したパターンに応じてベクタ描画を実行し、
描画されたラインの端点（開始点。
など、指定したパターンに応じてベクタ描画を実行し、
描画されたラインの端点（開始点。
終了点）を正確に描画することのできるグラフィックス
表示装置に関するものである。
表示装置に関するものである。
〈従来の技術〉
従来、グラフィックス表示装置において、破線一点鎖線
等を表示させる場合、指定された破線、一点鎖線等のパ
ターンに応じて“１” ４１Ｑ”のビット情報よりなる
ラインパターンを設定し、描画プロセッサＤＤＡ等は、
このラインパターンのビット情報と１対１に描画面であ
るリフレッシュメモリ上にＸＹ座標を対応させ、ベクタ
描画を実行し、ＣＲＴ表示画面上にグラフィックス表示
を行なっていた。
等を表示させる場合、指定された破線、一点鎖線等のパ
ターンに応じて“１” ４１Ｑ”のビット情報よりなる
ラインパターンを設定し、描画プロセッサＤＤＡ等は、
このラインパターンのビット情報と１対１に描画面であ
るリフレッシュメモリ上にＸＹ座標を対応させ、ベクタ
描画を実行し、ＣＲＴ表示画面上にグラフィックス表示
を行なっていた。
このため、従来のグラフィックス表示装置は、設定され
たラインパターンのビット情報゛１”。
たラインパターンのビット情報゛１”。
“Ｏ”に対して逐一、ベクタ描画を実行せねばならない
ので、第４図に示すような折れ線グラフ等のラインパタ
ーンを描画し、表示する際、Ａで囲むラインの端点にお
いて、その部分が空白となることがあり、ラインの倍率
が大きくなればなるほどラインの終点あるいは始点が分
かりにくくなるという欠点を持っていた。
ので、第４図に示すような折れ線グラフ等のラインパタ
ーンを描画し、表示する際、Ａで囲むラインの端点にお
いて、その部分が空白となることがあり、ラインの倍率
が大きくなればなるほどラインの終点あるいは始点が分
かりにくくなるという欠点を持っていた。
〈発明が解決しようとする問題点〉
本発明が解決しようとする問題点は、グラフィクス表示
装置において、ラインパターンの始点及び終点を明確に
表示させようとすることであり、ラインパターンの端点
を分かりやすく読み取ることができるグラフィック表示
装置を実現することが本発明の目的である。
装置において、ラインパターンの始点及び終点を明確に
表示させようとすることであり、ラインパターンの端点
を分かりやすく読み取ることができるグラフィック表示
装置を実現することが本発明の目的である。
〈問題を解決するための手段〉
以上の問題を解決した本発明は、描画開始点のドツト数
が設定できるカウンタと描画終了点のドツト数が設定で
きるカウンタを用いるもので、本発明の構成は、次の通
りである。
が設定できるカウンタと描画終了点のドツト数が設定で
きるカウンタを用いるもので、本発明の構成は、次の通
りである。
指定されたパターンに応じて描画動作と座標演算を実行
する描画手段と、この描画手段から座標情報が与えられ
るＸアドレスレジスタ、Ｙアドレスレジスタと、描画手
段とＸアドレスレジスタ。
する描画手段と、この描画手段から座標情報が与えられ
るＸアドレスレジスタ、Ｙアドレスレジスタと、描画手
段とＸアドレスレジスタ。
Ｙアドレスレジスタからの描画情報に基づいて描画が行
なわれるリフレッシュメモリと、この、、リフレッシュ
メモリに描画されたグラフィックスを表示するＣＲ７表
示画面よりなるグラフィックス表示装置において、処理
装置からパターン値、倍率値、描画開始点ドツト数に関
連する情報、描画終了点ドツト数に関連する情報が設定
されるラインパターン制御回路を有するグラフィックス
表示装置である。
なわれるリフレッシュメモリと、この、、リフレッシュ
メモリに描画されたグラフィックスを表示するＣＲ７表
示画面よりなるグラフィックス表示装置において、処理
装置からパターン値、倍率値、描画開始点ドツト数に関
連する情報、描画終了点ドツト数に関連する情報が設定
されるラインパターン制御回路を有するグラフィックス
表示装置である。
く作用〉
本発明は、以下のように動作する。
描画開始前にラインパターン制御回路において、外部の
処！！装置より描画するラインパターンをシフトレジス
タに、倍率のビット情報を倍率レジスタに、描画開始点
のドツト数の補数をスタート・カウンタに、実行ベクタ
の全ドツト数から終了点ドツト数を引いた差の補数をエ
ンド・カウンタに設定し、破線、一点鎖線等のラインパ
ターンの描画開始点、描画終了点のみはこれらのカウン
タに設定されているドツト数を描画し、これらの点以外
は、シフトレジスタに設定されたラインパターンと倍率
レジスタに設定された倍率に応じて描画が行なわれる。
処！！装置より描画するラインパターンをシフトレジス
タに、倍率のビット情報を倍率レジスタに、描画開始点
のドツト数の補数をスタート・カウンタに、実行ベクタ
の全ドツト数から終了点ドツト数を引いた差の補数をエ
ンド・カウンタに設定し、破線、一点鎖線等のラインパ
ターンの描画開始点、描画終了点のみはこれらのカウン
タに設定されているドツト数を描画し、これらの点以外
は、シフトレジスタに設定されたラインパターンと倍率
レジスタに設定された倍率に応じて描画が行なわれる。
〈実施例〉
第１図に本発明を実施したグラフィックス表示装置の一
例を示す。
例を示す。
この図において、１は描画動作と座標演算を実行する描
画手段ＤＤＡ１２はＤＤＡｌより描画出力、座標出力を
受けてＸ座標を決定するＸアドレスレジスタ、３は同様
にＸ座標を決定するＹアドレスレジスタ、４はＤＤＡｌ
、Ｘアドレスレジスタ２．Ｙアドレスレジスタ３からの
描画信号により描画が実行されるリフレッシュメモリ、
５はグラフィックス表示を行なうＣＲ７表示画面である
。
画手段ＤＤＡ１２はＤＤＡｌより描画出力、座標出力を
受けてＸ座標を決定するＸアドレスレジスタ、３は同様
にＸ座標を決定するＹアドレスレジスタ、４はＤＤＡｌ
、Ｘアドレスレジスタ２．Ｙアドレスレジスタ３からの
描画信号により描画が実行されるリフレッシュメモリ、
５はグラフィックス表示を行なうＣＲ７表示画面である
。
６はラインパターン、倍率、描画開始点ドツト数に関連
する情報、描画終了点ドツト数に関連する情報が設定さ
れるラインパターン制御回路、７はアンドゲート、８は
オアゲートである。
する情報、描画終了点ドツト数に関連する情報が設定さ
れるラインパターン制御回路、７はアンドゲート、８は
オアゲートである。
このような構成において、ラインパターン制御回路６は
、外部の処理装置から“１” ｕＱ”のビット情報がラ
インパターン及び倍率ｎとして設定される。ラインパタ
ーン制御回路６内には、第２図に示すような、ラインパ
ターンに対応したビット情報Ｂを格納するようなシフト
レジスタが設けられていて、このシフトレジスタの一番
右端のビット情報が倍率ｎに関連するパルスによって順
次シフトされ、ステータス信号として０ＤＡ１に送られ
る。
、外部の処理装置から“１” ｕＱ”のビット情報がラ
インパターン及び倍率ｎとして設定される。ラインパタ
ーン制御回路６内には、第２図に示すような、ラインパ
ターンに対応したビット情報Ｂを格納するようなシフト
レジスタが設けられていて、このシフトレジスタの一番
右端のビット情報が倍率ｎに関連するパルスによって順
次シフトされ、ステータス信号として０ＤＡ１に送られ
る。
ＤＤＡｌは、通常、ラインパターンに対応するビット情
報“１″、“０”が与えられると、内部に格納されてい
るマイクロプログラム等が起動し、■描画すべき画素の
ベクタ座標の演算■実際に画素をベクタ描画するという
２つのアルゴリズムによるシーケンス動作を行なうもの
である。
報“１″、“０”が与えられると、内部に格納されてい
るマイクロプログラム等が起動し、■描画すべき画素の
ベクタ座標の演算■実際に画素をベクタ描画するという
２つのアルゴリズムによるシーケンス動作を行なうもの
である。
そして、このＤＤＡｌからの描画信号、座標信号に基づ
いてＸアドレスレジスタ２．Ｙアドレスレジスタ３はリ
フレッシュメモリ４上のＸＸ座標位置を決定し、リフレ
ッシュメモリ４上に描画を行ない、ＣＲＴ表示画面５上
にグラフィックス表示を行なう。
いてＸアドレスレジスタ２．Ｙアドレスレジスタ３はリ
フレッシュメモリ４上のＸＸ座標位置を決定し、リフレ
ッシュメモリ４上に描画を行ない、ＣＲＴ表示画面５上
にグラフィックス表示を行なう。
このラインパターン制御回路６の一構成例を第３図に示
す。
す。
６１は処理装置からラインパターンがビット情報Ｂとし
そ格納されるシフトレジスタ、６２は処理装置から倍率
ｎがビット情報すとして設定される倍率レジスタ、６３
は倍率レジスタ６２に設定される倍率ｎのビット情報す
の補数ｂ′が設定される倍率カウンタである。また、６
４は処理装置から描画開始点ドツト数の補数Ｓが設定さ
れるスタート・カウンタ、６５は処理装置から実行ベク
タの全ドツト数から終了点ドツト数を引いた差の補数ｅ
が設定されるエンド・カウンタ、６６はシフトレジスタ
６１の出力とスタート・カウンタ６４の出力とエンド・
カウンタ６５の出力とが入力されＤＤＡｌへステータス
信号を出力するゲート回路、７はクロックパルス信号Ｗ
とシフトレジスタ６１の出力が入力され書き込み指示信
号が出力されるアンドゲート、８はアンドゲート７の出
力とスタート・カウンタ６４の出力とエンド・カウンタ
６５の出力とが入力されリフレッシュメモリへ描画可能
信号を出力するオアゲートである。
そ格納されるシフトレジスタ、６２は処理装置から倍率
ｎがビット情報すとして設定される倍率レジスタ、６３
は倍率レジスタ６２に設定される倍率ｎのビット情報す
の補数ｂ′が設定される倍率カウンタである。また、６
４は処理装置から描画開始点ドツト数の補数Ｓが設定さ
れるスタート・カウンタ、６５は処理装置から実行ベク
タの全ドツト数から終了点ドツト数を引いた差の補数ｅ
が設定されるエンド・カウンタ、６６はシフトレジスタ
６１の出力とスタート・カウンタ６４の出力とエンド・
カウンタ６５の出力とが入力されＤＤＡｌへステータス
信号を出力するゲート回路、７はクロックパルス信号Ｗ
とシフトレジスタ６１の出力が入力され書き込み指示信
号が出力されるアンドゲート、８はアンドゲート７の出
力とスタート・カウンタ６４の出力とエンド・カウンタ
６５の出力とが入力されリフレッシュメモリへ描画可能
信号を出力するオアゲートである。
また、倍率カウンタ６３．スタート・カウンタ６４、エ
ンド・カウンタ６５には、別にクロックパルス信号ＷＥ
が供給されている。
ンド・カウンタ６５には、別にクロックパルス信号ＷＥ
が供給されている。
倍率カウンタ６３は、シフトレジスタ６１内のラインパ
ターンのビット情報Ｂをシフトするタイミング出力を行
なうものであり、はじめに倍率レジスタ６２から倍率ｎ
の補数ｂ′が設定され、次にＤＤＡｌから与えられるク
ロックパルス信号ＷＥを計数し、倍率カウンタ６３がオ
ーバーフローすると桁上がりＣＡＲＲＹ信号Ｃが信号上
レジスタ６１へ出力され、シフトレジスタ６１内のビッ
ト情報Ｂがシフトされると同時に、倍率カウンタ６２は
倍率ｎの補数ｂ′が設定されている初期状態にプリセッ
トされるものである。
ターンのビット情報Ｂをシフトするタイミング出力を行
なうものであり、はじめに倍率レジスタ６２から倍率ｎ
の補数ｂ′が設定され、次にＤＤＡｌから与えられるク
ロックパルス信号ＷＥを計数し、倍率カウンタ６３がオ
ーバーフローすると桁上がりＣＡＲＲＹ信号Ｃが信号上
レジスタ６１へ出力され、シフトレジスタ６１内のビッ
ト情報Ｂがシフトされると同時に、倍率カウンタ６２は
倍率ｎの補数ｂ′が設定されている初期状態にプリセッ
トされるものである。
スタート・カウンタ６４は処理装置から描画開始点の端
点ドツト数の補数Ｓが設定され、ＤＤＡｌの描画動作起
動時にその出力は“Ｌ”で、この出力“Ｌ”はフリップ
フロップ回路ＦＦ＋のＳ端子に与えられ、リセット状態
であるフリップフロップ回路ＦＦ＋のＱ出力“Ｌ”は、
インバータＩＮＶを介して“Ｈ”となり、この出力Ｓ２
はゲート回路６６及びオアゲート８に与えられる。この
とき、ゲート回路６６からは“Ｈ″のステータス信号が
出力され、ＤＤＡｌは、ベクタ描画開始点の描画動作が
実行される。また、スタート・カウンタ６４は、供給さ
れているクロックパルス信号ＷＥを計数し、カウンタ内
がオーバーフローし桁上がり信゛号が出力されると、そ
の出力は“Ｈ”となり、フリップフロップ回路ＦＦ＋は
セットされ、インバータＩＮＶを介してゲート回路６６
、オアゲート８に５２出力“Ｌ”が出力される。
点ドツト数の補数Ｓが設定され、ＤＤＡｌの描画動作起
動時にその出力は“Ｌ”で、この出力“Ｌ”はフリップ
フロップ回路ＦＦ＋のＳ端子に与えられ、リセット状態
であるフリップフロップ回路ＦＦ＋のＱ出力“Ｌ”は、
インバータＩＮＶを介して“Ｈ”となり、この出力Ｓ２
はゲート回路６６及びオアゲート８に与えられる。この
とき、ゲート回路６６からは“Ｈ″のステータス信号が
出力され、ＤＤＡｌは、ベクタ描画開始点の描画動作が
実行される。また、スタート・カウンタ６４は、供給さ
れているクロックパルス信号ＷＥを計数し、カウンタ内
がオーバーフローし桁上がり信゛号が出力されると、そ
の出力は“Ｈ”となり、フリップフロップ回路ＦＦ＋は
セットされ、インバータＩＮＶを介してゲート回路６６
、オアゲート８に５２出力“Ｌ”が出力される。
エンド・カウンタ６５は、描画するライン（ベクタ）の
全ドツト数から描画終了点の端点のドツト数を引いた差
の補数ｅが処理装置から設定されており、ＤＤＡｌの描
画動作起動時は、その出力は“Ｌ”でフリップフロップ
回路ＦＦ２のＳ端子に与えられ、リセット状態であるフ
リップフロップ回路ＦＦ２の出力は“Ｌ”でこの出力は
、ゲート口路６６及びオアゲート８に与えられる。また
、エンド・カウンタ６５は、供給されているクロックパ
ルス信＠ＷＥを計数し、ベクタ描画が終了点近くになる
とカウンタ内がオーバーフローし桁上がり信号が出力さ
れ、その出力は“Ｈ”となり、フリップフロップ回路Ｆ
Ｆ２はセットされ、このＱ出力“Ｈ”はゲート回路６６
、オアゲート８に出力される。このとき、ゲート回路６
６のステータス出力は“Ｈ”となり、ベクタ描画終了点
の描画動作が実行される。
全ドツト数から描画終了点の端点のドツト数を引いた差
の補数ｅが処理装置から設定されており、ＤＤＡｌの描
画動作起動時は、その出力は“Ｌ”でフリップフロップ
回路ＦＦ２のＳ端子に与えられ、リセット状態であるフ
リップフロップ回路ＦＦ２の出力は“Ｌ”でこの出力は
、ゲート口路６６及びオアゲート８に与えられる。また
、エンド・カウンタ６５は、供給されているクロックパ
ルス信＠ＷＥを計数し、ベクタ描画が終了点近くになる
とカウンタ内がオーバーフローし桁上がり信号が出力さ
れ、その出力は“Ｈ”となり、フリップフロップ回路Ｆ
Ｆ２はセットされ、このＱ出力“Ｈ”はゲート回路６６
、オアゲート８に出力される。このとき、ゲート回路６
６のステータス出力は“Ｈ”となり、ベクタ描画終了点
の描画動作が実行される。
このように構成された本発明のグラフィックス表示装置
は、以下のように動作する。
は、以下のように動作する。
はじめに、ラインパターン制御回路６は、処理装置から
倍率ｎのビット情報ｂ （０００００１１１）、ライン
パターンのビット情報８ （０１１１１０１１０１１１
１０１１）、描画開始点の端点ドツト数の補数Ｓ、描画
するライン（ベクタ）の全ドツト数から描１ｉｉ終了点
の端点のドツト数を引いた差の補数ｅが設定される。
倍率ｎのビット情報ｂ （０００００１１１）、ライン
パターンのビット情報８ （０１１１１０１１０１１１
１０１１）、描画開始点の端点ドツト数の補数Ｓ、描画
するライン（ベクタ）の全ドツト数から描１ｉｉ終了点
の端点のドツト数を引いた差の補数ｅが設定される。
次に、ＤＤＡＩの描画動作が起動すると、シフトレジス
タ６１にセットされているラインパターンのビット情報
Ｂの右端のピット“１″がゲート回路６６及びアンドゲ
ート７に出力され、アンドゲート７においては、書き込
み信号Ｗの値によりリフレッシュメモリ４上に描画が実
行されるタイミングが取られている。ここで、シフトレ
ジスタ６１に設定されているビット情報Ｂの右端のピッ
ド１”は、パルスＷＥを計数している倍率カウンタ６３
がオーバーフローして桁上がりＣＡＲＲＹ信号Ｃが出力
されるとシフトされ、次にその隣のビット“１″がゲー
ト回路６６、オアゲート８へ送られる。そして、シフト
レジスタ６１は、同様の動作の後、ビット情報がローテ
ーションし、“Ｏ”がゲート回路６６、アンドゲート７
へ与えられる。
タ６１にセットされているラインパターンのビット情報
Ｂの右端のピット“１″がゲート回路６６及びアンドゲ
ート７に出力され、アンドゲート７においては、書き込
み信号Ｗの値によりリフレッシュメモリ４上に描画が実
行されるタイミングが取られている。ここで、シフトレ
ジスタ６１に設定されているビット情報Ｂの右端のピッ
ド１”は、パルスＷＥを計数している倍率カウンタ６３
がオーバーフローして桁上がりＣＡＲＲＹ信号Ｃが出力
されるとシフトされ、次にその隣のビット“１″がゲー
ト回路６６、オアゲート８へ送られる。そして、シフト
レジスタ６１は、同様の動作の後、ビット情報がローテ
ーションし、“Ｏ”がゲート回路６６、アンドゲート７
へ与えられる。
このとき、ゲート回路６６を介したＤＤＡｌに送られる
ステータス信号が０”の場合は、■描画すべき画素のベ
クタ座標の演算■実際に画素をベクタ描画する動作の内
、■実際に画素をベクタ描画する動作を省略するように
アルゴリズムを設定してＤＤＡｌ内にマイクロプログラ
ムを格納しておけば、ステータス信号“Ｏ″が与えられ
たＤＤＡｌは描画動作を行なわずにすみ、それだけ描画
速度は速くなる。
ステータス信号が０”の場合は、■描画すべき画素のベ
クタ座標の演算■実際に画素をベクタ描画する動作の内
、■実際に画素をベクタ描画する動作を省略するように
アルゴリズムを設定してＤＤＡｌ内にマイクロプログラ
ムを格納しておけば、ステータス信号“Ｏ″が与えられ
たＤＤＡｌは描画動作を行なわずにすみ、それだけ描画
速度は速くなる。
一方、描画動作起動時は描画開始点の端点ドツト数の補
数Ｓが設定されパルスＷＥが供給されているスタート・
カウンタ６４がオーバーフローするまで、スタート・カ
ウンタ６４の出力“Ｌ″、リセット状態であるフリップ
フロップ回路ＦＦ＋Ｑ出力“Ｌ”、インバータｒＮＶの
出力は“Ｈ”であり、ゲート回路６６はシフトレジスタ
６１の出力に関係な（ステータス信号゛″Ｈ”を出力し
、このステータス信号が与えられるＤＤＡｌはベクタ描
画開始において端点の描画動作を実行する。
数Ｓが設定されパルスＷＥが供給されているスタート・
カウンタ６４がオーバーフローするまで、スタート・カ
ウンタ６４の出力“Ｌ″、リセット状態であるフリップ
フロップ回路ＦＦ＋Ｑ出力“Ｌ”、インバータｒＮＶの
出力は“Ｈ”であり、ゲート回路６６はシフトレジスタ
６１の出力に関係な（ステータス信号゛″Ｈ”を出力し
、このステータス信号が与えられるＤＤＡｌはベクタ描
画開始において端点の描画動作を実行する。
そして、スタート・カウンタ６４にいくつかのパルスＷ
Ｅが与えられると、スタート・カウンタ６４はオーバー
フローし、信号ｓ２は“Ｌ”となる。
Ｅが与えられると、スタート・カウンタ６４はオーバー
フローし、信号ｓ２は“Ｌ”となる。
また、エンド・カウンタ６５の出力は、ベクタ描画終了
点近くまで“Ｌ”である。
点近くまで“Ｌ”である。
このように、描画開始点から数ドツトはステータス信号
は“Ｈ”であり、この期間は、シフトレジスタ６１から
の出力に関係なく、スタート・カウンタ６４の出力によ
って描画開始の端点を描画することができる。
は“Ｈ”であり、この期間は、シフトレジスタ６１から
の出力に関係なく、スタート・カウンタ６４の出力によ
って描画開始の端点を描画することができる。
次に、スタート・カウンタ６４の出力ｓ２が“ｌ Ｌ
ＩＩ、エンド・カウンタ６５の出力が“Ｌ”の期間は、
シフトレジスタ６１の出力がそのままゲート回路６６に
与えられてステータス信号となり、シフトレジスタ６１
の出力“１”、′０”に応じて、ラインパターンの描画
が実行される。
ＩＩ、エンド・カウンタ６５の出力が“Ｌ”の期間は、
シフトレジスタ６１の出力がそのままゲート回路６６に
与えられてステータス信号となり、シフトレジスタ６１
の出力“１”、′０”に応じて、ラインパターンの描画
が実行される。
ベクタ描画終了点近くになると、パルスＷＥを計数し描
画するベクタの全ドツト数から描画終了点の端点ドツト
数を引いた差の補数ｅが設定されているエンド・カウン
タ６５がオーバーフローし、その出力が反転し、“′Ｈ
”となる。このとき、スタート・カウンタ６４の出力Ｓ
２は“ｌ ｌ ＩＩ、シフトレジスタ６１の出力は格納
されているビット情報に対応しており、エンド・カウン
タ６５の出力″゛Ｈ″によって、ゲート回路６６のステ
ータス信号は“ＨＩＴとなり、今度はＤＤＡｌは描画終
了点における端点の数ドツトの描画動作を実行する。
画するベクタの全ドツト数から描画終了点の端点ドツト
数を引いた差の補数ｅが設定されているエンド・カウン
タ６５がオーバーフローし、その出力が反転し、“′Ｈ
”となる。このとき、スタート・カウンタ６４の出力Ｓ
２は“ｌ ｌ ＩＩ、シフトレジスタ６１の出力は格納
されているビット情報に対応しており、エンド・カウン
タ６５の出力″゛Ｈ″によって、ゲート回路６６のステ
ータス信号は“ＨＩＴとなり、今度はＤＤＡｌは描画終
了点における端点の数ドツトの描画動作を実行する。
このように、本発明のグラフィックス表示装置は、ライ
ンパターンが設定されるシフトレジスタ。
ンパターンが設定されるシフトレジスタ。
倍率が設定される倍率レジスタ、倍率カウンタ。
描画開始点のドツト情報に関連する値が設定されるスタ
ート・カウンタ、描画終了点のドツト情報に関連するド
ツト情報が設定されるエンド・カウンタの出力によって
ラインパターンのベクタ描画を行なう際の描１ｉｉｒＩ
Ｒ始の端点及び描画終了の端点を描画することができる
。
ート・カウンタ、描画終了点のドツト情報に関連するド
ツト情報が設定されるエンド・カウンタの出力によって
ラインパターンのベクタ描画を行なう際の描１ｉｉｒＩ
Ｒ始の端点及び描画終了の端点を描画することができる
。
〈発明の効果〉
以上述べたように、本発明のグラフィックス表示装置に
よれば′、破線、一点鎖線等のラインパターンを表示す
る際に、その描画開始点、描画終了点の端点を必ず描画
することができるので、ラインパターンが折れ線になる
ような際も、その端点を明確に把握することができ、そ
の倍率を大きくした場合にも、その端点か明らかになる
という効果を賽する。
よれば′、破線、一点鎖線等のラインパターンを表示す
る際に、その描画開始点、描画終了点の端点を必ず描画
することができるので、ラインパターンが折れ線になる
ような際も、その端点を明確に把握することができ、そ
の倍率を大きくした場合にも、その端点か明らかになる
という効果を賽する。
【図面の簡単な説明】
第１図は、本発明の実施例によるグラフィックス表示装
置のブロック図、 第２図は、本発明の実施例によるグラフィックス表示装
置のパターン回路に格納されるピット情報図、 第３図は、本発明の実施例によるグラフィックス表示装
置のラインパターン制御回路の構成図、第４図は、従来
のグラフィックス表示装瞳によって表示した折れ線の図
である。 １・・・描画手段ＤＤＡ、２・・・Ｘアドレスレジスタ
、３・・・Ｙアドレスレジスタ、 ４・・・リフレッシュメモリ、５・・・ＣＲＴ表示画面
、６・・・パターン制御回路、６１・・・シフトレジス
タ、６２・・・倍率レジスタ、 ６３・・・倍率カウ
ンタ、６４・・・スタート・カウンタ、 ６５・・・エンド・カウンタ、６６・・・ゲート回路、
７・・・アンドゲート、 ８・・・オアゲート。 、Ａ Ａ′
置のブロック図、 第２図は、本発明の実施例によるグラフィックス表示装
置のパターン回路に格納されるピット情報図、 第３図は、本発明の実施例によるグラフィックス表示装
置のラインパターン制御回路の構成図、第４図は、従来
のグラフィックス表示装瞳によって表示した折れ線の図
である。 １・・・描画手段ＤＤＡ、２・・・Ｘアドレスレジスタ
、３・・・Ｙアドレスレジスタ、 ４・・・リフレッシュメモリ、５・・・ＣＲＴ表示画面
、６・・・パターン制御回路、６１・・・シフトレジス
タ、６２・・・倍率レジスタ、 ６３・・・倍率カウ
ンタ、６４・・・スタート・カウンタ、 ６５・・・エンド・カウンタ、６６・・・ゲート回路、
７・・・アンドゲート、 ８・・・オアゲート。 、Ａ Ａ′
Claims (1)
- （１）指定されたパターンに応じて描画動作と座標演算
を実行する描画手段と、この描画手段から座標情報が与
えられるＸアドレスレジスタ、Ｙアドレスレジスタと、
前記描画手段と前記Ｘアドレスレジスタ、Ｙアドレスレ
ジスタからの描画情報に基づいて描画が行なわれるリフ
レッシュメモリと、このリフレッシュメモリに描画され
たグラフィックスを表示するＣＲＴ表示画面よりなるグ
ラフィックス表示装置において、処理装置からパターン
値、倍率値、描画開始点ドット数に関連する情報、描画
終了点ドット数に関連する情報が設定されるラインパタ
ーン制御回路を有するグラフィックス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037224A JPS61196292A (ja) | 1985-02-26 | 1985-02-26 | グラフイツクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037224A JPS61196292A (ja) | 1985-02-26 | 1985-02-26 | グラフイツクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196292A true JPS61196292A (ja) | 1986-08-30 |
Family
ID=12491621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037224A Pending JPS61196292A (ja) | 1985-02-26 | 1985-02-26 | グラフイツクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311382A (ja) * | 1988-06-10 | 1989-12-15 | Yokogawa Electric Corp | 図形処理装置 |
-
1985
- 1985-02-26 JP JP60037224A patent/JPS61196292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311382A (ja) * | 1988-06-10 | 1989-12-15 | Yokogawa Electric Corp | 図形処理装置 |
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