JP3152157B2 - 画像データ回転機能を有するファクシミリ装置およびファクシミリ装置の画像データ回転方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データ回転機
能を有するファクシミリ装置およびファクシミリ装置の
画像データ回転方法に関する。

【０００２】

【従来の技術】従来、ファクシミリ装置において原稿の
画像データの送信方向を変える、いわゆる画像データの
回転は、一般的に、機械的な原稿の位置関係を変え、送
信方向を変えることにより処理している。この画像デー
タの電気的な回転方法として、レーザープリンタのよう
なページプリンタでは、フレームメモリに１ページ分の
データを蓄積しておき、プリントする際にフレームメモ
リのデータをプリンタへ転送する。画像データを回転す
る場合は、フレームメモリからデータを読み出し、回転
バッファメモリに回転後のデータを転送し、回転バッフ
ァメモリからプリンタにデータを転送している。

【０００３】上記の画像データの回転機能を有する回路
は、例えば、図９に示すような回路ブロックで構成され
る。図９において、ページメモリに記憶された画像デー
タは、回転のためのバッファメモリで縦横が回転され
る。セレクタは、元の画像データと回転処理後の画像デ
ータの何れかを出力するための選択器である。

【０００４】特開昭６４−７７５４６号公報の「ページ
プリンタ」では、メモリ上に作成されたイメージデータ
を９０°回転させるデータ回転手段と、このデータ回転
手段によって回転されたイメージデータをバッファリン
グする回転データバッファメモリとを有している。

【０００５】

【発明が解決しようとする課題】しかしながら、上記各
従来例に基づけば、ファクシミリ装置において画像デー
タを回転する場合、回転用のバッファメモリが必要であ
り回転の為に余分にメモリが必要になるという問題点を
伴う。その理由は、画像を回転する為には、処理時間が
かかり、プリンタの印刷速度に間に合わせる為にバッフ
ァメモリを設けているからである。

【０００６】本発明は、回転のための回路または処理の
構成を簡素化した、画像データ回転機能を有するファク
シミリ装置およびファクシミリ装置の画像データ回転方
法を提供することを目的とする。

【０００７】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、フレーム画像データを記憶する所定ビ
ット数のｎ個（ｎは２以上の自然数）のメモリで構成さ
れたフレームメモリと、該フレームメモリのアドレスを
管理するアドレス管理部と、前記画像データのライン毎
の画像データを、前記ｎ個のメモリを切り替え、何れか
１つのメモリへ記憶させるメモリ切替部と、前記ｎ個の
メモリから同じアドレスのデータを同時に読み出し、当
該各データの中から１ビットを選択してｎビットデータ
を作成し、当該ｎビットデータを出力することにより、
前記画像データの配列を９０度回転又は２７０度回転さ
せるビット切り替え部とを有することを特徴とする。

【０００８】さらに、上記の画像データ回転機能を有す
るファクシミリ装置は、ｎビットのシリアル／パラレル
変換器を有し、このシリアル／パラレル変換器を用いて
シリアルで入力される画像データをｎビットのパラレル
画像データとしてフレームメモリに蓄積することによ
り、画像データの配列を９０度回転または、２７０度回
転を行った画像を出力するとよい。

【０００９】さらに本発明の、ファクシミリ装置の画像
データ回転方法は、所定ビット数のｎ個（ｎは２以上の
自然数）のメモリで構成されたフレームメモリのアドレ
スを管理するアドレス管理工程と、ｎ個のメモリを切り
替え、何れか１つのメモリへフレーム画像データのライ
ン毎の画像データを記憶させるフレーム画像データの記
憶工程と、フレームメモリからライン毎のビットを切り
替え画像データを読み出す画像データ読出工程とを有
し、画像データの転送速度と実質的に同一のスピードで
ビットを切替えることにより、画像データの縦／横、横
／縦を回転させた転送を可能としたことを特徴としてい
る。

【００１０】さらに、上記のファクシミリ装置の画像デ
ータ回転方法は、画像データのｎビットのシリアル／パ
ラレル変換工程を有し、このシリアル／パラレル変換工
程を用いてシリアルで入力される画像データをｎビット
の画像データとしてフレームメモリに蓄積し、画像デー
タの縦／横、横／縦の回転を行うとよい。

【００１１】

【発明の実施の形態】次に添付図面を参照して本発明に
よる画像データ回転機能を有するファクシミリ装置およ
びファクシミリ装置の画像データ回転方法の実施の形態
を詳細に説明する。図１〜図８を参照すると本発明の画
像データ回転機能を有するファクシミリ装置およびファ
クシミリ装置の画像データ回転方法の一実施形態が示さ
れている。

【００１２】図１は、本実施形態のファクシミリ装置に
適用される画像データ回転処理部の回路構成例を示す回
路ブロック図である。本発明の実施形態では、画像デー
タの回転を、画像の縦／横変換を行うことにより処理し
ている。本実施形態のファクシミリ装置は、図１に示し
た構成の画像データ回転処理部を有して構成される。画
像データ回転処理部は、ｎビットパラレルデータ変換部
１、メモリ切替部２、アドレス管理部３、ｎ個の記憶手
段であるフレームメモリ４、ｎ個のビット切替部８、Ｐ
／Ｓデータ変換部９を有して構成される。

【００１３】図１において、印字する画像データをフレ
ームメモリ４に書き込む際、ライン毎にメモリ切替部２
にて指定されたフレームメモリ４の何れかにデータを書
き込む。また、書き込まれたフレームメモリ４の画像デ
ータを不図示のプリンタへ転送する時に、ｎ個のフレー
ムメモリ４から同時にデータを読み出し、読み出したデ
ータのビットを切替えて、プリンタへ画像データを出力
する。より具体的には、フレームメモリ４にデータを書
き込む際にはライン毎にフレームメモリ４を切替えるメ
モリ切替部２を有し、読み出しを行う際にはビット位置
毎に出力を切替えるビット切替部８を有する。

【００１４】図２〜図４を参照すると、Ｉ／Ｆの詳細な
構成例が示されており、図２がメモリへ書き込むＩ／
Ｆ、図３がメモリから回転後のデータを読み出すＩ／
Ｆ、図４がメモリとのＩ／Ｆである。この場合、ｎ＝４
として説明する。

【００１５】メモリへ書き込むＩ／Ｆとして、図２を参
照して説明する。入力画像データを入力する部分として
４ｂｉｔのシリアル／パラレル変換器であるＳ／Ｐ変換
器１０、データ転送クロックをカウントする４進カウン
タ１１、４進カウンタの出力をカウントする１ラインカ
ウンタ１３、メモリへ書き込むアドレスを指定するメモ
リアドレス生成部１５、メモリへ書き込むタイミングを
生成するメモリ書込タイミング生成部１２、データをど
のメモリへ書き込むか決定するメモリ選択部１４、メモ
リ選択部１４で決定した信号により制御信号をゲートす
るゲート回路１６とで構成される。

【００１６】メモリから読み出すＩ／Ｆとして、図３を
参照して説明する。データ転送クロックをカウントする
４進カウンタ１１、１ライン長をカウントする１ライン
カウンタ１７、読み出すメモリアドレスを生成するメモ
リアドレス生成部２０、メモリから読み出す制御信号を
生成するメモリ読出タイミング生成部２１、出力するデ
ータを選択する４→１セレクタ１９、出力データをシリ
アルデータに変換する４ｂｉｔのＰ／Ｓ変換器１８から
構成される。

【００１７】メモリとのＩ／Ｆについて図４を参照して
説明する。メモリに出力するアドレスを選択するアドレ
スセレクタ２２、データの入出力を切替える入出力バッ
ファ２３、読み出し時と書込み時のＣＡＳ制御信号を合
成して出力するＡＮＤゲート２４、読み出し時と書込み
時のＲＡＳ制御信号を合成して出力するＡＮＤゲート２
５、メモリとして、ＤＲＡＭ１（２６）、ＤＲＡＭ２
（２７）、ＤＲＡＭ３（２８）、ＤＲＡＭ４（２９）の
４個のＤＲＡＭとから構成される。

【００１８】次に本実施形態の動作例について図２〜図
４を参照して詳細に説明する。図２は、書き込み時の回
路構成である。フレームメモリに蓄積されるデータは、
４ｂｉｔのＳ／Ｐ変換器１０へシリアルデータとして入
力される。入力されるシリアルデータと４進カウンタ１
１へ入力される転送クロックは同期しており、転送クロ
ックの立ち上がりで、データが変化しながら４ｂｉｔの
Ｓ／Ｐ変換器１０へデータは入力される。４ｂｉｔのＳ
／Ｐ変換器１０では、転送クロックの立ち下りでデータ
をラッチしていき、４ｂｉｔ入力される毎に４ｂｉｔの
パラレルデータとしてＤＲＡＭへ転送される。

【００１９】４進カウンタ１１が４カウントする度にメ
モリ書込タイミング生成部１２でＤＲＡＭに対し、ロー
アドレスストローブ信号（ＲＡＳ）／カラムアドレスス
トローブ信号（ＣＡＳ）／ライトイネーブル信号（Ｗ
Ｅ）の制御信号を出力する。１ラインカウンタ１３で４
進カウンタ１１が４カウントする度にカウントアップを
行い、カウンタ値が１ライン分のビット数／４と一致し
た時に、１ライン分のデータをＤＲＡＭに対し書き込ま
れたことを示す。１ライン分のデータが出力し終えると
メモリ選択部１４でデータを書込むメモリを切替える。

【００２０】メモリ選択部１４で出力される制御信号
は、ＯＲゲート１６でゲートされてＣＡＳ１、ＣＡＳ
２、ＣＡＳ３、ＣＡＳ４として４個のＤＲＡＭに各々出
力される。ＤＲＡＭへの書き込みは、ＣＡＳ信号をゲー
トして切替えることにより１ライン単位で、メモリを切
替えながらデータを書き込んでいく。メモリアドレス生
成部１５では、４進カウンタ１１が４カウントする度に
アドレスを切替える。また、１ラインカウンタ１３が１
ライン分のデータをＤＲＡＭに書き込むことによりアド
レスを切替える。

【００２１】図３は、読み出し時の回路構成である。メ
モリに蓄積されたデータは、ＢＤ同期信号によりライン
ごとに同期され出力される。メモリアドレス生成部２０
では、読み出すアドレスを決定し、ＲＡＤＤ信号として
ＤＲＡＭへ出力される。転送クロックにより４進カウン
タ１１がカウントアップし、４カウントする毎に、メモ
リ読出タイミング生成部２１に対し、制御信号を出力す
る。メモリ読出タイミング２１では、ＲＲＡＳ、ＲＣＡ
Ｓ、ＯＥの各信号を出力し、ＤＲＡＭからデータを読み
出す。

【００２２】ＤＲＡＭから読み出されたデータ、ＲＤＡ
ＴＡ１、ＲＤＡＴＡ２、ＲＤＡＴＡ３、ＲＤＡＴＡ４
は、それぞれ４→１セレクタ１９へ入力される。４→１
セレクタ１９では、ＤＲＡＭから読み出された４ｂｉｔ
のデータのうち、どのビットを出力するかを選択する。
選択する信号は、１ラインカウンタ１７よりラインが切
替わったことを通知される信号に基づき処理される。４
→１セレクタ１９で選択された信号は、４ｂｉｔのＰ／
Ｓ変換器１８でパラレルデータ／シリアルデータに変換
され、シリアルデータとしてプリンタへ出力される。

【００２３】ＤＲＡＭへの制御信号について図４を参照
して説明する。ＤＲＡＭへの書込／読出（Ｗ／Ｒ）の制
御信号により、アドレスセレクタ２２と入出力バッファ
２３が切り替えられる。アドレスセレクタ２２では、出
力するアドレスを書込モードのときはＷＡＤＤを、また
読み出しモードの時はＲＡＤＤを、何れかが選択され出
力される。入出力バッファ２３では、書き込みモードの
ときは、ＷＤＡＴＡが出力され、読み出しモードの時
は、ＤＲＡＭ１（２６）からのデータはＲＤＡＴＡ１、
またＤＲＡＭ２（２７）からのデータはＲＤＡＴＡ２、
ＤＲＡＭ３（２８）からのデータはＲＤＡＴＡ３、ＤＲ
ＡＭ４（２９）からのデータはＲＤＡＴＡ４、として出
力される。ＡＮＤゲート回路２４と２５とは、ＤＲＡＭ
へ対するＲＡＳ信号、ＣＡＳ信号を、読み出しモード、
書き込みモードそれぞれの制御信号を合成するためにＡ
ＮＤゲートを用いている。

【００２４】次に本発明の実施の形態について図面を参
照して詳細に説明する。図１を参照しながら説明する。
印字しようとするデータは、ｎビットパラレルデータ変
換部１へ入力される。入力されるデータがパラレルデー
タの場合は、ｎビットのパラレルデータに、入力される
データがシリアルデータの場合は、ｎビットパラレルデ
ータにそれぞれパラレル／パラレル変換もしくは、シリ
アル／パラレル変換される。ｎビットパラレルデータに
変換したデータは、メモリ切替部２により書き込むメモ
リを切替える。

【００２５】入力画像の１ライン目のデータは記憶手段
４のフレームメモリ１へ、２ライン目のデータは記憶手
段５のフレームメモリ２へ、それぞれ書き込まれる。同
様に書き込みを行うと、フレームメモリ１にはｎ＋１ラ
イン目のデータ、フレームメモリ２にはｎ＋２ライン目
のデータ、フレームメモリｎにはｎライン目のデータ
が、それぞれ書き込まれる。具体的には、図５のような
データが入力されると、ｎｂｉｔにパラレル変換された
データは、ラインごとにフレームメモリを切替えながら
記憶される。それぞれのフレームメモリ１〜ｎには、図
６に示す様に１ページ分の画像データが記憶される。

【００２６】フレームメモリ１〜ｎに蓄積された画像デ
ータをプリンタへ出力する際、ｎ個のフレームメモリ１
〜ｎから同じアドレスのデータを同時に読み出す。読み
出されたｎ個のメモリ１〜ｎのデータは、ビット切替部
８によりｎビットから１ビットが順次選択され、さらに
Ｐ／Ｓデータ変換部９にてシリアルデータに変換され、
不図示のプリンタへ出力される。

【００２７】具体的には、図５を参照すると、ｎ個のフ
レームメモリのｎｂｉｔ目のデータ（１ライン目からｎ
ライン目まで）を順次出力し、次に、ｎ＋１ライン目か
ら２ｎラインまでのｎｂｉｔ目のデータを出力する。ｎ
ｂｉｔ目のデータを出力し終えると、出力データは、２
ライン目を出力する。２ライン目のデータは、ｎ−１ビ
ット目のデータを出力する。同様にデータを出力するこ
とにより、９０°回転した画像が得られる。

【００２８】図７は、本実施形態のデータ書込の動作手
順を示したフローチャートである。図７において、画像
データをメモリへ書き込む際、ステップＳ１１でメモリ
アドレスを０に設定する。入力された画像データをｎビ
ット単位でメモリに書き込む（Ｓ１２）。メモリに書き
込むごとにメモリアドレスを１インクリメントする（Ｓ
１３）。メモリに１ライン分の画像データを書き込み終
わると（Ｓ１４／Ｙｅｓ）、メモリの切替えを行う（Ｓ
１５）。ステップＳ１５における切替は、メモリ１に書
き込んでいたらメモリ２へ、メモリ２に書き込んでいた
らメモリ３へ、メモリ３へ書き込んでいたらメモリ４
へ、メモリｎ−１に書き込んでいたらメモリｎへ、メモ
リｎに書き込んでいたらメモリ１へ、それぞれメモリを
切替える。

【００２９】メモリｎ→メモリ１への切替時以外は（Ｓ
１６／ＮＯ）、現メモリアドレスから１ラインのワード
数を減算した値を次のメモリの初期アドレスとする（Ｓ
１７）。この場合だと、１ライン目からｎライン目まで
のメモリアドレスの初期値は、０であり、ｎ＋１ライン
目のメモリアドレスの初期値は、１ラインのワード数を
ｍワードとすると、ｍとなる。２ｎ＋１ライン目から３
ｎ−１ライン目までのメモリアドレスの初期値は、２ｍ
となる。同様にしてメモリにデータを１ページ分書き込
まれる。メモリｎ個のメモリ容量の総和は、１ページ分
の画像データ量より大きいメモリを使用すれば、１ペー
ジ分のデータを全て、メモリに記憶することができる。

【００３０】図８は、本実施形態のデータ読出の動作手
順を示したフローチャートである。図８において、ステ
ップＳ２１においてメモリアドレスの初期値として、メ
モリアドレスをｍ−１、出力ビットｋをｎに設定する。
ｎ個のメモリから同時にデータの読出を行い（Ｓ２
２）、メモリ１のビットｋ、メモリ２のビットｋ、メモ
リ３のビットｋ、…、メモリｎのビットｋの順で、画像
データをプリンタへ出力する（Ｓ２３）。次のアドレス
はｍを加算した値となり（Ｓ２４）、２ｍ−１のデータ
を読み出し（Ｓ２３）、プリンタへ出力する（Ｓ２
４）。

【００３１】９０°回転時の１ライン分のデータ出力が
完了すると（Ｓ２５／Ｙｅｓ）、メモリアドレスを今処
理したラインの初期値を再び読み出す（Ｓ２６）。プリ
ンタへ出力するデータとしてビット切替を行い（Ｓ２
７）、ビットｋ＝ｎ−１のデータをプリンタへ順次出力
する。

【００３２】ｎライン繰り返すと（Ｓ２８／ＮＯ〜Ｓ２
２）、ｋ＝−１となるので、ｋ＝−１となったら（Ｓ２
８／Ｙｅｓ）、ｋ＝ｎを設定し（Ｓ２９）、メモリアド
レスを今処理したラインの初期値−１の値をロードし
（Ｓ２９）、同様にメモリからデータを読み出し（Ｓ３
０／ＮＯ〜Ｓ２２）、プリンタへ出力する（Ｓ２３）。
これをメモリアドレスが０になるまで繰り返す（Ｓ３０
／Ｙｅｓ）。

【００３３】上記の実施形態では、ファクシミリ装置に
おいて、縦／横、横／縦の画像回転を行う際に回転用の
バッファメモリを持たず、プリントの為のフレームメモ
リのデータから直接回転後の画像データを得ることが出
来る。このため、回転画像データ転送時間の高速化、バ
ッファメモリ削減によるコストの低減、回路構成の簡易
化を計ることが可能となる。

【００３４】尚、上述の実施形態は本発明の好適な実施
の一例ではあるがこれに限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。例えば、上述の実施形態では、画像データを回転
するためのアドレス制御方法を記載したが、このアドレ
ス制御方法や、デバイスの切替、出力ビットの切替によ
って、右９０°回転、左９０°回転、回転しない、など
の切替えも行える。

【００３５】

【発明の効果】以上の説明より明かなように、本発明の
画像データ回転機能を有するファクシミリ装置およびフ
ァクシミリ装置の画像データ回転方法は、画像データを
メモリに書き込む際、書き込むデータをメモリ切替部に
より、フレームメモリをライン単位で切替えて、フレー
ムメモリに書き込みを行う。読み出しを行う際は、ｎ個
のフレームメモリの同一アドレスを同時に読み出しを行
い、それぞれのフレームメモリのデータについて、ビッ
ト切替部で切替えた信号を出力する。この信号をシリア
ルデータにして出力することにより９０°回転した画像
をプリントすることができる。

【００３６】上記の構成に基づけば、画像データを回転
するときに、出力するためのフレームメモリとしてｎｂ
ｉｔのメモリをｎ個使用することにより高速にメモリア
クセスができる。メモリのアクセス回数は１／ｎ回で済
むため画像データの高速化が図れる。この結果、フレー
ムメモリの画像データを直接プリンタへ出力することが
可能となり、回転のためのバッファメモリが削除でき、
原価低減を図れる。さらに、画像データ回転のためのバ
ッファメモリを削除できるため、基板の実装面積の有効
活用と、回路構成の簡略化が可能となる。

【図面の簡単な説明】

【図１】本発明の画像データ回転機能を有するファクシ
ミリ装置の実施形態に適用される画像データ回転処理部
の回路構成例を示すブロック図である。

【図２】図１のフレームメモリへ画像データを書き込む
書込制御Ｉ／Ｏ部の詳細な構成例を示す回路図である。

【図３】図１のフレームメモリから画像データを読み出
す読出制御Ｉ／Ｏ部の詳細な構成例を示す回路図であ
る。

【図４】図１のフレームメモリの画像データの入出力に
係るＩ／Ｏ部の詳細な構成例を示す回路図である。

【図５】フレームメモリに記憶された画像データにおけ
る入出力動作を説明するための概念図である。

【図６】フレームメモリに記憶された１ページ分の画像
データの概念図である。

【図７】データ書込の動作手順を示したフローチャート
である。

【図８】データ読出の動作手順を示したフローチャート
である。

【図９】従来のメモリ構成例を示すブロック図である。

【符号の説明】

１ ｎビットパラレルデータ変換部 ２ メモリ切替部 ３ アドレス管理部 ４ フレームメモリ ８ ビット切替部 ９ Ｐ／Ｓデータ変換部 １０ Ｓ／Ｐ変換器 １１ ４進カウンタ １２ メモリ書込タイミング生成部 １３、１７ １ラインカウンタ １４ メモリ選択部 １５ メモリアドレス生成部 １６ ゲート回路 １８ Ｐ／Ｓ変換部 １９ ４→１セレクタ ２０ メモリアドレス生成部 ２１ メモリ読出タイミング生成部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 フレーム画像データを記憶する所定ビッ
   ト数のｎ個（ｎは２以上の自然数）のメモリで構成され
   たフレームメモリと、該フレームメモリのアドレスを管
   理するアドレス管理部と、前記画像データのライン毎の
   画像データを、前記ｎ個のメモリを切り替え、何れか１
   つのメモリへ記憶させるメモリ切替部と、前記ｎ個のメ
   モリから同じアドレスのデータを同時に読み出し、当該
   各データの中から１ビットを選択してｎビットデータを
   作成し、当該ｎビットデータを出力することにより、前
   記画像データの配列を９０度回転又は２７０度回転させ
   るビット切り替え部とを有することを特徴とする画像デ
   ータ回転機能を有するファクシミリ装置。
2. 【請求項２】 フレーム画像データを記憶する所定ビッ
   ト数のｎ個（ｎは２以上の自然数）のメモリで構成され
   たフレームメモリのアドレスを管理するステップと、、
   前記画像データのライン毎の画像データを、前記ｎ個の
   メモリを切り替え、何れか１つのメモリへ記憶させるス
   テップと、前記ｎ個のメモリから同じアドレスのデータ
   を同時に読み出し、当該各データの中から１ビットを選
   択してｎビットデータを作成し、当該ｎビットデータを
   出力することにより、前記画像データの配列を９０度回
   転又は２７０度回転して出力するステップとを有するこ
   とを特徴とするファクシミリ装置の画像データ回転方
   法。