JPH0358382A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
- Publication number
- JPH0358382A JPH0358382A JP1194944A JP19494489A JPH0358382A JP H0358382 A JPH0358382 A JP H0358382A JP 1194944 A JP1194944 A JP 1194944A JP 19494489 A JP19494489 A JP 19494489A JP H0358382 A JPH0358382 A JP H0358382A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- registers
- transfer
- row address
- Prior art date
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- Granted
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスポートとシリアルアクセスポ
ートをもつマルチポートメモリに関し、特にプリンタ等
に簡単に出力することができるマルチポートメモリに関
する。
ートをもつマルチポートメモリに関し、特にプリンタ等
に簡単に出力することができるマルチポートメモリに関
する。
従来、この種のマルチポートメモリは、例えば第３図の
ような画面上において、水平方向に１画素ごとに連続し
たアドレスが付けられており、シリアルボートから出力
されるデータは、その連続した水平方向のデータとなっ
ている。しかし、プリンタ等にグラフィックスデータを
出力する場合、通常１ラインごとに描くのではなく、複
数ライン同時に、すなわち垂直方向に複数ドットを同時
に描きながら水平方向に描いていくため、データもそれ
に合わせて垂直方向の複数ドットの組にしてプリンタ等
に送出す必要がある。そのためにランダムポートから複
数行のデータを取出し、プリンタに合ったデータの形に
逐次変換する必要があった。第３図においては、初めに
Ｏ，ｎ，２ｎ，・・・のｍビットのデータの組を出力し
、そ゜の次に、１，ｎ＋１．２ｎ＋１，・・・のｍビッ
トの組を出力していくといった具合になっていた。
ような画面上において、水平方向に１画素ごとに連続し
たアドレスが付けられており、シリアルボートから出力
されるデータは、その連続した水平方向のデータとなっ
ている。しかし、プリンタ等にグラフィックスデータを
出力する場合、通常１ラインごとに描くのではなく、複
数ライン同時に、すなわち垂直方向に複数ドットを同時
に描きながら水平方向に描いていくため、データもそれ
に合わせて垂直方向の複数ドットの組にしてプリンタ等
に送出す必要がある。そのためにランダムポートから複
数行のデータを取出し、プリンタに合ったデータの形に
逐次変換する必要があった。第３図においては、初めに
Ｏ，ｎ，２ｎ，・・・のｍビットのデータの組を出力し
、そ゜の次に、１，ｎ＋１．２ｎ＋１，・・・のｍビッ
トの組を出力していくといった具合になっていた。
〔発明が解２決しようとする課題〕
上述した従来のマルチポートメモリは、ＣＲＴに対する
データの出力を前提にしているため、プリンタ等に出力
するためには、データの変換をデバイス外部において逐
次行わなければならないという欠点を有する。また、逐
次変換を行っていくために外部の画像プロセッサ等が多
くの処理をする必要があり、装置上の素子数の増大，処
理速度の低下といった欠点があった。
データの出力を前提にしているため、プリンタ等に出力
するためには、データの変換をデバイス外部において逐
次行わなければならないという欠点を有する。また、逐
次変換を行っていくために外部の画像プロセッサ等が多
くの処理をする必要があり、装置上の素子数の増大，処
理速度の低下といった欠点があった。
本発明の目的は、複数ライン分のシリアルレジスタとポ
ートをもつことにより、データの変換を不要とし、かつ
外部の画像プロセッサ等がデータを出力する際にアドレ
スの指定等を全てのデータに対して行う必要がないよう
にしたマルチポートメモリを提供することにある。
ートをもつことにより、データの変換を不要とし、かつ
外部の画像プロセッサ等がデータを出力する際にアドレ
スの指定等を全てのデータに対して行う必要がないよう
にしたマルチポートメモリを提供することにある。
本発明の構成は、複数のランダムアクセス入出力ボート
と複数のシリアルアクセス出力または複数のシリアルア
クセス入出力を有するマルチポートメモリにおいて、内
部に各出力ボートに１対１に対応してそれぞれ設けられ
異なるロウアドレスに対応したデータが転送状態または
シリアル入力された状態で保持される複数のシフトレジ
スタと、前記異なるロウアドレスに対応したデータを複
数のレジスタに転送する転送先のシフトレジスタを選択
するシフトレジスタセレクタと、このシフトレジスタセ
レクタからのシフトレジスタ指定線により開閉するトラ
ンスファーゲート、または前記異なるロウアドレスに対
応したデータを複数のレジスタに転送するために複数の
ロウアドレスを同時に指定するロウアドレス制御回路お
よびトランスファーゲート制御回路からのトランスファ
ーゲート制御線により開閉するトランスファーゲートと
を有し、前記各シフトレジスタのデータを並列に出力す
ることを特徴とする。
と複数のシリアルアクセス出力または複数のシリアルア
クセス入出力を有するマルチポートメモリにおいて、内
部に各出力ボートに１対１に対応してそれぞれ設けられ
異なるロウアドレスに対応したデータが転送状態または
シリアル入力された状態で保持される複数のシフトレジ
スタと、前記異なるロウアドレスに対応したデータを複
数のレジスタに転送する転送先のシフトレジスタを選択
するシフトレジスタセレクタと、このシフトレジスタセ
レクタからのシフトレジスタ指定線により開閉するトラ
ンスファーゲート、または前記異なるロウアドレスに対
応したデータを複数のレジスタに転送するために複数の
ロウアドレスを同時に指定するロウアドレス制御回路お
よびトランスファーゲート制御回路からのトランスファ
ーゲート制御線により開閉するトランスファーゲートと
を有し、前記各シフトレジスタのデータを並列に出力す
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。１０は
セルアレイを示し、ビット線２１，２２．２３はセルア
レイ１０がらトランスファーゲート４１，４２．４３を
通してシフトレジスタ５１に接続され、トランスファー
ゲート４４，４５．４６を通してシフトレジスタ５２に
接続され、トランスファーゲート４７，４８．４９を通
してシフトレジスタ５３に接続される。これらのトラン
スファーゲート４１〜４９は、シフトレジスタ・セレク
タ３０から出力されるシフトレジスタ指定線３１．３２
．３３により開閉され、シフトレジスタのデータはシリ
アル出力データ線６１．６２．６３から出力される。
セルアレイを示し、ビット線２１，２２．２３はセルア
レイ１０がらトランスファーゲート４１，４２．４３を
通してシフトレジスタ５１に接続され、トランスファー
ゲート４４，４５．４６を通してシフトレジスタ５２に
接続され、トランスファーゲート４７，４８．４９を通
してシフトレジスタ５３に接続される。これらのトラン
スファーゲート４１〜４９は、シフトレジスタ・セレク
タ３０から出力されるシフトレジスタ指定線３１．３２
．３３により開閉され、シフトレジスタのデータはシリ
アル出力データ線６１．６２．６３から出力される。
ロウアドレスを指定すると、ロウアドレスが同じである
全てのデータがセルアレイ１０からビット線２１〜２３
を通しｍ個あるシフトレジスタ５１〜５３のうち、シフ
トレジスタ・セレクタ３０により選択されたシフトレジ
スタ、例えば５１に転送される。次に、画面上で初めに
指定した部分の次の行に当たるロウアドレスを指定する
と、シフトレジスタ・セレクタ３０により選択されたシ
フトレジスタ、例えば５２に転送させる。
全てのデータがセルアレイ１０からビット線２１〜２３
を通しｍ個あるシフトレジスタ５１〜５３のうち、シフ
トレジスタ・セレクタ３０により選択されたシフトレジ
スタ、例えば５１に転送される。次に、画面上で初めに
指定した部分の次の行に当たるロウアドレスを指定する
と、シフトレジスタ・セレクタ３０により選択されたシ
フトレジスタ、例えば５２に転送させる。
このようにして、プリンタ等に出力するために必要とす
るｍビットを転送した後、シフトレジスタよりシリアル
出力ボートを通して出力する。
るｍビットを転送した後、シフトレジスタよりシリアル
出力ボートを通して出力する。
第２図は本発明の第２の実施例のブロック図である。本
実施例は、セルアレイ１１．１２にはｍ分割されたもの
で、セルアレイｌ１は画面上における１行目，ｍ＋１行
目・・・に当るデータが入っており、セルアレイ１２は
画面上におけるｍ行目，２ｍ行目に当るデータが入って
いる。
実施例は、セルアレイ１１．１２にはｍ分割されたもの
で、セルアレイｌ１は画面上における１行目，ｍ＋１行
目・・・に当るデータが入っており、セルアレイ１２は
画面上におけるｍ行目，２ｍ行目に当るデータが入って
いる。
・トランスファーゲート制御回路７０はトランスファー
ゲート制御線７１により、トランスファーゲート４１〜
４４の開閉を行う。ロウアドレス制御回路８０は通常１
つのロウアドレウを指定するが、外部から入力されたロ
ウアドレスの下位何ビットかを無視し、複数のロウアド
レス、この例ではｍ個の指定を行い、ロウアドレス指定
線８１，８２を出力する。
ゲート制御線７１により、トランスファーゲート４１〜
４４の開閉を行う。ロウアドレス制御回路８０は通常１
つのロウアドレウを指定するが、外部から入力されたロ
ウアドレスの下位何ビットかを無視し、複数のロウアド
レス、この例ではｍ個の指定を行い、ロウアドレス指定
線８１，８２を出力する。
ロウアドレスを指定すると、例えば、下位何ビットかを
無視し、上位ビットのみ一致するｍ個のロウアドレスが
、ロウアドレス制御回路８０により選択され、ｍ分割さ
れたセルアレイからそれぞれシフトレジスタ５１．５２
へ転送される。この時、トランスファーゲート制御回路
７０から出力されているトランスファー制御線７１はす
べてのトランスファーゲートに共通なため、同時にｍ行
のデータが転送させる。その後、シフトレジスタからシ
リアル出力ボートを通して出力される。
無視し、上位ビットのみ一致するｍ個のロウアドレスが
、ロウアドレス制御回路８０により選択され、ｍ分割さ
れたセルアレイからそれぞれシフトレジスタ５１．５２
へ転送される。この時、トランスファーゲート制御回路
７０から出力されているトランスファー制御線７１はす
べてのトランスファーゲートに共通なため、同時にｍ行
のデータが転送させる。その後、シフトレジスタからシ
リアル出力ボートを通して出力される。
この実施例では、セルアレイ分割し、それぞれのセルア
レイを連続した行のデータに割当てたため、一度に複数
行のデータを転送できるという利点がある。
レイを連続した行のデータに割当てたため、一度に複数
行のデータを転送できるという利点がある。
以上説明したように本発明は、デバイス内部に複数のシ
フトレジスタを有することにより、複数行のデータをデ
ータ変換をすることなしに外部の画像プロセッサ等に負
担をかけずにプリンタ等に出力することが可能になった
。
フトレジスタを有することにより、複数行のデータをデ
ータ変換をすることなしに外部の画像プロセッサ等に負
担をかけずにプリンタ等に出力することが可能になった
。
本発明により、データの出力速度は、シフトレジスタの
構成により異なるが、８個の５１２ビットのシフトレジ
スタを内蔵すると仮定した場合、８アドレス分のデータ
を一度に出力できるため８倍、さらに現在の技術のシリ
アルアクセスサイクルはランダムアクセスサイクルに比
較して６倍程度高速であり、転送サイクルはランダムア
クセスサイクルと同じてあることを考慮すると、８ビッ
ト並列に５１２ビット出力する場合には４０倍程度高速
に出力することが可能になる。
構成により異なるが、８個の５１２ビットのシフトレジ
スタを内蔵すると仮定した場合、８アドレス分のデータ
を一度に出力できるため８倍、さらに現在の技術のシリ
アルアクセスサイクルはランダムアクセスサイクルに比
較して６倍程度高速であり、転送サイクルはランダムア
クセスサイクルと同じてあることを考慮すると、８ビッ
ト並列に５１２ビット出力する場合には４０倍程度高速
に出力することが可能になる。
第１図は本発明の第１の実施例のブロック図、１０
１１．１２・・・セルアレイ、２１〜２４・・・ビット
線、３０・・・シフトレジスタ・セレクタ、３１〜３３
・・・シフトレジスタ指定線、４１．４２〜４つ・・・
トランスファーゲート、５１〜５３・・・シフトレジス
タ、６１〜６３・・・シルアル出力データ線、７０・・
・トランスファーゲート制御回路、７１・・・トランス
ファーゲート制御線、８０・・・ロウアドレス制御回路
、８１．８２・・・ロウアドレス指定線。
１１．１２・・・セルアレイ、２１〜２４・・・ビット
線、３０・・・シフトレジスタ・セレクタ、３１〜３３
・・・シフトレジスタ指定線、４１．４２〜４つ・・・
トランスファーゲート、５１〜５３・・・シフトレジス
タ、６１〜６３・・・シルアル出力データ線、７０・・
・トランスファーゲート制御回路、７１・・・トランス
ファーゲート制御線、８０・・・ロウアドレス制御回路
、８１．８２・・・ロウアドレス指定線。
Claims (1)
- 複数のランダムアクセス入出力ポートと複数のシリア
ルアクセス出力または複数のシリアルアクセス入出力を
有するマルチポートメモリにおいて、内部に各出力ポー
トに１対１に対応してそれぞれ設けられ異なるロウアド
レスに対応したデータが転送状態またはシリアル入力さ
れた状態で保持される複数のシフトレジスタと、前記異
なるロウアドレスに対応したデータを複数のレジスタに
転送する転送先のシフトレジスタを選択するシフトレジ
スタセレクタと、このシフトレジスタセレクタからのシ
フトレジスタ指定線により開閉するトランスファーゲー
ト、または前記異なるロウアドレスに対応したデータを
複数のレジスタに転送するために複数のロウアドレスを
同時に指定するロウアドレス制御回路およびトランスフ
ァーゲート制御回路からのトランスファーゲート制御線
により開閉するトランスファーゲートとを有し、前記各
シフトレジスタのデータを並列に出力することを特徴と
するマルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194944A JP3050321B2 (ja) | 1989-07-26 | 1989-07-26 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194944A JP3050321B2 (ja) | 1989-07-26 | 1989-07-26 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358382A true JPH0358382A (ja) | 1991-03-13 |
| JP3050321B2 JP3050321B2 (ja) | 2000-06-12 |
Family
ID=16332929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194944A Expired - Lifetime JP3050321B2 (ja) | 1989-07-26 | 1989-07-26 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050321B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS6214190A (ja) * | 1985-07-12 | 1987-01-22 | 株式会社日立製作所 | ビデオメモリ |
| JPS62146069A (ja) * | 1985-12-20 | 1987-06-30 | Sanyo Electric Co Ltd | サ−マルラインプリンタ |
-
1989
- 1989-07-26 JP JP1194944A patent/JP3050321B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS6214190A (ja) * | 1985-07-12 | 1987-01-22 | 株式会社日立製作所 | ビデオメモリ |
| JPS62146069A (ja) * | 1985-12-20 | 1987-06-30 | Sanyo Electric Co Ltd | サ−マルラインプリンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3050321B2 (ja) | 2000-06-12 |
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