JPS6246487A - デユアルポ−トダイナミツクｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デュアルポートダイナミックＲＡＭに関し、
同一データのタテ・ヨコ変換操作が行えるデュアルポー
トダイナミックＲＡＭに関するものである。

〔発明の背景〕　　。

従来、コンピュータシステム等においては、一般的に表
示袋！（例えば、ＣＲＴディスプレイ）はヨコ方向スキ
ャン方式によりデータを読出しているが、印字装置（例
えば、プリンタ）はタテ方向スキャン方式によりデータ
を読出している。このように、ＣＲＴディスプレイとプ
リンタでは、スキャン方向が異なっており、同一パター
ンを出力するには、いずれか一方の原データよりヨコ／
タテ変換を行っている。これを実現するには、プログラ
ムで実現する方法と、ハードウェアで実現する方法の２
つの方法がある。しかし、プログラムで実現する方法で
は、高速化処理に対応できないという問題がある。また
、近年１周辺装置の処理速度が上がっており、ハードウ
ェアでの実現が要求されている。その要求に応えて、デ
ータのタテ・ヨコ変換をハードウェアで行う例としては
、同一の番地付けをされた複数のメモリバンクで、外部
よりの設定条件でセレクト条件を変えて、メモリバンク
へのアドレス信号とメモリバンク指定信号を切替えるこ
とにより、同一のバンクでタテ・ヨコ２通りの番地付け
を行い、メモリに記憶された同一の文字ファントを表示
装置とプリンタで共用できるようにしたものが知られて
いる（特開昭５８−５３０７３号公報参照）。この他に
、スタテックＲＡＭを８個近く使用して、タテ・ヨコ変
換を行うものがある。この方法では、設置スペースを多
くとり、ＲＡＭを使用する装置の小型化要求に対応でき
なく、多くの電力を消費するという問題がある。

このように、従来のハードウェアによる方法では、多数
の素子を必要とし、システム等が高価となってしまうと
いう問題があった。

また、画像処理分野では１画像処理装置内に画像用デュ
アルポートメモリを設けて、複数のシステム間のデータ
転送の効率化を実現している。この画像用デュアルポー
トメモリはタテ・ヨコ変換を行うことはできないが、タ
テ・ヨコ変換のできるメモリが要望されている。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決し、画像
用デュアルポートメモリのチップ上に配置する周辺論理
の若干の変更で簡素化されたハードウェアによるデータ
のタテ・ヨコ変換可能な、デュアルポートダイナミック
ＲＡＭを提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明のデュアルポートダ
イナミックＲＡＭは、ｍワード×ｎビットのメモリセル
アレイからなるＲＡＭポートをＭワード×ｎビットのデ
ータレジスタからシリアルポート出力が可能なデュアル
ポートダイナミックＲＡＭにおいて、上記シリアルポー
トにデータ出力するためのシリアルデータセレクタを任
意に指定できる手段、該シリアルデータセレクタにより
上記データレジスタからのデータをｎビット毎に区切り
、区切られたｎビットを同時に、シリアルポート出力す
るＭワード×ｎビットのデータレジスタを有し、上記メ
モリセルアレイのデータをタテ・ヨコ変換することに特
徴がある。

〔発明の実施例〕

以下、本発明の一実施例を１図面により詳細に説明する
。

まず、本発明の詳細な説明をする。

本発明では、ダイナミックＲＡＭのロ一方向が同時に、
データレジスタに読出されていることに着目し、このデ
ータレジスタよりｎビットのタテ・ヨコ変換をシリアル
データセレクタで行い、シリアルポートより出力するこ
とができる。

第１図は、本発明の一実施例を示す、デュアルポートダ
イナミックＲＡＭのブロック図である。

第１図において、１はメモリセルアレイ６のメモリセル
を選択するためのアドレスデータ、およびシリアルデー
タセレクタ９の選択位置を指示するシリアルデータアド
レスを入力するアドレス人力バッファ、２はメモリセル
アレイ６の行方向選択のための行デコーダ、３はアドレ
ス人力バッファ１からのシリアルデータアドレスを格納
するシリアルデータアドレスバファ、４はメモリセルア
レイ６の列方向選択のための列デコーダ、５は入出力デ
ータを格納する人出力バツファ、６は複数のメモリセル
を格納しているメモリセルアレイ、７はメモリセルアレ
イ６のメモリセルからの信号は微小なのでその信号を増
幅するトランスファゲート、８はトランスファゲート７
からのデータを格納するデータレジスタ、９はデータレ
ジスタ８のデータをシリアル的に選択するシリアルデー
タセレクタ、１０はシリアルデータセレクタ９からのデ
ータを格納するデータレジスタである。

このような構成の本デュアルポートダイナミツ　　゛り
ＲＡＭは、シリアルデータアドレスバッファ３とシリア
ルデータセレクタ９の構成を除いて、従来より知られて
いる画像用デュアルポートメモリと同様である。

第２図は本発明によるシリアルデータセレクタ９の構成
図である。

シリアルデータセレクタ９は１例えば、メモリセルアレ
イ６が１２８ワード×８ビツトカラムであるときには、
１２８Ｘ８＝１０２４ビツトからなる。このシリアルデ
ータセレクタ９からのデータ線は、８ビツト毎にデータ
レジスタ１０に接続されている。

第３図は第１図のタテ・ヨコ変換データの流れを示す図
である。以下、第２図、第３図を用いて第１図のデュア
ルポートダイナミックＲＡＭのタテ・ヨコ変換動作を説
明する。

入カバターン２０は、８×８ビツトのパターンであり、
各ビット毎に説明のために２桁の番号を付しである。ま
ず、ヨコ方向第１列のデータが入出力バッファ５を経由
し、メモリセルアレイ６に書き込まれる。このとき、メ
モリセルアレイ６は各ビット毎に分割されており、第３
図に示すようにデータは記憶される。第２列も同様に引
続き記憶され、第８列までのすべてのデータがメモリセ
ルアレイ６に記憶される。次に、メモリセルアレイ６か
らトランスファゲート７を経由し、１０−分すべてが、
データレジスタ８へ読み出される。

データレジスタ８のデータは、シリアルデータセレクタ
９のシリアルデータアドレスバッファ３の指定する位置
に選択され、８ビット分をデータレジスタ１０のＳｏｌ
〜ＳＯ８へ振分は外部出力する。このことにより、デー
タのヨコ・タテ変換が実現されることとなる。

このように、本実施例においては、従来より知られてい
る画像用デュアルポートメモリのシリアルデータセレク
タ部分の構成を変更しただけで。

ヨコ・タテ変換メモリが実現できることとなり。

従来、スタテックＲＡＭを８個近く使用していたものが
、１個で可能となり、大幅な省スペース。

省電力、低価格化が実現できる。

また、シリアルデータセレクタ９を画像用、タテ・ヨコ
変換用と２個１チツプ上に持つことにより、デュアルポ
ートメモリの機能向上および利用範囲拡大が図れる６本
実施例では、タテ・ヨコ変換は８ピツト毎に行うように
したが、これに限定されることはない。また、デュアル
ポートダイナミックＲＡＭの容量は、２５６にビット、
１Ｍバイトなどに限定されないで、どの容量のＲＡＭで
もよい。

〔発明の効果〕

以上説明したように１本発明によれば１画像用デュアル
ポートメモリのチップ上に配置する周辺論理の若干の変
更で、簡素化されたハードウェアによるデータのタテ・
ヨコ変換が行えるデュアルポートダイナミックＲＡＭが
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデュアルポートダイナ
ミックＲＡＭの構成図、第２図は本発明によるシリアル
データセレクタの構成図、第３図は第１図のタテ・ヨコ
変換データの流れを示す図である。 １ニアドレス入力バツフア、２：行デコーダ、３：シリ
アルデータアドレスバファ、４：列デコーダ、５：人出
力バッファ、６：メモリセルアレイ、７：トランスファ
ゲート、８：データレジスタ、９；シリアルデータセレ
クタ、１０：データレジスタ。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）ｍワード×ｎビットのメモリセルアレイからなる
   ＲＡＭポートをＭワード×ｎビットのデータレジスタか
   らシリアルポート出力が可能なデュアルポートダイナミ
   ックＲＡＭにおいて、上記シリアルポートにデータ出力
   するためのシリアルデータセレクタを任意に指定できる
   手段、該シリアルデータセレクタにより上記データレジ
   スタからのデータをｎビット毎に区切り、区切られたｎ
   ビットを同時にシリアルポート出力するＭワード×ｎビ
   ットのデータレジスタを有し、上記メモリセルアレイの
   データをタテ・ヨコ変換することを特徴とするデュアル
   ポートダイナミックＲＡＭ。