JP2510220B2

JP2510220B2 - 画像処理装置

Info

Publication number: JP2510220B2
Application number: JP28929087A
Authority: JP
Inventors: 千典農宗; 清芥川
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-11-18
Filing date: 1987-11-18
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPH01131970A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像処理装置に係り、特に処理の高速化を実
現するためのバス構成に関する。

〔従来の技術〕

画像処理装置としては、従来例えば第６図に示すもの
がある。同図において、1,2,3は画像メモリ、４はアド
レスX,Yとデータバス（d₁,d₂,d₃）の５本からなるコモ
ンバス、５は一の画像メモリから入力した画像データに
基づき所定の演算を行ってその結果を他の画像メモリに
書込むプロセッサエレメント、6,7,8,9は出力バッフ
ァ、10は各画像メモリ1,2,3にアドレスデータを出力す
るアドレス制御部、11はプロセッサエレメント５、アド
レス制御部10等を制御するコントローラ、12は画像メモ
リ1,2,3を制御するVRAMコントローラである。

かかる装置において、例えば画像メモリ1,2の画像デ
ータを加算して画像メモリ３に書込むような処理を行う
場合、データバスd₁,d₂から入力する画像メモリ1,2のデ
ータをプロセッサエレメント５で加算した後、その結果
をデータバスd₃に入力し、該バスd₃を介してプロセッサ
エレメント５の出力データを画像メモリ３に書込めば良
い。尚、このときアドレス制御部10によって画像メモリ
1,2,3のアドレスを一画面走査する。

〔発明が解決しようとする問題点〕

ところで、このような従来の画像処理装置にあって
は、画像メモリのアドレスをコモンバスからだけ入力し
ており、またプロセッサエレメントの入力もコモンバス
だけから行なっていたために、例えばアフィン変換（図
形の回転）などのように画像メモリのアドレスを計算す
る必要のある処理、すなわち異なる処理の同時実行がで
きないという問題がある。また画像メモリやプロセッサ
エレメントの台数を増やしたり、バスの本数を増やして
も接続上の制約から処理柔軟性、汎用性に欠け、処理の
高速化が図れないという問題がある。

そこで本発明の目的は、少数本の共通バスの下で異な
る処理の同時実行を可能とするとともに画像メモリやプ
ロセッサエレメントの増設をより容易にして処理の汎用
性をもたせ、処理の高速化を実現することにある。

〔問題点を解決するための手段〕

前記目的を達成して従来技術の問題点を解決するた
め、本発明に係る画像処理装置は画像データを格納する
複数の画像メモリと、画像データに基づき所定演算を行
なう複数のプロセッサエレメントと、各画像メモリおよ
びプロセッサエレメントに共通のコモンバスとを備える
画像処理装置において、一のプロセッサエレメントと少
なくとも一つの画像メモリを専用のバスで接続してペア
をなす複数の画像処理部を構成する一方、画像メモリの
アドレス入力およびデータ入力を該画像メモリとペアを
なすプロセッサエレメントの出力信号およびコモンバス
の信号から選択するセレクタを各画像メモリに対応して
設けるとともに、プロセッサエレメントのデータ入力を
該プロセッサエレメントとペアをなす画像メモリの出力
信号、コモンバスの信号、および他のプロセッサエレメ
ントの出力信号から選択するセレクタを各プロセッサユ
ニットに対応して設けた。

〔実施例〕

以下、添付図面に基づいて本発明の実施例を説明す
る。第１図は本発明に係る画像処理装置の一例を示すも
のである。

同図において、21は画像データを格納する画像メモ
リ、22は入力した画像データに基づき所定の演算を行な
うプロセッサエレメント、23はＸアドレス、Ｙアドレ
ス、複数本のデータバス（d₁,d₂,d₃…）からなるコモン
バスである。この実施例では、一のプロセッサエレメン
ト22は一の画像メモリ21とペアをなして一つの画像処理
部20を構成している。そして、24はプロセッサエレメン
ト22への入力信号の選択を行なうセレクタ、25は画像メ
モリ21への入力信号の選択を行なうセレクタである。こ
こで、セレクタ（24_-1）は、他のプロセッサエレメント
からの信号S₁、ペアをなす画像メモリ21の出力信号S₂、
データバス（d₁,d₂,d₃…）の中のいずれかの信号S₃の中
から一の信号を選択し、またセレクタ（24_-2）は他のプ
ロセッサエレメントからの信号S₄、データバス（d₁,d₂,
d₃…）の中のいずれかの信号S₃の中から一の信号を選択
して、それぞれプロセッサエレメント22に入力する。ま
た、プロセッサエレメント22の出力は、出力バッファ2
6,27を介してデータバス（d₁,d₂,d₃…）に伝送されると
ともに、セレクタ25、及び他のプロセッサエレメントへ
伝送される。一方、セレクタ（25_-1）は、プロセッサエ
レメント22のＤ出力、Ｘアドレスバス、データバス
（d₁,d₂,d₃…）の中のいずれかの信号S₃の中から一の信
号を選択して画像メモリ21のＸアドレスに入力し、セレ
クタ（25_-2）はプロセッサエレメント22のＤ出力、Ｅ出
力、およびデータバス（d₁,d₂,d₃…）の中のいずれかの
信号S₃の中から一の信号を選択して画像メモリ21にデー
タ入力し、セレクタ（25_-3）はプロセッサエレメント22
のＥ出力、Ｙアドレスバス、データバス（d₁,d₂,d₃…）
の中のいずれかの信号S₃の中から一の信号を選択して画
像メモリ21にＹアドレスに入力する。また、画像メモリ
21の出力は、セレクタ（24_-1）に伝送されるとともに出
力バッファ28を介してデータバス（d₁,d₂,d₃…）のいず
れか一本に伝送される。尚、セレクタ24,25及び出力バ
ッファ26,27,28の制御は、コントロールレジスタ29にイ
ンストラクションを書込むことにより行なう。

第２図は、このように構成した一組の画像処理20を複
数並設して、各画像処理部20の中のプロセッサエレメン
ト22の出力を他の画像処理部20のプロセッサエレメント
22（正確にはその前段のセレクタ24）に入力させるとと
もに、コモンバス23と各画像処理部20とを図示の如く接
続して、該コモンバス23を各画像処理部20に共通の専用
バスとした状態を示すものである。この実施例は、上下
２つの画像処理部20の出力を隣接する上下２つの画像処
理部20に入力して、４組の画像処理部20で一のブロック
を構成し、更に上下２つのブロックの出力を隣接する上
下２つのブロックに入力する画像処理装置の例を示すも
のである。

第３図は前記プロセッサエレメント22の内部構造を例
示するもので、少なくとも２つの入力A,Bと補助的な入
力Ｃを備えるとともに、２つの出力D,Eを備える。この
プロセッサエレメント22は、加減算等を行なうALUを４
つ備え、第１段のALU34の入力には、セレクタ31、可変
ディレイ32、シフタ33がシリアルに接続されている。ま
た２つのRAM42を備え、各RAM42はＰワード以上の容量を
もっている。ここで、Ｐ＝2^Lとし、Ｐは画像メモリ21の
縦、横の画素数（256,512等）とし、Ｌは入出力バスやA
LUの演算ビット数（8,9等）と一致させる。一方、セレ
クタ31は、入力A,B,RAM42の出力R1,R2のうち１つを独立
に選択する。また可変ディレイ32は、それぞれ０〜７段
程度のディレイから独立にディレイ段数を選択できる。
シフタ33は、１倍、２倍、1/2倍、1/4倍等を実現する。
また、第２段のALU35には、シフタ36およびレジスタ37
が接続される。シフタ36はALU35のオーバーフロー等を
補正し、レジスタ37はパイプラインレジスタとして用い
る。また、RAM42への入力選択は、セレクタ41により行
なう。すなわち、RAM（42_-1）のアドレスは、セレクタ
（41_-1）により入力A,Cのいずれか一方が選択され、RAM
（42_-1）のデータ入力は、セレクタ（41_-2）によりALU
（35_-1）に接続したレジスタ（37_-1）の出力Ｄ、入力
Ａ、RAM（42_-2）の出力R2のうちいずれか１つが選択さ
れる。他方、RAM（42_-2）のアドレスは、セレクタ（41
_-3）により入力B,Cのいずれか一方が選択され、RAM（42
_-2）のデータ入力はセレクタ（41_-4）によりレジスタ
（37_-2）の出力Ｅ、入力Ｂ、RAM（42_-1）の出力R1のう
ちいずれか１つが選択される。また、RAM42の出力は、
レジスタ43に入力される。各RAM42は、クロックの前半
で読み出し、後半で書き込み状態とし、レジスタ43への
ラッチはクロックの前半終了時に行なう。このプロセッ
サエレメント22全体は、コントロールレジスタ29に格納
されたインストラクションにより制御され、コントロー
ルレジスタ29の値によりセレクタ31,41やALU34,35に命
令が与えられる。そして、１度コントロールレジスタ29
にインストラクションをセットすれば、あとはクロック
ckと同期して入力データを与えれば、同じ演算を繰り返
して処理する。尚、RAM42は、LUT（ルックアップディス
プレイ）としても用いることができ、また１ラインのデ
ィレイとしても用いることができる。LUTとして用いる
場合は、予めホストコンピュータ等でRAM42に内容を書
き込んでおき、処理時には、アドレスに入力Ａを選択す
れば、RAM42の出力としてLUT出力が得られる。ラインデ
ィレイとして用いるには、アドレスを入力Ｃとして、Ｃ
には画像メモリ21の横アドレスを入力し、１画素毎にイ
ンクリメントしていく。そして、データ入力（Din）に
入力Ａを選択し、RAM42のクロック前半で読み出し、ク
ロック後半で書き込む。こうすれば、レジスタ43の出力
には１ライン前の値が出力される。

次に、第４図および第５図に基づいて本発明に係る画
像処理装置の作動例を説明する。

今、３×３の空間フィルタリングにより、縦方向のエ
ッジと横方向のエッジを同時に求め、それぞれ画像メモ
リ21にストアする処理を考える。

中央画素をX_i,jとし、縦エッジV_i,j、横エッジをH_i,j
として、第５図に示すように４つのプロセッサエレメン
ト22によって、 V_i,j＝X_i+1,j-1＋X_i+1,j＋X_i+1,j+1 −（X_i-1,j-1＋X_i-1,j＋X_i-1,j+1） H_i,j＝X_i-1,j+1＋X_i,j+1＋X_i+1,j+1 −（X_i-1,j-1＋X_i,j-1＋X_i+1,j-1）をそれぞれ演算するものとする。

ここで、原画像は任意の画像メモリから読み出すもの
とし、処理結果は、プロセッサエレメント（22_-3），
（22_-4）の画像メモリ21に格納するものとする。尚、原
画像、処理画像は、ともに横方向にスキャニングするこ
とにより一画面を走査する。すなわち、原画像、処理画
像のいずれについても、画像メモリ21のX,Yアドレスに
それぞれコモンバス23のＸアドレスバス、Ｙアドレスバ
スを入力し、データバス（d₁,d₂,d₃…）に画像データを
出力させる。

次に、各プロセッサエレメント22における具体的演算
例を説明する。尚、各プロセッサエレメントの符号は第
３図と同様とする。

まず、プロセッサエレメント（22_-1）（22_-2）のRAM4
2により１ラインディレイと２ラインディレイを得る。
この際には、レジスタ（41_-1）（41_-3）により各RAM42
のアドレスはＸアドレスバスが選択され、またレジスタ
（41_-2）によりRAM（42_-1）のデータ入力は原画像のデ
ータが選択され、更にレジスタ（41_-4）によりRAM（42
_-2）のデータ入力は１ラインディレイされたデータR1が
選択される。画像をスキャニングして、ある時点で画素
α（X_i+2,j+1）を入力しているとすると、RAM（42_-1）
の出力R1はβ（X_i+2,j）、RAM（42_-2）の出力R2はγ（X
_i+2,j-1）となる（第５図参照）。

またプロセッサエレメント（22_-1）では、セレクタ31
により入力画素データα（X_i+2,j+1）およびデータR2す
なわちγ（X_i+2,j-1）を入力し、可変ディレイ（31_-1）
で１クロックディレイをかけて画素データＡを、可変デ
ィレイ（32_-2）で３クロックディレイをかけて画素デー
タＩを、可変ディレイ（32_-3）で３クロックディレイを
かけて画素データＣを、可変ディレイ（32_-4）で１クロ
ックディレイをかけて画素データＧをそれぞれ得、オー
バーフロー防止のためにシフタ33ですべての値を1/2に
してからALU34で減算処理を行なう。またALU（35_-1）で
加算、ALU（35_-2）で減算を行ない、シフタ36で1/2に
し、レジスタ37に一旦ラッチする。かかる過程を経た
後、プロセッサエレメント（22_-1）の出口D,Eは、Ｄ＝1/4（Ａ−Ｉ＋Ｃ−Ｇ）Ｅ＝1/4（Ａ−Ｉ−Ｃ＋Ｇ）となって、それぞれプロセッサエレメント（22_-3）（22
_-4）の入力inaに転送される。

一方、プロセッサエレメント（22_-2）では、セレクタ
（31_-1）（31_-2）（31_-3）（31_-4）がそれぞれ画素デー
タα、R2の出力γ、R1の出力β、R1の出力βを入力と
し、可変ディレイ（32_-1）（32_-2）（32_-3）（32_-4）は
それぞれ２ディレイ、２ディレイ、１ディレイ、３ディ
レイに設定され、それぞれ画素データB,H,D,Fを出力す
る。シフタ33は各値を1/2とし、ALU34は入力値の減算処
理を行なう。そして、ALU（35_-1）はALU（34_-1）の減算
結果をそのまま出力し、ALU（35_-2）はALU（34_-2）の減
算結果をそのまま出力する。各値はそれぞれシフタ36で
1/2倍され、レジスタ37に一旦ラッチされる。かかる過
程を経て、レジスタ37の出力D,Eはそれぞれ、Ｄ＝1/4（Ｂ−Ｈ）Ｅ＝1/4（Ｄ−Ｆ）となり、プロセッサエレメント（22_-3）（22_-4）の入力
inbに転送される。

次に、プロセッサエレメント（22_-3）は、ina,inbを
入力とし、ディレイなし、シフタ１倍としてALU（3
4_-1）で加算処理を行ない、該加算結果をALU（35_-1）が
そのまま通過させ、シフタ（36_-1）で1/2倍した後、画
像メモリ（21_-3）（図示せず）の入力Dinに対して出力
する。このレジスタ（37_-1）からの出力Ｄは、Ｄ＝1/8（Ａ＋Ｂ＋Ｃ−Ｈ−Ｉ）となり、この値は横エッジを意味する。

他方、プロセッサエレメント（22_-4）も同様にina,in
bを入力として、ディレイなし、シフタは１倍、ALU（34
_-1）で加算処理を行ない、該結果をALU（35_-1）がその
まま出力してシフタ36でこの値を1/2倍にした後、画像
メモリ（21_-4）（図示せず）の入力Dinへ出力する。こ
のレジスタ（37_-1）からの出力Ｄは、Ｄ＝1/8（Ａ＋Ｄ＋Ｇ−Ｃ−Ｆ−Ｉ）となり、この値が縦エッジを意味することになる。

以上の処理により、３×３の空間フィルタリングが２
種同時に実行できる。またプロセッサエレメント22およ
び画像メモリ21で構成した画像処理部20を第２図に示す
ように多数実装すれば、各画像処理部20で全く異なる処
理を同時に進行することができる。また３×３のフィル
タリングの他、５×５、１×８、８×１、３×５等の他
のフィルタリングやアフィン変換、ハフ変換等の処理も
高速で実行することができる。更に、画像メモリ21のＸ
アドレス、Ｙアドレスにプロセッサエレメント22の出力
を選択し、例えばX/Y等の演算結果を画像メモリ21に格
納しておけば、画像メモリ21を２次元のLUTとして用い
ることができる。尚、前記実施例では画像メモリ21とプ
ロセッサエレメント22を１対１で対応させているが、こ
れらは必ずしも１対１で対応させる必要はない。

〔効果〕

以上説明したように、本発明に係る画像処理装置によ
れば、所定台数のプロセッサエレメントと画像メモリを
ペアとして複数の画像処理部を設け、ペアをなすプロセ
ッサエレメントと画像メモリ間に専用のバスを設けると
ともにプロセッサエレメント間に専用のバスを設け、画
像メモリのアドレス入力およびデータ入力を該画像メモ
リとペアをなすプロセッサエレメントの出力信号および
コモンバスの信号から選択するセレクタを各画像メモリ
に対応して設けるとともに、プロセッサエレメントのデ
ータ入力を該プロセッサエレメントをペアをなす画像メ
モリの出力信号、コモンバスの信号、および他のプロセ
ッサエレメントの出力信号から選択するセレクタを各プ
ロセッサエレメントに対応して設けたから、異なる座標
間における異なる処理の実行が可能となるとともに、画
像メモリやプロセッサエレメントの増設が容易となっ
て、処理の汎用性を向上し、処理の高速化を図ることが
可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る画像処理装置の一例を示すブロッ
ク図、第２図は画像処理部の接続例を示すブロック図、
第３図は本発明に係るプロセッサエレメントの一例を示
すブロック図、第４図は本発明に係る画像処理装置の作
動例を説明するためのブロック図、第５図は入力画素の
関係を説明する図、第６図は従来の画像処理装置の一例
を示すブロック図である。 21……画像メモリ 22……プロセッサエレメント 23……コモンバス 24,25……セレクタ 26,27,28……出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】画像データを格納する複数の画像メモリ
と、画像データに基づき所定演算を行なう複数のプロセ
ッサエレメントと、各画像メモリおよびプロセッサエレ
メントに共通のコモンバスとを備える画像処理装置にお
いて、一つのプロセッサエレメントと少なくとも一の画
像メモリを専用のバスで接続してペアをなす複数の画像
処理部を構成する一方、画像メモリのアドレス入力およ
びデータ入力を該画像メモリとペアをなすプロセッサエ
レメントの出力信号およびコモンバスの信号から選択す
るセレクタを各画像メモリに対応して設けるとともに、
プロセッサエレメントのデータ入力を該プロセッサエレ
メントとペアをなす画像メモリの出力信号、コモンバス
の信号、および他のプロセッサエレメントの出力信号か
ら選択するセレクタを各プロセッサユニットに対応して
設けたことを特徴とする画像処理装置。