JPH04255168A - ２値画像の近傍処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２値画像の近傍処理方式
に関し、特に２値画像の近傍処理を柔軟に行う２値画像
の近傍処理方式に関する。

【０００２】

【従来の技術】従来、かかる２値画像の近傍処理は、注
目画素とその近傍の決められた狭い範囲にある近傍画素
の０と１の配置状態により、注目画素に対応する処理出
力を得るものである。

【０００３】図５はかかる従来の一例を示す２値画像の
近傍処理方式図である。図５に示すように、ここでは一
般的な３×３の矩形の近傍の処理例を示している。その
構成はラインバッファ１とシフトレジスタ２が画像デー
タ入力線Ｌ１に接続され、しかもラインバッファ３がラ
インバッファ１の出力に接続されている。また、シフト
レジスタ４，５は各々ラインバッファ１，３の出力を入
力し、それらシフトレジスタ２，４，５の各々の１段，
２段，３段の出力Ｑ１，Ｑ２，Ｑ３は演算回路１２に供
給される。この演算回路１２の出力はデータ出力線Ｌ２
に接続されている。

【０００４】図６は図５における３×３の画素構成図で
ある。図６に示すように、ここでは注目画素１３の周囲
８画素が近傍画素１４Ａ〜１４Ｈであることを表わして
いる。

【０００５】例えば、２値画像データが画像データ入力
線Ｌ１を介してラインバッファ１とシフトレジスタ２に
シリアル入力されると、ラインバッファ１は１ライン分
のデータを記憶してラインバッファ３とシフトレジスタ
４へシリアル出力する。同様に、ラインバッファ３は１
ライン分のデータを記憶してシフトレジスタ５へシリア
ル出力する。

【０００６】一方、シフトレジスタ２はデータを並列化
して１段，２段，３段の出力を各々近傍画素１４Ａ，１
４Ｂ，１４Ｃの値として演算回路６へ出力し、シフトレ
ジスタ４はデータを並列化して１段，２段，３段の出力
を各々近傍画素１４Ｄ，注目画素１３，近傍画素１４Ｅ
の値として演算回路６へ出力する。同様に、シフトレジ
スタ５はデータを並列化して１段，２段，３段の出力を
各々近傍画素１４Ｆ，１４Ｇ，１４Ｈの値として演算回
路６へ出力する。これらシフトレジスタ２，４，５の値
を入力する演算回路６は入力した注目画素１３と近傍画
素１４Ａ〜１４Ｈの値から近傍処理の演算を実行し、そ
の演算結果をデータ出力線Ｌ２を介し出力する。

【０００７】

【発明が解決しようとする課題】上述した従来の２値画
像の近傍処理方式は、処理の目的に合った最適な近傍の
形状と処理の種類を直ちに決定出来ない場合が少なくな
いため、近傍の形状と処理の種類を容易に変更出来る必
要がある。例えば、演算回路とその周辺部を専用ハード
ウェアで実現する従来の方式は、第一に近傍の形状と処
理の種類を固定している方式か、第二に近傍の形状と処
理の種類をプログラマブルな素子に置き換える方式か、
第三に複数の回路を用意して最も適切な回路を選択する
方式である。

【０００８】かかる第一の方式は処理の柔軟性に欠け、
第二の方式は処理の途中で近傍の形状と処理の種類を変
更することが困難であり、また第三の方式は最適性を求
めると多数の回路を設けなければならずハードウェアの
増大と共に消費電力が増大するという欠点がある。また
、ハードウェアの増大を防ぎ処理の柔軟性を保つために
、汎用プロセッサを用いたソフトウェアによる処理で実
現する方式もあるが、処理速度が汎用プロセッサの動作
速度によって決められ、一般に専用ハードウェアによる
方式に比べて処理速度が劣るという欠点がある。

【０００９】本発明の目的は、かかる近傍処理の変更を
容易にするとともに、処理速度を高速化することのでき
る２値画像の近傍処理方式を提供することにある。

【００１０】

【課題を解決するための手段】本発明の２値画像の近傍
処理方式は、画像データ入力線に接続された複数のライ
ンバッファと、前記入力線および前記ラインバッファに
接続された複数のシフトレジスタと、前記シフトレジス
タの並列化した出力データを入力するセレクタと、入力
が予想される近傍画素および注目画素の値を並列化した
データを前記セレクタへ出力する書込制御回路と、前記
セレクタからのアドレスを入力し前記書込制御回路の書
込制御を受けてデータが書込まれ且つ近傍処理において
は前記書込制御回路の読出制御を受けてデータが読出さ
れるＲＡＭとを備え、前記セレクタは前記書込制御回路
からの書込制御を受けて前記書込制御回路からの前記Ｒ
ＡＭのアドレスを前記ＲＡＭに出力する一方、近傍処理
においては前記書込制御回路から切替制御を受けて並列
化された入力画像データをアドレスとして前記ＲＡＭに
出力し、また前記書込制御回路は前記並列化したデータ
から所望の近傍処理によって得られる結果の値を前記Ｒ
ＡＭのデータとして前記ＲＡＭへ出力し近傍処理の前に
予め前記ＲＡＭへの書込制御を行う一方、近傍処理にお
いては前記セレクタへの切替制御および前記ＲＡＭの読
出制御を行うように構成される。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は本発明の一実施例を示す２値画像の
近傍処理方式図である。図１に示すように、本実施例は
画像データ入力線Ｌ１に接続されたラインバッファ１お
よびシフトレジスタ２と、ラインバッファ１の出力側に
接続されたラインバッファ３と、各々ラインバッファ１
，３に接続されたシフトレジスタ４および５と、データ
入力Ｂ１〜Ｂ９がシフトレジスタ２，４，５の各々の１
段，２段，３段の出力Ｑ１，Ｑ２，Ｑ３に接続されたセ
レクタ６と、このセレクタ６のデータ入力Ａ１〜Ａ９と
選択信号入力Ｓに接続された書込制御回路７と、セレク
タ６の出力Ｙ１〜Ｙ９にアドレス入力ＡＤ０〜ＡＤ８が
接続され且つリード・ライト信号入力Ｒ／Ｗおよびデー
タ入出力Ｄ０が書込制御回路７に接続されたＲＡＭ８と
を有している。また、データ出力線Ｌ２はＲＡＭ８のデ
ータ入出力Ｄ０に接続されている。

【００１３】まず、前処理としても、書込制御回路７は
セレクタ６の選択信号ＳをＡ１〜Ａ９の側に、しかもＲ
ＡＭ８のリード・ライト信号をライトに設定し、ＲＡＭ
８の近傍の形状に対応したアドレスに近傍処理結果のデ
ータを書込む。次に、セレクタ６の選択信号ＳをＢ１〜
Ｂ９の側に、またＲＡＭ８のリード・ライト信号をリー
ドに設定する。しかる後、２値画像データを画像データ
入力線Ｌ１を介してラインバッファ１とシフトレジスタ
２にシリアル入力すると、ラインバッファ１は１ライン
分のデータを記憶し、ラインバッファ３とシフトレジス
タ４へシリアル出力する。ラインバッファ３は１ライン
分のデータを記憶してシフトレジスタ５へシリアル出力
する。これにより、シフトレジスタ２，４，５はデータ
を並列化して１段，２段，３段の出力Ｑ１〜Ｑ３をセレ
クタ６のＢ１〜Ｂ９へ出力する。セレクタ６はこの入力
されたＢ１〜Ｂ９の値を出力Ｙ１〜Ｙ９を介してＲＡＭ
８のアドレス入力ＡＤ０〜ＡＤ８に出力するので、ＲＡ
Ｍ８は入力したアドレスのデータをデータ出力線Ｌ２を
介して出力する。

【００１４】かかるＲＡＭ８に書込むデータは近傍処理
の結果であるが、容易に書換え可能である。また、アド
レスのビットを指定して無効ビットとし、その値に関わ
らず他のビットが同一なアドレスに同一データを書き込
むことにより、３×３の矩形領域内に近傍に含めない無
効画素を設け、近傍の形状を変更することが出来る。

【００１５】図２は（ａ）が図１における３×３の近傍
形状の一変形例を表わす画素構成と（ｂ）がＲＡＭアド
レスを示す図である。図２（ａ），（ｂ）に示すように
、ここでは画素９を除く無効画素１０を指定するために
、アドレスの１ビット、すなわちＡＤ６を無効ビット１
１とし且つ他の８ビットは同じアドレスに同一データを
書込んでいる。

【００１６】図３（ａ）は図２と同様の近傍形状の他の
変形例を表わす画素構成と（ｂ）はＲＡＭアドレスを示
す図である。図３（ａ），（ｂ）に示すように、この例
は画素９および無効画素１０Ａ〜１０ＤとＲＡＭ８のア
ドレスの無効ビット１１Ａ〜１１Ｄの対応を示し、無効
画素１０Ａ〜１０Ｄを指定するためにアドレスの４ビッ
トＡＤ８，６，２，０を無効ビット１１Ａ〜１１Ｄとし
、しかも他の５ビットが同一なアドレスに同一データを
書込むことにより、近傍の形状を変形するものである。

【００１７】図４は本発明の他の実施例を示す２値画像
の近傍処理方式図である。図４に示すように、本実施例
はラインバッファ１，３とシフトレジスタ２，４，５の
段数を２段ずつ増やしＱ１〜Ｑ５にしているため、近傍
を５×５にまで縦横２画素ずつ拡大することが出来、処
理の柔軟性を増やせるという利点がある。

【００１８】

【発明の効果】以上説明したように、本発明の２値画像
の近傍処理方式は、セレクタと書込制御回路およびＲＡ
Ｍを用いることにより、近傍処理の変更を容易にし、近
傍の形状もＲＡＭのアドレスの範囲内であればハードウ
ェアの変更無しで自由に設定出来るという効果がある。 また、本発明は処理速度がＲＡＭのアクセス速度とほぼ
同等であるため、汎用プロセッサを用いたソフトウェア
による処理よりも高速に柔軟な処理を実行できるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す２値画像の近傍処理方
式図である。

【図２】図１における３×３の近傍形状の一変形例を表
わす画素構成とＲＡＭアドレスを示す図である。

【図３】図２と同様の近傍形状の他の変形例を表わす画
素構成とＲＡＭアドレスを示す図である。

【図４】本発明の他の実施例を示す２値画像の近傍処理
方式図である。

【図５】従来の一例を示す２値画像の近傍処理方式図で
ある。

【図６】図５における３×３の画素構成図である。

【符号の説明】 １，３　　　　ラインバッファ ２，４，５　　　　シフトレジスタ ６　　　　セレクタ ７　　　　書込制御回路 ８　　　　ＲＡＭ ９　　　　画素 １０，１０Ａ〜１０Ｄ　　　　無効画素１１，１１Ａ〜
１１Ｄ　　　　無効ビットＬ１　　　　画像データ入力
線 Ｌ２　　　　データ出力線 Ｑ１〜Ｑ３　　　　レジスタ出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　画像データ入力線に接続された複数の
   ラインバッファと、前記入力線および前記ラインバッフ
   ァに接続された複数のシフトレジスタと、前記シフトレ
   ジスタの並列化した出力データを入力するセレクタと、
   入力が予想される近傍画素および注目画素の値を並列化
   したデータを前記セレクタへ出力する書込制御回路と、
   前記セレクタからのアドレスを入力し前記書込制御回路
   の書込制御を受けてデータが書込まれ且つ近傍処理にお
   いては前記書込制御回路の読出制御を受けてデータが読
   出されるＲＡＭとを備え、前記セレクタは前記書込制御
   回路からの書込制御を受けて前記書込制御回路からの前
   記ＲＡＭのアドレスを前記ＲＡＭに出力する一方、近傍
   処理においては前記書込制御回路から切替制御を受けて
   並列化された入力画像データをアドレスとして前記ＲＡ
   Ｍに出力し、また前記書込制御回路は前記並列化したデ
   ータから所望の近傍処理によって得られる結果の値を前
   記ＲＡＭのデータとして前記ＲＡＭへ出力し近傍処理の
   前に予め前記ＲＡＭへの書込制御を行う一方、近傍処理
   においては前記セレクタへの切替制御および前記ＲＡＭ
   の読出制御を行うことを特徴とする２値画像の近傍処理
   方式。