JP2004206387A - 画像処理方法およびプロセッサおよび画像処理装置 - Google Patents
画像処理方法およびプロセッサおよび画像処理装置 Download PDFInfo
- Publication number
- JP2004206387A JP2004206387A JP2002374515A JP2002374515A JP2004206387A JP 2004206387 A JP2004206387 A JP 2004206387A JP 2002374515 A JP2002374515 A JP 2002374515A JP 2002374515 A JP2002374515 A JP 2002374515A JP 2004206387 A JP2004206387 A JP 2004206387A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- register
- image data
- data
- processor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Image Processing (AREA)
- Multi Processors (AREA)
Abstract
【課題】同数のＰＥを備えるSIMD方式プロセッサと比較し、同じ画像処理を実施しながら無効画素割合を減少させ、処理効率化を達成する画像処理方法等を提供する。
【解決手段】プロセッサエレメント数と同じ画素数の第１画像データ範囲を、前記プロセッサエレメントの第１端から順に、該プロセッサエレメントに内蔵の第１レジスタに記憶させ、前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵の第２レジスタに記憶させ、前記第１画像データ範囲の画像処理と第２画像データ範囲の画像処理を、前記第２端のプロセッサエレメントを境に連続する画素データを参照して行う。
【選択図】 図７
【解決手段】プロセッサエレメント数と同じ画素数の第１画像データ範囲を、前記プロセッサエレメントの第１端から順に、該プロセッサエレメントに内蔵の第１レジスタに記憶させ、前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵の第２レジスタに記憶させ、前記第１画像データ範囲の画像処理と第２画像データ範囲の画像処理を、前記第２端のプロセッサエレメントを境に連続する画素データを参照して行う。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、画像処理方法およびプロセッサおよび画像処理装置に関し、特に、同じ数のプロセッサエレメントを備えるＳＩＭＤ方式プロセッサと比較して、同じ画像処理を実施しながら無効画素の割合を減少させ、処理の効率化を達成する画像処理方法およびプロセッサおよび画像処理装置に関する。
【０００２】
【従来の技術】
通常、ＳＩＭＤ（Single Instruction-stream Multiple Data-stream）方式のプロセッサを用いて画像処理を行う場合、水平走査方向にProcessor Element（プロセッサエレメント、以下、ＰＥと記す）を展開する。ＳＩＭＤ方式プロセッサに装備しているＰＥが、水平走査方向の画素数より少ない場合、水平走査方向の画素をＰＥ数単位で分割し、画像処理を複数回反復実施することで、全画素の画像処理を行う。この画像処理方法は、例えば特許文献１に記載されているＳＩＭＤ方式プロセッサにみることができる（特許文献１）。
【０００３】
水平走査方向に480個のデータが並ぶ画像処理を、９６のＰＥを備えるＳＩＭＤ方式プロセッサで処理する場合を考える。この場合、図９に示すように、９６データ単位で５回の反復実施により、全480データの処理を完遂できることが判る。
しかし、フィルター処理などの画像処理を行う場合、注目画素の隣接する画素を参照して処理を行うため、ＳＩＭＤの両端に位置するＰＥでは、隣接ＰＥが存在せず、従って有効な隣接データを参照できず、正しい結果が得られない。
【０００４】
通常、正常な結果を得られない部分を切り捨てて、有効な範囲だけを結果として採用するので、ＳＩＭＤ方式プロセッサに装備されているＰＥ数が、有効範囲と等しいわけではない。
前述の９６のＰＥを備えたＳＩＭＤ方式プロセッサにおいて、隣接データを参照するたびに有効範囲が減少していく様子を、図１０に示す。図１０の例では、２つ隣のデータを参照するフィルター処理を８回行うことで、有効範囲が６４画素に減少している。
【０００５】
次に６４画素に減少した有効範囲で、前述の水平走査方向480画素の処理を行う場合を、図１１に示す。図示のように、全480画素の処理を行うために、7.５回が必要となることが判る。
無効になる画素の数は、フィルター処理の内容で固定であるため、ＳＩＭＤ方式プロセッサに備えられるＰＥ数が小さいほど、有効画素の割合が減少し、効率が悪化する。
【０００６】
【特許文献１】
特開2001-134538号公報（段落番号0015〜0031 図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、近年は画像処理の精度はますます向上しており、水平走査方向の画素は増加する傾向にある。水平走査方向に対し、反復実行を行う方法の場合、反復回数が増加することを意味する。
ＳＩＭＤ方式プロセッサが備えているＰＥ数に対する有効画素範囲の減少は、さらに反復回数の増加につながり、ひいては全体の画像処理に要する時間の増大となる。
【０００８】
そこで本発明の課題は、同じ数のＰＥを備えるＳＩＭＤ方式プロセッサと比較して、同じ画像処理を実施しながら無効画素の割合を減少させ、処理の効率化を達成する画像処理方法およびプロセッサおよび画像処理装置を提供することである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために請求項１の発明は、画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサの1列に装備されたプロセッサエレメント数に応じて分割し、画像処理を行う画像処理方法であって、
前記プロセッサエレメント数と同じ画素数の第１画像データ範囲を、前記プロセッサエレメントの第１端から順に、該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵の第２レジスタに記憶させ、
前記第１画像データ範囲の画像処理と第２画像データ範囲の画像処理を、前記第２端のプロセッサエレメントを境に連続する画素データを参照して行う方法としてある。
【００１０】
このようにすれば、画像処理データをＰＥ数の倍の範囲で読込み、前半と後半の境目で正確な隣接画像データを参照できるので、境目における無効データの発生を防止でき、画像処理の効率化が図れる。
また、前半と後半のデータの並びを逆順にすることで、前半と後半のデータの境目がＰＥアレイの一端だけに集中し、参照画素データが互いに比較的近いＰＥに位置することができる。
【００１１】
また、請求項２では、ＳＩＭＤ方式プロセッサの隣接するプロセッサエレメントが互いのレジスタ内容を参照し演算する第１レジスタバスと、
プロセッサエレメントの演算部へ入力するデータが該プロセッサエレメント内のレジスタか、前記レジスタバスを経て伝えられる隣接するプロセッサエレメントのレジスタか、を選択する第１マルチプレクサと、
プロセッサエレメントアレイの少なくとも一方の端に位置するプロセッサエレメントもしくは端から数個のプロセッサエレメントである端プロセッサエレメントに対応するレジスタからデータを読み出す第２レジスタバスと、
前記端プロセッサエレメントにおいては、存在しない側のレジスタ参照経路の代りとして、前記プロセッサエレメントより１つ多く備えた経路を選択する第２マルチプレクサとを備えた構成としてある。
【００１２】
このようにすれば、端のＰＥレジスタには通常のレジスタバスとは別に第２レジスタバスを備えているため、端に位置するＰＥであっても、範囲を越えての画素データ参照が可能となり、正常な処理結果を得られ、有効範囲の減少を回避できる。従って、画像処理の効率が良くなり処理の高速化が実現できる。
【００１３】
また、請求項３では、画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサに装備されるプロセッサエレメント数に応じて分割し、
プロセッサエレメント数と同じ画素数の第１画像データ範囲を、プロセッサエレメントの第１端から順に該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端から逆順にプロセッサエレメントに内蔵の第２レジスタに記憶させる構成としてある。
【００１４】
このようにすれば、外部入出力装置を介して画像メモリとのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【００１５】
【発明の実施の形態】
以下、本発明を図示の実施の形態に基づいて説明する。
図１に一般的なＳＩＭＤ方式プロセッサの概略構成例を示す。
グロバールプロセッサ１０:このブロックはいわゆるＳＩＳＤタイプのプロセッサであり、プログラムRAMとデータRAMを内蔵し、プログラムを解読し各種制御信号を生成する。
【００１６】
この各種制御信号は内蔵する各種ブロックの制御以外にも、レジスタファイル２０，演算アレイ３０に供給される。また、ＧＰ(グロバールプロセッサ)命令実行時は内蔵する汎用レジスタ、ALU(算術論理演算器)等を使用して各種演算処理，プログラム制御処理を行う。
【００１７】
レジスタファイル２０は、ＰＥ(プロセッサエレメント)命令で処理されるデータを保持している。ＰＥ命令はＳＩＭＤタイプの命令であり、レジスタファイル２０に保持されている複数のデータを同時に同じ処理を行う。
【００１８】
このレジスタファイル２０からのデータの読み出し/書き込みの制御は、グロバールプロセッサ１０からの制御によって行われる。読み出されたデータは演算アレイ３０に送られ、演算アレイ３０での演算処理後にレジスタファイル２０に書き込まれる。また、レジスタファイル２０はプロセッサ外部からのアクセスが可能であり、グロバールプロセッサ１０の制御とは別に、外部から特定のレジスタを読み出し/書き込みが行われる。
【００１９】
演算アレイ３０では、ＰＥ命令の演算処理が行われる。処理の制御は、すべてグロバールプロセッサ１０から行われる。
画像メモリ４０は、処理する元の画像データを記憶し、処理後の画像データを記憶する。
【００２０】
外部入出力装置５０は、画像メモリ４０から処理する元の画像データを読み出し、ＰＥのレジスタファイル２０に書き込む、あるいはレジスタファイル２０から処理後の画像データを読み出し、画像メモリ４０に書き込む。
【００２１】
図２は、一般的なＳＩＭＤ方式プロセッサの詳細な構成例である。
グロバールプロセッサ１０には、該プロセッサ１０のプログラム格納用のプログラムRAM（Program-RAM）と演算データ格納用のデータRAM（Data-RAM）が内蔵されている。
【００２２】
さらに、プログラムのアドレスを保持するプログラムカウンタ(PC)、演算処理のデータ格納のための汎用レジスタであるG0〜G3レジスタ、レジスタ退避，復帰時に退避先データRAMのアドレスを保持しているスタックポインタ(SP）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ(LS）、同じくIRQ時とNMI時の分岐元アドレスを保持するLI，LNレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ(P)が内蔵されている。
【００２３】
これらのレジスタと図示省略の命令デコーダ，ALU，メモリ制御回路，割り込み制御回路，外部I/O制御回路，ＧＰ演算制御回路を使用して、ＧＰ命令の実行が行われる。
ＰＥ命令実行時は、命令デコーダ，図示省略のレジスタファイル制御回路，ＰＥ演算制御回路を使用して、レジスタファイル２０の制御と演算アレイ３０の制御を行う。
【００２４】
レジスタファイル２０には各ＰＥに８ビットのレジスタが複数本内蔵されており、ＰＥ数分の組みがアレイ構成になっている。レジスタはＰＥごとにＲ0、Ｒ1、Ｒ2、．．．と呼ばれている。それぞれのレジスタは演算アレイ３０に対してポートを備えており、８ビットのリード/ライト兼用のバス（以下、レジスタバス）で演算アレイ３０からアクセスされる。図示のレジスタは、紙面の関係により各ＰＥで３本としている。
【００２５】
演算アレイ３０は、１６ビットALUと１６ビットＡレジスタ，１６ビットＦレジスタを内蔵している。ＰＥ命令による演算は、基本的にレジスタファイル２０から読み出されたデータをALUの片側の入力として、もう片側にはＡレジスタの内容を入力として結果をＡレジスタに格納する。従って、ＡレジスタとＲ0〜Ｒ31レジスタとの演算が行われることとなる。
【００２６】
レジスタファイル２０と演算部（演算アレイ３０）との接続に５ｔｏ１のマルチプレクサを置いており、ＰＥ方向で左に１、２つ離れたデータと右に１、２つ離れたデータ、中央のデータを演算対象として選択している。
ＰＥnは、レジスタファイル２０と演算アレイ３０の対応する任意の１組であって、図ではＰＥnを中心に前後２つのＰＥを示しており、ＰＥ全体の一部である。以下の説明では、図の左方向に向かって大きいＰＥ番号がつけられるものとして説明する。
【００２７】
このＰＥnの第１のマルチプレクサに注目すると、入力されている信号はＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2のレジスタバスであり、前後２個のＰＥを参照した演算が可能であることが判る。各ＰＥに１個の画素を配置したとき、２画素隣までを参照するフィルターなどの画像処理が可能である。
【００２８】
レジスタファイル２０に示される最上段のレジスタは、外部入出力装置５０によって内容の読み出し／書き込みが可能なレジスタである。図外の外部入出力装置５０からデータバスとコントロール信号を用いて、任意のレジスタの読み出し／書き込みが可能である。
【００２９】
図３に、図２と同じＳＩＭＤ方式プロセッサで、ＰＥアレイの一端の部分を示す。
グロバールプロセッサ１０の部分は、図２と同じである。ＰＥアレイ部では、図２に示した外部入出力装置５０からのデータバスとコントロール信号と読み出し／書き込みが可能なレジスタは、図３では図示していない。
【００３０】
図示されているＰＥは、右端のＰＥ0からＰＥ４の部分である。各ＰＥは図２と同様の構成であるため、前述のマルチプレクサに入力される信号は、ＰＥ４，ＰＥ3，ＰＥ2までは図２のときと同様に、前後２ＰＥの参照が可能になっている。
【００３１】
ところがＰＥ1にとって２つ前のＰＥ、すなわちＰＥn-2に相当するＰＥは存在しない。同様に、ＰＥ0にとっては１つ前、２つ前のＰＥ、すなわちＰＥn-1、ＰＥn-2に相当するＰＥは存在しない。そのため存在しないＰＥのレジスタバスのデータは固定値となる。例ではGND、すなわち値は"0"となる。
【００３２】
（１）第１の実施形態…請求項１に対応
図４に本実施形態を示し、動作について説明する。
図９を用いて説明した従来方法の画像処理と同じ条件とする。すなわち、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとする。
【００３３】
本実施形態では、１回の処理でＰＥ数の２倍の画素データを読み込んで処理する。
図４を用いて読み込み方法を説明する。図４の上部に示すように連続する192画素データを読み込むものとして、前半画像データ９６と後半画像データ９６を設定する。
【００３４】
前半画像データは、最左端としてd（96）があり、右すなわち前方に向かって順に、d(-95)、d(-94)、．．．、d(-3)、d(-2)、d(-1)と９６個のデータがあり、これらはＰＥ95、ＰＥ94、ＰＥ93、．．．、ＰＥ2、ＰＥ1、ＰＥ0のＲ1にそれぞれ読み込まれる。
後半画像データは、最左端としてd(0)があり、右すなわち前方に向かって順に、d(1)、d(2)、．．．、d(93)、d(94)、d(95)と９６個のデータがあり、これらはＰＥ0、ＰＥ1、ＰＥ2、ＰＥ93、ＰＥ94、ＰＥ95のＲ0にそれぞれ読み込まれる。
【００３５】
192の画像データがレジスタ上にあっても、ＰＥそのものは９６しかないため、実際の画像処理での演算は、同時に９６データ分しか実行できない。そのため、前半／後半に分けて同様の処理を二度実施する。
【００３６】
フィルターなどの画像処理を行う場合、注目画素の隣接画素を参照する。前半画像データの処理において隣接データを参照した場合、d（96）の隣接データのうちd(-97)に相当する隣接データは、どのＰＥにも存在しないため、処理を進めていくうちにこちらの端から無効データが発生する。
一方、d(-1)の隣接データはd(-2)、d(-3)、．．．あるいはd(0)、d(1)、．．．と両方向の隣接データが近いＰＥに存在するため、フィルター処理されたd(-1)のデータは無効データとはならない。
【００３７】
同様に、後半画像データの処理において隣接データを参照した場合、d(95)の隣接データのうちd（96）に相当する隣接データは、どのＰＥにも存在しないため、処理を進めていくうちに、こちらの端から無効データが発生する。
一方、d(0)の隣接データはd(-1)、d(-2)、．．．あるいはd(1)、d(2)、．．．と両方向の隣接データが近いＰＥに存在するため、フィルター処理されたd(0)のデータは無効データとはならない。
【００３８】
以上のように、本実施形態ではＰＥアレイの一端で有効処理範囲の減少を防ぐことができる。
図１１で示した従来の方法と同様の条件、すなわち、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとし、１回の画像処理の過程で端の画素から16データ分が無効になるものとした場合、本実施形態では図７のように示すことができる。
【００３９】
本実施形態では、１回の読み込みで従来の２倍の192データを読み込むが、前半９６データと後半９６データは別に行う必要があるため、２倍の処理ステップを要する。しかし、前半画像データと後半画像データの繋ぎ目付近は、これまでの説明のように無効画素が発生しない。そのため192データのうち中央の160データが有効範囲となる。
【００４０】
これを水平走査方向に展開するとき、480データに対しては３回の処理で行うことができる。１回の処理ステップは従来の２倍なので、実質的には従来の６回分に相当する。従来は、前述のように7.５回分を要していたため、処理の高速化が実現できたことが判る。
【００４１】
（２）第２の実施形態…請求項２に対応
図５に本実施形態を示す。
図５は、図３で示されるＳＩＭＤ方式プロセッサのＰＥの一端と同様の部分を示している。
【００４２】
ＰＥ0との各レジスタには、従来のレジスタバスとは別のバス（以下、第２レジスタバス）が配置されており、各レジスタは対レジスタバスのポートとは別に第２レジスタバスに対してポートを持つ。
ＰＥ1のマルチプレクサは、入力信号としてＰＥn-2に相当するところにＰＥ0の第２レジスタバスを接続する。すなわち、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に相当するのは、ＰＥ3、ＰＥ2ＰＥ1、ＰＥ0、ＰＥ0の第２レジスタバスとなる。
【００４３】
同様にＰＥ0のマルチプレクサは、入力信号としてＰＥn-1に相当するところにＰＥ0の第２レジスタバスを、ＰＥn-2に相当するところにＰＥ1の第２レジスタバスを接続する。すなわち、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に相当するのは、ＰＥ2ＰＥ1、ＰＥ0、ＰＥ0の第２レジスタバス、ＰＥ1の第２レジスタバスとなる。
【００４４】
後半画像データの処理を行う場合を説明する。後半は、ＰＥ0からＰＥ95の方向にデータの方向が一致しているため、ＰＥnでの画像処理時に隣接する画素を参照する、２つ前方画素、１つ前方画素、当該画素、１つ後方画素、２つ後方画素に相当するのは、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2のＲ0ということになる。
【００４５】
図８を用いて読み込み方法を説明する。
後半画像データのＰＥ1のデータはd(1)であって、その２つ後方画素はd(-1)である。ＰＥ1の場合、２つ後方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００４６】
ＰＥ0のＲ1にはd(-1)が格納されているため、このとき第２レジスタバスを経てＰＥ1のマルチプレクサにd(-1)を伝達できるため、ＰＥ1においてもＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(3)、d(2)、d(1)、d(0)、d(-1)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００４７】
後半画像データのＰＥ0のデータはd(0)であって、その２つ後方画素はd(-2)、１つ後方画素はd(-1)である。ＰＥ0の場合、２つ後方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ1の第２レジスタバスに接続され、１つ後方画素に相当するＰＥn-1については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００４８】
ＰＥ1のＲ1にはd(-2)が、ＰＥ0のＲ1にはd(-1)が格納されているため、このとき第２レジスタバスを経てＰＥ0のマルチプレクサにd(-2)あるいはd(-1)を伝達できるため、ＰＥ0においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(2)、d(1)、d(0)、d(-1)、d(-2)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
後半画像データの処理において、ＰＥ1およびＰＥ0の演算結果が信用できるということは、この端における有効範囲の減少はないことになる。
【００４９】
次に前半画像データの処理を行う場合を説明する。
前半は、ＰＥ0からＰＥ95の方向にデータの方向が逆転しているため、ＰＥnでの画像処理時に隣接する画素を参照する、２つ前方画素、１つ前方画素、当該画素、１つ後方画素、２つ後方画素に相当するのは、ＰＥn-２、ＰＥn-1、ＰＥn、ＰＥn+1、ＰＥn+2のＲ1ということになる。
【００５０】
前半画像データのＰＥ1のデータはd(-2)であって、その２つ前方画素はd(0)である。ＰＥ1の場合、２つ前方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
ＰＥ0のＲ0にはd(0)が格納されているため、このとき第２レジスタバスを経てＰＥ1のマルチプレクサにd(0)を伝達できるため、ＰＥ1においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(-4)、d(-3)、d(-2)、d(-1)、d(0)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００５１】
前半画像データのＰＥ0のデータはd(-1)であって、その２つ前方画素はd(1)、１つ前方画素はd(-0)である。ＰＥ0の場合、２つ前方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ1の第２レジスタバスに接続され、１つ前方画素に相当するＰＥn-1については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００５２】
ＰＥ1のＲ0にはd(1)が、ＰＥ0のＲ0にはd(0)が格納されているため、このとき第２レジスタバスを経てＰＥ0のマルチプレクサにd(1)あるいはd(0)を伝達できるため、ＰＥ0においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(-3)、d(-2)、d(-1)、d(0)、d(1)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００５３】
前半画像データの処理において、ＰＥ1およびＰＥ0の演算結果が信用できるということは、この端における有効範囲の減少はないことになる。
なお、説明では本発明の好適例を用いたものであり、本発明がこれに限定されるものではない。例えば、ＳＩＭＤ方式プロセッサにおけるＰＥ0側の一方の端のみについて説明されたが、反対端に対しても同じ効果を得ることができる。また参照画素を前後２画素で例示したが、1画素以上であれば本発明の実現は可能である。
【００５４】
（３）第３の実施形態…請求項３に対応
図６に本実施形態を示す。
図６は、図５で示されるＳＩＭＤ方式プロセッサと同様の部分を示している。図５と異なるのは最上段と２段目に外部入出力装置５０から読み出し／書き込みされるレジスタを追加したことである。
【００５５】
最上段と２段目のレジスタには、外部入出力装置５０からデータバスと読み出し／書き込みをコントロールする信号が導かれており、これらに接続する外部入出力装置５０は、図１に示す画像メモリ４０から、処理前の画像データを読み出し、最上段と２段目に転送できる。
【００５６】
画像メモリ４０上の画像データと、ＰＥアレイ上の画像データの関係は、図４で示した関係が保たれるものとする。図４のＲ0にて示されたレジスタが図６での最上段のレジスタであり、図４のＲ1にて示されたレジスタが図６での２段目のレジスタとなるように転送する。
【００５７】
図６では、外部入出力装置５０に接続するレジスタと、折り返し部分で隣接画素を参照するレジスタを別レジスタとして表示している。この構成でも最上段や２段目に転送されたデータ内容を別のレジスタに転送する命令をＳＩＭＤプロセッサが行えば、２命令で２個のデータの転送が可能であり、処理時間に大きな負担にならない。転送命令は、ＳＩＭＤ方式プロセッサでは一般的なものである。
【００５８】
また、図６では、外部入出力装置５０に接続するレジスタと、折り返し部分で隣接画素を参照するレジスタを別レジスタとして表示しているが、同一のレジスタであってもかまわない。
このように外部入出力装置５０を介して画像メモリ４０とのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【００５９】
（４）類似技術の調査
本発明に類似の従来技術を調査したところ、前記特許文献１以外に下記の２件があった。これらの２件と本発明との相違点を簡単に説明する。
【００６０】
特開2000-20705号公報
プロセッサに装備しているＰＥが、水平走査方向の画素数より少ない場合の課題を目的とする。課題は本発明とほぼ同じであるが、テンポラリレジスタを備え、メインのレジスタと連結してシフト（巡回的に転送）することで実現している点で相違する。
【００６１】
特開平8-180177号公報
水平走査方向のデータよりＳＩＭＤに装備されたＰＥ数が上回る画像処理プロセッサを前提としている点が本発明と異なる。画像データの端部における処理結果の歪みを減少することが目的で、本発明が解決しようとする課題と異なるが、ＳＩＭＤ端部における有効画素の減少を防止するという点では似ている。その方法は、ＰＥアレイの端に新たにＰＥを拡張し、端部の画像データに対し端部のデータを折り返し入力することで、固定のダミーデータ（例えば"0"）より精度を向上させる。
【００６２】
【発明の効果】
以上説明したように本発明によれば、以下の効果を発揮することができる。
請求項１記載の発明によれば、画像処理データをＰＥ数の倍の範囲で読込み、前半と後半の境目で正確な隣接画像データを参照できるため、境目における無効データの発生を防止できるため、画像処理の効率化が図れる。
【００６３】
また、前半と後半のデータの並びを逆順にすることで、前半と後半のデータの境目がＰＥアレイの一端だけに集中し、参照画素データが互いに比較的近いＰＥに位置することができる。
【００６４】
請求項２記載の発明によれば、端のＰＥレジスタには通常のレジスタバスとは別に第２レジスタバスを備えているため、端に位置するＰＥであっても、範囲を越えての画素データ参照が可能となり、正常な処理結果を得られ、有効範囲の減少を回避できる。
従って、画像処理の効率が良くなり処理の高速化が実現できる。
請求項３記載の発明によれば、外部入出力装置を介して画像メモリとのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【図面の簡単な説明】
【図１】本発明を適用する一般的なＳＩＭＤ方式プロセッサの概略構成図である。
【図２】本発明を適用する一般的なＳＩＭＤ方式プロセッサの詳細な構成図である。
【図３】図２と同じＳＩＭＤ方式プロセッサであって、ＰＥアレイの一端の部分を示す図である。
【図４】本発明の第１の実施形態の動作を説明する図である。
【図５】図３で示したＳＩＭＤ方式プロセッサのＰＥの一端と同様の部分を示す図である。
【図６】図５で示したＳＩＭＤ方式プロセッサと同様の部分を示す図である。
【図７】本発明の第１の実施形態における処理を示す図であって、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとし、１回の画像処理の過程で端の画素から16データ分が無効になるものとした場合の図である。
【図８】本発明の第２の実施形態における読み込み方法を説明する図である。
【図９】従来例を示す図であって、９６データ単位で５回の反復実施により、全480データの処理を完遂できることを示す図である。
【図１０】従来例を示す図であって、９６のＰＥを備えたＳＩＭＤ方式プロセッサにおいて、隣接データを参照するたびに有効範囲が減少していく様子を示す図である。
【図１１】従来例を示す図であって、６４画素に減少した有効範囲で、水平走査方向480画素の処理を行う場合を示す図である。
【符号の説明】
１０ グロバールプロセッサ
２０ レジスタファイル
３０ 演算アレイ
４０ 画像メモリ
５０ 外部入出力装置
【発明の属する技術分野】
本発明は、画像処理方法およびプロセッサおよび画像処理装置に関し、特に、同じ数のプロセッサエレメントを備えるＳＩＭＤ方式プロセッサと比較して、同じ画像処理を実施しながら無効画素の割合を減少させ、処理の効率化を達成する画像処理方法およびプロセッサおよび画像処理装置に関する。
【０００２】
【従来の技術】
通常、ＳＩＭＤ（Single Instruction-stream Multiple Data-stream）方式のプロセッサを用いて画像処理を行う場合、水平走査方向にProcessor Element（プロセッサエレメント、以下、ＰＥと記す）を展開する。ＳＩＭＤ方式プロセッサに装備しているＰＥが、水平走査方向の画素数より少ない場合、水平走査方向の画素をＰＥ数単位で分割し、画像処理を複数回反復実施することで、全画素の画像処理を行う。この画像処理方法は、例えば特許文献１に記載されているＳＩＭＤ方式プロセッサにみることができる（特許文献１）。
【０００３】
水平走査方向に480個のデータが並ぶ画像処理を、９６のＰＥを備えるＳＩＭＤ方式プロセッサで処理する場合を考える。この場合、図９に示すように、９６データ単位で５回の反復実施により、全480データの処理を完遂できることが判る。
しかし、フィルター処理などの画像処理を行う場合、注目画素の隣接する画素を参照して処理を行うため、ＳＩＭＤの両端に位置するＰＥでは、隣接ＰＥが存在せず、従って有効な隣接データを参照できず、正しい結果が得られない。
【０００４】
通常、正常な結果を得られない部分を切り捨てて、有効な範囲だけを結果として採用するので、ＳＩＭＤ方式プロセッサに装備されているＰＥ数が、有効範囲と等しいわけではない。
前述の９６のＰＥを備えたＳＩＭＤ方式プロセッサにおいて、隣接データを参照するたびに有効範囲が減少していく様子を、図１０に示す。図１０の例では、２つ隣のデータを参照するフィルター処理を８回行うことで、有効範囲が６４画素に減少している。
【０００５】
次に６４画素に減少した有効範囲で、前述の水平走査方向480画素の処理を行う場合を、図１１に示す。図示のように、全480画素の処理を行うために、7.５回が必要となることが判る。
無効になる画素の数は、フィルター処理の内容で固定であるため、ＳＩＭＤ方式プロセッサに備えられるＰＥ数が小さいほど、有効画素の割合が減少し、効率が悪化する。
【０００６】
【特許文献１】
特開2001-134538号公報（段落番号0015〜0031 図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、近年は画像処理の精度はますます向上しており、水平走査方向の画素は増加する傾向にある。水平走査方向に対し、反復実行を行う方法の場合、反復回数が増加することを意味する。
ＳＩＭＤ方式プロセッサが備えているＰＥ数に対する有効画素範囲の減少は、さらに反復回数の増加につながり、ひいては全体の画像処理に要する時間の増大となる。
【０００８】
そこで本発明の課題は、同じ数のＰＥを備えるＳＩＭＤ方式プロセッサと比較して、同じ画像処理を実施しながら無効画素の割合を減少させ、処理の効率化を達成する画像処理方法およびプロセッサおよび画像処理装置を提供することである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために請求項１の発明は、画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサの1列に装備されたプロセッサエレメント数に応じて分割し、画像処理を行う画像処理方法であって、
前記プロセッサエレメント数と同じ画素数の第１画像データ範囲を、前記プロセッサエレメントの第１端から順に、該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵の第２レジスタに記憶させ、
前記第１画像データ範囲の画像処理と第２画像データ範囲の画像処理を、前記第２端のプロセッサエレメントを境に連続する画素データを参照して行う方法としてある。
【００１０】
このようにすれば、画像処理データをＰＥ数の倍の範囲で読込み、前半と後半の境目で正確な隣接画像データを参照できるので、境目における無効データの発生を防止でき、画像処理の効率化が図れる。
また、前半と後半のデータの並びを逆順にすることで、前半と後半のデータの境目がＰＥアレイの一端だけに集中し、参照画素データが互いに比較的近いＰＥに位置することができる。
【００１１】
また、請求項２では、ＳＩＭＤ方式プロセッサの隣接するプロセッサエレメントが互いのレジスタ内容を参照し演算する第１レジスタバスと、
プロセッサエレメントの演算部へ入力するデータが該プロセッサエレメント内のレジスタか、前記レジスタバスを経て伝えられる隣接するプロセッサエレメントのレジスタか、を選択する第１マルチプレクサと、
プロセッサエレメントアレイの少なくとも一方の端に位置するプロセッサエレメントもしくは端から数個のプロセッサエレメントである端プロセッサエレメントに対応するレジスタからデータを読み出す第２レジスタバスと、
前記端プロセッサエレメントにおいては、存在しない側のレジスタ参照経路の代りとして、前記プロセッサエレメントより１つ多く備えた経路を選択する第２マルチプレクサとを備えた構成としてある。
【００１２】
このようにすれば、端のＰＥレジスタには通常のレジスタバスとは別に第２レジスタバスを備えているため、端に位置するＰＥであっても、範囲を越えての画素データ参照が可能となり、正常な処理結果を得られ、有効範囲の減少を回避できる。従って、画像処理の効率が良くなり処理の高速化が実現できる。
【００１３】
また、請求項３では、画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサに装備されるプロセッサエレメント数に応じて分割し、
プロセッサエレメント数と同じ画素数の第１画像データ範囲を、プロセッサエレメントの第１端から順に該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端から逆順にプロセッサエレメントに内蔵の第２レジスタに記憶させる構成としてある。
【００１４】
このようにすれば、外部入出力装置を介して画像メモリとのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【００１５】
【発明の実施の形態】
以下、本発明を図示の実施の形態に基づいて説明する。
図１に一般的なＳＩＭＤ方式プロセッサの概略構成例を示す。
グロバールプロセッサ１０:このブロックはいわゆるＳＩＳＤタイプのプロセッサであり、プログラムRAMとデータRAMを内蔵し、プログラムを解読し各種制御信号を生成する。
【００１６】
この各種制御信号は内蔵する各種ブロックの制御以外にも、レジスタファイル２０，演算アレイ３０に供給される。また、ＧＰ(グロバールプロセッサ)命令実行時は内蔵する汎用レジスタ、ALU(算術論理演算器)等を使用して各種演算処理，プログラム制御処理を行う。
【００１７】
レジスタファイル２０は、ＰＥ(プロセッサエレメント)命令で処理されるデータを保持している。ＰＥ命令はＳＩＭＤタイプの命令であり、レジスタファイル２０に保持されている複数のデータを同時に同じ処理を行う。
【００１８】
このレジスタファイル２０からのデータの読み出し/書き込みの制御は、グロバールプロセッサ１０からの制御によって行われる。読み出されたデータは演算アレイ３０に送られ、演算アレイ３０での演算処理後にレジスタファイル２０に書き込まれる。また、レジスタファイル２０はプロセッサ外部からのアクセスが可能であり、グロバールプロセッサ１０の制御とは別に、外部から特定のレジスタを読み出し/書き込みが行われる。
【００１９】
演算アレイ３０では、ＰＥ命令の演算処理が行われる。処理の制御は、すべてグロバールプロセッサ１０から行われる。
画像メモリ４０は、処理する元の画像データを記憶し、処理後の画像データを記憶する。
【００２０】
外部入出力装置５０は、画像メモリ４０から処理する元の画像データを読み出し、ＰＥのレジスタファイル２０に書き込む、あるいはレジスタファイル２０から処理後の画像データを読み出し、画像メモリ４０に書き込む。
【００２１】
図２は、一般的なＳＩＭＤ方式プロセッサの詳細な構成例である。
グロバールプロセッサ１０には、該プロセッサ１０のプログラム格納用のプログラムRAM（Program-RAM）と演算データ格納用のデータRAM（Data-RAM）が内蔵されている。
【００２２】
さらに、プログラムのアドレスを保持するプログラムカウンタ(PC)、演算処理のデータ格納のための汎用レジスタであるG0〜G3レジスタ、レジスタ退避，復帰時に退避先データRAMのアドレスを保持しているスタックポインタ(SP）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ(LS）、同じくIRQ時とNMI時の分岐元アドレスを保持するLI，LNレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ(P)が内蔵されている。
【００２３】
これらのレジスタと図示省略の命令デコーダ，ALU，メモリ制御回路，割り込み制御回路，外部I/O制御回路，ＧＰ演算制御回路を使用して、ＧＰ命令の実行が行われる。
ＰＥ命令実行時は、命令デコーダ，図示省略のレジスタファイル制御回路，ＰＥ演算制御回路を使用して、レジスタファイル２０の制御と演算アレイ３０の制御を行う。
【００２４】
レジスタファイル２０には各ＰＥに８ビットのレジスタが複数本内蔵されており、ＰＥ数分の組みがアレイ構成になっている。レジスタはＰＥごとにＲ0、Ｒ1、Ｒ2、．．．と呼ばれている。それぞれのレジスタは演算アレイ３０に対してポートを備えており、８ビットのリード/ライト兼用のバス（以下、レジスタバス）で演算アレイ３０からアクセスされる。図示のレジスタは、紙面の関係により各ＰＥで３本としている。
【００２５】
演算アレイ３０は、１６ビットALUと１６ビットＡレジスタ，１６ビットＦレジスタを内蔵している。ＰＥ命令による演算は、基本的にレジスタファイル２０から読み出されたデータをALUの片側の入力として、もう片側にはＡレジスタの内容を入力として結果をＡレジスタに格納する。従って、ＡレジスタとＲ0〜Ｒ31レジスタとの演算が行われることとなる。
【００２６】
レジスタファイル２０と演算部（演算アレイ３０）との接続に５ｔｏ１のマルチプレクサを置いており、ＰＥ方向で左に１、２つ離れたデータと右に１、２つ離れたデータ、中央のデータを演算対象として選択している。
ＰＥnは、レジスタファイル２０と演算アレイ３０の対応する任意の１組であって、図ではＰＥnを中心に前後２つのＰＥを示しており、ＰＥ全体の一部である。以下の説明では、図の左方向に向かって大きいＰＥ番号がつけられるものとして説明する。
【００２７】
このＰＥnの第１のマルチプレクサに注目すると、入力されている信号はＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2のレジスタバスであり、前後２個のＰＥを参照した演算が可能であることが判る。各ＰＥに１個の画素を配置したとき、２画素隣までを参照するフィルターなどの画像処理が可能である。
【００２８】
レジスタファイル２０に示される最上段のレジスタは、外部入出力装置５０によって内容の読み出し／書き込みが可能なレジスタである。図外の外部入出力装置５０からデータバスとコントロール信号を用いて、任意のレジスタの読み出し／書き込みが可能である。
【００２９】
図３に、図２と同じＳＩＭＤ方式プロセッサで、ＰＥアレイの一端の部分を示す。
グロバールプロセッサ１０の部分は、図２と同じである。ＰＥアレイ部では、図２に示した外部入出力装置５０からのデータバスとコントロール信号と読み出し／書き込みが可能なレジスタは、図３では図示していない。
【００３０】
図示されているＰＥは、右端のＰＥ0からＰＥ４の部分である。各ＰＥは図２と同様の構成であるため、前述のマルチプレクサに入力される信号は、ＰＥ４，ＰＥ3，ＰＥ2までは図２のときと同様に、前後２ＰＥの参照が可能になっている。
【００３１】
ところがＰＥ1にとって２つ前のＰＥ、すなわちＰＥn-2に相当するＰＥは存在しない。同様に、ＰＥ0にとっては１つ前、２つ前のＰＥ、すなわちＰＥn-1、ＰＥn-2に相当するＰＥは存在しない。そのため存在しないＰＥのレジスタバスのデータは固定値となる。例ではGND、すなわち値は"0"となる。
【００３２】
（１）第１の実施形態…請求項１に対応
図４に本実施形態を示し、動作について説明する。
図９を用いて説明した従来方法の画像処理と同じ条件とする。すなわち、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとする。
【００３３】
本実施形態では、１回の処理でＰＥ数の２倍の画素データを読み込んで処理する。
図４を用いて読み込み方法を説明する。図４の上部に示すように連続する192画素データを読み込むものとして、前半画像データ９６と後半画像データ９６を設定する。
【００３４】
前半画像データは、最左端としてd（96）があり、右すなわち前方に向かって順に、d(-95)、d(-94)、．．．、d(-3)、d(-2)、d(-1)と９６個のデータがあり、これらはＰＥ95、ＰＥ94、ＰＥ93、．．．、ＰＥ2、ＰＥ1、ＰＥ0のＲ1にそれぞれ読み込まれる。
後半画像データは、最左端としてd(0)があり、右すなわち前方に向かって順に、d(1)、d(2)、．．．、d(93)、d(94)、d(95)と９６個のデータがあり、これらはＰＥ0、ＰＥ1、ＰＥ2、ＰＥ93、ＰＥ94、ＰＥ95のＲ0にそれぞれ読み込まれる。
【００３５】
192の画像データがレジスタ上にあっても、ＰＥそのものは９６しかないため、実際の画像処理での演算は、同時に９６データ分しか実行できない。そのため、前半／後半に分けて同様の処理を二度実施する。
【００３６】
フィルターなどの画像処理を行う場合、注目画素の隣接画素を参照する。前半画像データの処理において隣接データを参照した場合、d（96）の隣接データのうちd(-97)に相当する隣接データは、どのＰＥにも存在しないため、処理を進めていくうちにこちらの端から無効データが発生する。
一方、d(-1)の隣接データはd(-2)、d(-3)、．．．あるいはd(0)、d(1)、．．．と両方向の隣接データが近いＰＥに存在するため、フィルター処理されたd(-1)のデータは無効データとはならない。
【００３７】
同様に、後半画像データの処理において隣接データを参照した場合、d(95)の隣接データのうちd（96）に相当する隣接データは、どのＰＥにも存在しないため、処理を進めていくうちに、こちらの端から無効データが発生する。
一方、d(0)の隣接データはd(-1)、d(-2)、．．．あるいはd(1)、d(2)、．．．と両方向の隣接データが近いＰＥに存在するため、フィルター処理されたd(0)のデータは無効データとはならない。
【００３８】
以上のように、本実施形態ではＰＥアレイの一端で有効処理範囲の減少を防ぐことができる。
図１１で示した従来の方法と同様の条件、すなわち、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとし、１回の画像処理の過程で端の画素から16データ分が無効になるものとした場合、本実施形態では図７のように示すことができる。
【００３９】
本実施形態では、１回の読み込みで従来の２倍の192データを読み込むが、前半９６データと後半９６データは別に行う必要があるため、２倍の処理ステップを要する。しかし、前半画像データと後半画像データの繋ぎ目付近は、これまでの説明のように無効画素が発生しない。そのため192データのうち中央の160データが有効範囲となる。
【００４０】
これを水平走査方向に展開するとき、480データに対しては３回の処理で行うことができる。１回の処理ステップは従来の２倍なので、実質的には従来の６回分に相当する。従来は、前述のように7.５回分を要していたため、処理の高速化が実現できたことが判る。
【００４１】
（２）第２の実施形態…請求項２に対応
図５に本実施形態を示す。
図５は、図３で示されるＳＩＭＤ方式プロセッサのＰＥの一端と同様の部分を示している。
【００４２】
ＰＥ0との各レジスタには、従来のレジスタバスとは別のバス（以下、第２レジスタバス）が配置されており、各レジスタは対レジスタバスのポートとは別に第２レジスタバスに対してポートを持つ。
ＰＥ1のマルチプレクサは、入力信号としてＰＥn-2に相当するところにＰＥ0の第２レジスタバスを接続する。すなわち、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に相当するのは、ＰＥ3、ＰＥ2ＰＥ1、ＰＥ0、ＰＥ0の第２レジスタバスとなる。
【００４３】
同様にＰＥ0のマルチプレクサは、入力信号としてＰＥn-1に相当するところにＰＥ0の第２レジスタバスを、ＰＥn-2に相当するところにＰＥ1の第２レジスタバスを接続する。すなわち、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に相当するのは、ＰＥ2ＰＥ1、ＰＥ0、ＰＥ0の第２レジスタバス、ＰＥ1の第２レジスタバスとなる。
【００４４】
後半画像データの処理を行う場合を説明する。後半は、ＰＥ0からＰＥ95の方向にデータの方向が一致しているため、ＰＥnでの画像処理時に隣接する画素を参照する、２つ前方画素、１つ前方画素、当該画素、１つ後方画素、２つ後方画素に相当するのは、ＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2のＲ0ということになる。
【００４５】
図８を用いて読み込み方法を説明する。
後半画像データのＰＥ1のデータはd(1)であって、その２つ後方画素はd(-1)である。ＰＥ1の場合、２つ後方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００４６】
ＰＥ0のＲ1にはd(-1)が格納されているため、このとき第２レジスタバスを経てＰＥ1のマルチプレクサにd(-1)を伝達できるため、ＰＥ1においてもＰＥn+２ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(3)、d(2)、d(1)、d(0)、d(-1)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００４７】
後半画像データのＰＥ0のデータはd(0)であって、その２つ後方画素はd(-2)、１つ後方画素はd(-1)である。ＰＥ0の場合、２つ後方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ1の第２レジスタバスに接続され、１つ後方画素に相当するＰＥn-1については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００４８】
ＰＥ1のＲ1にはd(-2)が、ＰＥ0のＲ1にはd(-1)が格納されているため、このとき第２レジスタバスを経てＰＥ0のマルチプレクサにd(-2)あるいはd(-1)を伝達できるため、ＰＥ0においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(2)、d(1)、d(0)、d(-1)、d(-2)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
後半画像データの処理において、ＰＥ1およびＰＥ0の演算結果が信用できるということは、この端における有効範囲の減少はないことになる。
【００４９】
次に前半画像データの処理を行う場合を説明する。
前半は、ＰＥ0からＰＥ95の方向にデータの方向が逆転しているため、ＰＥnでの画像処理時に隣接する画素を参照する、２つ前方画素、１つ前方画素、当該画素、１つ後方画素、２つ後方画素に相当するのは、ＰＥn-２、ＰＥn-1、ＰＥn、ＰＥn+1、ＰＥn+2のＲ1ということになる。
【００５０】
前半画像データのＰＥ1のデータはd(-2)であって、その２つ前方画素はd(0)である。ＰＥ1の場合、２つ前方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
ＰＥ0のＲ0にはd(0)が格納されているため、このとき第２レジスタバスを経てＰＥ1のマルチプレクサにd(0)を伝達できるため、ＰＥ1においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(-4)、d(-3)、d(-2)、d(-1)、d(0)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００５１】
前半画像データのＰＥ0のデータはd(-1)であって、その２つ前方画素はd(1)、１つ前方画素はd(-0)である。ＰＥ0の場合、２つ前方画素に相当するＰＥn-2については、図５の構成例に従いＰＥ1の第２レジスタバスに接続され、１つ前方画素に相当するＰＥn-1については、図５の構成例に従いＰＥ0の第２レジスタバスに接続される。
【００５２】
ＰＥ1のＲ0にはd(1)が、ＰＥ0のＲ0にはd(0)が格納されているため、このとき第２レジスタバスを経てＰＥ0のマルチプレクサにd(1)あるいはd(0)を伝達できるため、ＰＥ0においてもＰＥn+２、ＰＥn+1、ＰＥn、ＰＥn-1、ＰＥn-2に対応するデータとして、d(-3)、d(-2)、d(-1)、d(0)、d(1)となり、すべてが正しい参照データを得ることができ、処理結果は信用できる。
【００５３】
前半画像データの処理において、ＰＥ1およびＰＥ0の演算結果が信用できるということは、この端における有効範囲の減少はないことになる。
なお、説明では本発明の好適例を用いたものであり、本発明がこれに限定されるものではない。例えば、ＳＩＭＤ方式プロセッサにおけるＰＥ0側の一方の端のみについて説明されたが、反対端に対しても同じ効果を得ることができる。また参照画素を前後２画素で例示したが、1画素以上であれば本発明の実現は可能である。
【００５４】
（３）第３の実施形態…請求項３に対応
図６に本実施形態を示す。
図６は、図５で示されるＳＩＭＤ方式プロセッサと同様の部分を示している。図５と異なるのは最上段と２段目に外部入出力装置５０から読み出し／書き込みされるレジスタを追加したことである。
【００５５】
最上段と２段目のレジスタには、外部入出力装置５０からデータバスと読み出し／書き込みをコントロールする信号が導かれており、これらに接続する外部入出力装置５０は、図１に示す画像メモリ４０から、処理前の画像データを読み出し、最上段と２段目に転送できる。
【００５６】
画像メモリ４０上の画像データと、ＰＥアレイ上の画像データの関係は、図４で示した関係が保たれるものとする。図４のＲ0にて示されたレジスタが図６での最上段のレジスタであり、図４のＲ1にて示されたレジスタが図６での２段目のレジスタとなるように転送する。
【００５７】
図６では、外部入出力装置５０に接続するレジスタと、折り返し部分で隣接画素を参照するレジスタを別レジスタとして表示している。この構成でも最上段や２段目に転送されたデータ内容を別のレジスタに転送する命令をＳＩＭＤプロセッサが行えば、２命令で２個のデータの転送が可能であり、処理時間に大きな負担にならない。転送命令は、ＳＩＭＤ方式プロセッサでは一般的なものである。
【００５８】
また、図６では、外部入出力装置５０に接続するレジスタと、折り返し部分で隣接画素を参照するレジスタを別レジスタとして表示しているが、同一のレジスタであってもかまわない。
このように外部入出力装置５０を介して画像メモリ４０とのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【００５９】
（４）類似技術の調査
本発明に類似の従来技術を調査したところ、前記特許文献１以外に下記の２件があった。これらの２件と本発明との相違点を簡単に説明する。
【００６０】
特開2000-20705号公報
プロセッサに装備しているＰＥが、水平走査方向の画素数より少ない場合の課題を目的とする。課題は本発明とほぼ同じであるが、テンポラリレジスタを備え、メインのレジスタと連結してシフト（巡回的に転送）することで実現している点で相違する。
【００６１】
特開平8-180177号公報
水平走査方向のデータよりＳＩＭＤに装備されたＰＥ数が上回る画像処理プロセッサを前提としている点が本発明と異なる。画像データの端部における処理結果の歪みを減少することが目的で、本発明が解決しようとする課題と異なるが、ＳＩＭＤ端部における有効画素の減少を防止するという点では似ている。その方法は、ＰＥアレイの端に新たにＰＥを拡張し、端部の画像データに対し端部のデータを折り返し入力することで、固定のダミーデータ（例えば"0"）より精度を向上させる。
【００６２】
【発明の効果】
以上説明したように本発明によれば、以下の効果を発揮することができる。
請求項１記載の発明によれば、画像処理データをＰＥ数の倍の範囲で読込み、前半と後半の境目で正確な隣接画像データを参照できるため、境目における無効データの発生を防止できるため、画像処理の効率化が図れる。
【００６３】
また、前半と後半のデータの並びを逆順にすることで、前半と後半のデータの境目がＰＥアレイの一端だけに集中し、参照画素データが互いに比較的近いＰＥに位置することができる。
【００６４】
請求項２記載の発明によれば、端のＰＥレジスタには通常のレジスタバスとは別に第２レジスタバスを備えているため、端に位置するＰＥであっても、範囲を越えての画素データ参照が可能となり、正常な処理結果を得られ、有効範囲の減少を回避できる。
従って、画像処理の効率が良くなり処理の高速化が実現できる。
請求項３記載の発明によれば、外部入出力装置を介して画像メモリとのデータ転送を行うことで、画像データを請求項１で示す効果のある配置に転送できる。
【図面の簡単な説明】
【図１】本発明を適用する一般的なＳＩＭＤ方式プロセッサの概略構成図である。
【図２】本発明を適用する一般的なＳＩＭＤ方式プロセッサの詳細な構成図である。
【図３】図２と同じＳＩＭＤ方式プロセッサであって、ＰＥアレイの一端の部分を示す図である。
【図４】本発明の第１の実施形態の動作を説明する図である。
【図５】図３で示したＳＩＭＤ方式プロセッサのＰＥの一端と同様の部分を示す図である。
【図６】図５で示したＳＩＭＤ方式プロセッサと同様の部分を示す図である。
【図７】本発明の第１の実施形態における処理を示す図であって、９６個のＰＥを備えるＳＩＭＤ方式プロセッサで、水平走査方向に480画素データを処理するものとし、１回の画像処理の過程で端の画素から16データ分が無効になるものとした場合の図である。
【図８】本発明の第２の実施形態における読み込み方法を説明する図である。
【図９】従来例を示す図であって、９６データ単位で５回の反復実施により、全480データの処理を完遂できることを示す図である。
【図１０】従来例を示す図であって、９６のＰＥを備えたＳＩＭＤ方式プロセッサにおいて、隣接データを参照するたびに有効範囲が減少していく様子を示す図である。
【図１１】従来例を示す図であって、６４画素に減少した有効範囲で、水平走査方向480画素の処理を行う場合を示す図である。
【符号の説明】
１０ グロバールプロセッサ
２０ レジスタファイル
３０ 演算アレイ
４０ 画像メモリ
５０ 外部入出力装置
Claims (3)
- 画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサの1列に装備されたプロセッサエレメント数に応じて分割し、画像処理を行う画像処理方法であって、
前記プロセッサエレメント数と同じ画素数の第１画像データ範囲を、前記プロセッサエレメントの第１端から順に、該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵の第２レジスタに記憶させ、
前記第１画像データ範囲の画像処理と第２画像データ範囲の画像処理を、前記第２端のプロセッサエレメントを境に連続する画素データを参照して行うことを特徴とする画像処理方法。 - ＳＩＭＤ方式プロセッサの隣接するプロセッサエレメントが互いのレジスタ内容を参照し演算する第１レジスタバスと、
プロセッサエレメントの演算部へ入力するデータが該プロセッサエレメント内のレジスタか、前記レジスタバスを経て伝えられる隣接するプロセッサエレメントのレジスタか、を選択する第１マルチプレクサと、
プロセッサエレメントアレイの少なくとも一方の端に位置するプロセッサエレメントもしくは端から数個のプロセッサエレメントである端プロセッサエレメントに対応するレジスタからデータを読み出す第２レジスタバスと、
前記端プロセッサエレメントにおいては、存在しない側のレジスタ参照経路の代りとして、前記プロセッサエレメントより１つ多く備えた経路を選択する第２マルチプレクサと
を備えたことを特徴とするプロセッサ。 - 画像データの主走査方向に連続する画素を、ＳＩＭＤ方式プロセッサに装備されるプロセッサエレメント数に応じて分割し、
プロセッサエレメント数と同じ画素数の第１画像データ範囲を、プロセッサエレメントの第１端から順に該プロセッサエレメントに内蔵の第１レジスタに記憶させ、
前記第１画像データ範囲に続くプロセッサエレメント数と同じ画素数の第２画像データ範囲を、前記第１端の反対端である第２端から逆順にプロセッサエレメントに内蔵の第２レジスタに記憶させることを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374515A JP2004206387A (ja) | 2002-12-25 | 2002-12-25 | 画像処理方法およびプロセッサおよび画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002374515A JP2004206387A (ja) | 2002-12-25 | 2002-12-25 | 画像処理方法およびプロセッサおよび画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004206387A true JP2004206387A (ja) | 2004-07-22 |
Family
ID=32812522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002374515A Pending JP2004206387A (ja) | 2002-12-25 | 2002-12-25 | 画像処理方法およびプロセッサおよび画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004206387A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073010A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | Ｓｉｍｄ方式プロセッサ、当該ｓｉｍｄ方式プロセッサを利用する画像処理方法、及び画像処理装置 |
| JP2009037295A (ja) * | 2007-07-31 | 2009-02-19 | Ricoh Co Ltd | 並列プロセッサ用組み込みプログラム開発装置 |
| JP2012190389A (ja) * | 2011-03-14 | 2012-10-04 | Ricoh Co Ltd | プロセッサ装置及びその演算方法 |
-
2002
- 2002-12-25 JP JP2002374515A patent/JP2004206387A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073010A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | Ｓｉｍｄ方式プロセッサ、当該ｓｉｍｄ方式プロセッサを利用する画像処理方法、及び画像処理装置 |
| JP2009037295A (ja) * | 2007-07-31 | 2009-02-19 | Ricoh Co Ltd | 並列プロセッサ用組み込みプログラム開発装置 |
| JP2012190389A (ja) * | 2011-03-14 | 2012-10-04 | Ricoh Co Ltd | プロセッサ装置及びその演算方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6208772B1 (en) | Data processing system for logically adjacent data samples such as image data in a machine vision system | |
| JP2009223758A (ja) | 画像処理装置 | |
| US20020174325A1 (en) | SIMD type microprocessor and a method of sort processing | |
| JP2008181361A (ja) | データ処理装置、画像処理装置、及びデータ処理プログラム | |
| JP2007073010A (ja) | Ｓｉｍｄ方式プロセッサ、当該ｓｉｍｄ方式プロセッサを利用する画像処理方法、及び画像処理装置 | |
| JP2004206387A (ja) | 画像処理方法およびプロセッサおよび画像処理装置 | |
| JP2006350907A (ja) | Ｓｉｍｄ型マイクロプロセッサ、データ転送装置、及びデータ変換装置 | |
| JPH11312085A (ja) | プロセッサ | |
| JP4482356B2 (ja) | Ｓｉｍｄプロセッサを用いた画像処理方法及び画像処理装置 | |
| JP4408113B2 (ja) | 信号処理方法 | |
| JP4868607B2 (ja) | Ｓｉｍｄ型マイクロプロセッサ | |
| JP2005189966A (ja) | 画像処理装置 | |
| JP3969580B2 (ja) | データ処理装置、画像処理装置、画像形成装置、プログラム及び記憶媒体 | |
| JP2008071037A (ja) | Ｓｉｍｄ型マイクロプロセッサ | |
| JP5369669B2 (ja) | Ｓｉｍｄ型マイクロプロセッサ | |
| JP2010033426A (ja) | Ｓｉｍｄ型マイクロプロセッサおよび演算方法 | |
| JP2004192405A (ja) | Ｓｉｍｄ型プロセッサ | |
| JP2003216950A (ja) | パターンマッチングなどを行なうためのｓｉｍｄ型マイクロプロセッサ | |
| JP3742745B2 (ja) | 演算処理装置 | |
| JP2004252825A (ja) | Ｐｅに故障発生してもデータ転送し得るｓｉｍｄ型マイクロプロセッサ | |
| JP2011134085A (ja) | 画像処理装置 | |
| JP4346039B2 (ja) | データ処理装置 | |
| JP2001084171A (ja) | 画像処理装置 | |
| JPS6398056A (ja) | Ｄｍａ制御回路 | |
| JP2001202351A (ja) | Ｓｉｍｄ型プロセッサ |