JP2003216950A - パターンマッチングなどを行なうためのｓｉｍｄ型マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ＳＩＭＤ型マイクロプロセッサにおいて、簡
単な構成で高速にパターンマッチングを行う。 【解決手段】 複数のプロセッサエレメントを有するＳ
ＩＭＤ型マイクロプロセッサを含む画像処理装置におい
て、各プロセッサエレメントが内蔵する汎用レジスタに
プロセッサ外部からアクセスするためのデータ転送用ポ
ートに接続されたデータ転送装置を有し、該データ転送
装置は、テーブル変換を行うためのルックアップテーブ
ルと、該ルックアップテーブルに格納されているデータ
を格納し、更にパイプライン遅延するための複数のレジ
スタとを、有し、該ルックアップテーブルの入力アドレ
スとして、データ転送用ポートより出力されるデータ
と、該ルックアップテーブルの出力をパイプライン遅延
するための該レジスタのデータとを、合成したものを用
いることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ、特にＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉ
ｏｎ−ｓｔｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ−ｓ
ｔｒｅａｍ）型のマイクロプロセッサを含む、画像処理
装置に関する。

【０００２】

【従来の技術】ＳＩＭＤ型マイクロプロセッサでは、複
数のデータに対して１つの命令で同時に同一の演算処理
が実行可能である。この構造により、演算は同一である
がデータ量が非常に多い処理（特に、画像処理）に係る
用途において、頻用される。

【０００３】ＳＩＭＤ型マイクロプロセッサにおける通
常の画像処理では、複数の演算ユニット（Ｐｒｏｃｅｓ
ｓｏｒ Ｅｌｅｍｅｎｔ［ＰＥ］；プロセッサエレメン
ト）を主走査方向に対応する方向に並べ、同一の演算を
同時に複数のデータに対して実行する。このことにより
高速な演算処理が可能となっている。

【０００４】ところで、画像処理においては、画像情報
の中からある特徴量を検出する処理が頻繁に現れる。例
えばエッジ検出や孤立点検出などはそれらの処理に含ま
れるが、いずれも画像処理において重要な処理である。
それらの処理にはパターンマッチングという手法が取ら
れることが多い。パターンマッチングとは、注目画素の
周辺、例えば注目画素を中央に含む３×３の画素（縦３
画素、横３画素）のデータが、ある所定のパターンと一
致する場合に、画像処理上の特徴点を検出した、とする
手法である。通常のＡＳＩＣにおいては、所定のパター
ンとの比較ではパターン数分だけ設定されたパイプライ
ンを利用して処理を実施する。このように、ＡＳＩＣ
は、簡単なハードウェア構成でパターンマッチングを実
現していることが多い。

【０００５】しかし、マイクロプロセッサ、特にＳＩＭ
Ｄ型マイクロプロセッサを用いて、パターンマッチング
に係る処理を実施しようとするならば、かなりのサイク
ル数がかかってしまう。処理をプログラムで実現せねば
ならず、然もそのプログラムでは、対象画素と隣接する
画素のデータを参照しながら、定められたパターンと一
致するかどうかを比較する作業がなされなければならな
いから、である。

【０００６】このことを回避するため、通常のマイクロ
プロセッサでは、画素データが２値化あるいは３値化さ
れていることが多いことから、パターンマッチングを行
う前に隣接するＰＥの画素データをビットパックしてか
ら比較を行う、という手法が取られてきた。

【０００７】例えば、特第０２８１２２９２号や特表平
１１−５０５６４０号には、隣接する複数のＰＥのデー
タを１ビットずつずらして入力し一度にビットパックす
ることを可能にする構成について、開示されている。こ
の構成においては、ビットパックが１命令で実行され得
るので、ビットパックが何回も必要とされる処理では非
常に有利である。

【０００８】更に、ビットパック後のデータを用いてパ
ターンマッチングを高速化するためには、テーブル参照
用のメモリを用いて、テーブル変換を行う、という方法
が想定され得る。

【０００９】詳しく言うと、特開平５−６７２０３号で
は、各ＰＥの出力シフトレジスタからデータを出力し、
そのデータを外部のテーブルメモリのアドレスとして入
力し、そのテーブルメモリから出力されるデータを入力
シフトレジスタから入力する、という構成について開示
されている。全データの処理にはＰＥ数以上のサイクル
が必要となるが、ＳＩＭＤ型マイクロプロセッサ外部の
転送装置が転送を行っている間にプロセッサ自体は別の
処理を行えるということ、及び、構成が簡単であるとい
うことが、利点である。

【００１０】また、特第０２８１２２９２号のＳＩＭＤ
型マイクロプロセッサでは、ＰＥ数のポートを持つ（一
つの）メモリによりテーブル参照が行なわれ、特表平１
１−５０５６４０号のＳＩＭＤ型マイクロプロセッサで
は、全てのＰＥが備えるメモリによりテーブル参照が行
なわれる。いずれも処理時間は高速だが、前者ではＰＥ
数のポートを持つメモリの、後者では各ＰＥが備えるメ
モリの、いずれもコストが高くなってしまう。

【００１１】そもそも、パターンマッチングにてテーブ
ル変換を利用する場合には、パターンマッチングに用い
られる画素の個数がそのままテーブルのアドレスの桁数
となるため、画素数の多いパターンマッチングになると
テーブルに必要なメモリ容量が膨大になってしまう、と
いうことを考慮する必要がある。

【００１２】上記以外にパターンマッチング自体を高速
化する手法として、ＳＩＭＤ型マイクロプロセッサの外
部にパターンマッチング専用のハードウェアを設ける、
というものがあるが、パターン数、若しくはパターンマ
ッチングを行う画素数などの、自由度が少なくなる欠点
がある。

【００１３】

【発明が解決しようとする課題】本発明は、上記の技術
を鑑みて、ＳＩＭＤ型マイクロプロセッサにおいて、簡
単な構成で高速にパターンマッチングを行うことを目的
とする。

【００１４】

【課題を解決するための手段】本発明は、上記の目的を
達成するために為されたものである。本発明に係る請求
項１に記載の画像処理装置は、複数のデータを処理する
ための複数のプロセッサエレメントを有するＳＩＭＤ型
マイクロプロセッサを含む、画像処理装置である。その
画像処理装置において、各プロセッサエレメントが内蔵
する汎用レジスタにプロセッサ外部からアクセスするた
めのデータ転送用ポートに接続されたデータ転送装置を
有し、該データ転送装置は、テーブル変換を行うための
ルックアップテーブルと、該ルックアップテーブルに格
納されているデータを格納し、更にパイプライン遅延す
るための複数のレジスタとを、有し、該ルックアップテ
ーブルの入力アドレスとして、データ転送用ポートより
出力されるデータと、該ルックアップテーブルの出力を
パイプライン遅延するための該レジスタのデータとを、
合成したものを用いることを特徴とする。

【００１５】本発明に係る請求項２に記載の画像処理装
置は、該ルックアップテーブルの入力アドレスとして合
成のためにデータを出力する、データ転送用ポートが、
複数であることを特徴とする、請求項１に記載の画像処
理装置である。

【００１６】本発明に係る請求項３に記載の画像処理装
置は、ルックアップテーブルのデータをパイプライン遅
延するためのレジスタの値を、データ転送の直前に移送
し得る別のレジスタであって、それぞれの上記レジスタ
に１対１にて対応する、別のレジスタを、データ転送装
置が有し、それらの別のレジスタの値は、プロセッサエ
レメント番号により指定されたプロセッサエレメントの
レジスタのデータが処理されるまで、対応するレジスタ
の値によって更新されることを特徴とする、請求項１又
は請求項２に記載の画像処理装置である。

【００１７】本発明に係る請求項４に記載の画像処理装
置は、データ転送装置と、メモリの間に接続を制御する
メモリスイッチを介し、メモリを該データ転送装置以外
のデータ転送装置にも接続することが可能であることを
特徴とする、請求項１又は請求項３に記載の画像処理装
置である。

【００１８】

【発明の実施の形態】以下、図面を参照して、本発明に
係る好適な実施形態を説明する。

【００１９】図１は、本発明に係る画像処理装置１の構
成を示すブロック図である。該画像処理装置１は、ＳＩ
ＭＤ型マイクロプロセッサ２、メモリコントローラ１
１、及びメモリ１５を含む。更に該ＳＩＭＤ型マイクロ
プロセッサ２は、概略、グローバルプロセッサ４、レジ
スタファイル６、演算アレイ８、及び外部インタフェー
ス７から構成される。

【００２０】（１）グローバルプロセッサ４ このグローバルプロセッサ４そのものは、いわゆるＳＩ
ＳＤ型のプロセッサであり、プログラムＲＡＭ１０とデ
ータＲＡＭ１２を内蔵し（図２参照）、プログラムを解
読し各種制御信号を生成する。この制御信号は内蔵する
各種ブロック以外に、レジスタファイル６、演算アレイ
８、及びメモリコントローラ１１にも供給される。ま
た、ＧＰ（グローバルプロセッサ）命令実行時は内蔵す
る汎用レジスタ、ＡＬＵ（算術論理演算器）等を使用し
て各種演算処理、プログラム制御処理をおこなう。

【００２１】（２）レジスタファイル６ ＰＥ（プロセッサエレメント）命令で処理されるデータ
を保持している。ＰＥ（プロセッサエレメント）３は、
公知のように、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕ
ｃｔｉｏｎ−Ｓｔｒｅａｍ，Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａ−Ｓｔｒｅａｍ）型マイクロプロセッサにおいて個別
の演算を実行する構成単位である。図２のレジスタファ
イル６及び演算アレイ８が示すように、図２のＳＩＭＤ
型マイクロプロセッサ２では２５６個のＰＥ３を含んで
いる。上記のＰＥ命令はＳＩＭＤ型の命令であり、レジ
スタファイル６に保持されている複数のデータに対し、
同時に同じ処理を行なう。このレジスタファイル６から
のデータの読み出し／書き込みの制御はグローバルプロ
セッサ４からの制御によって行なわれる。読み出された
データは演算アレイ８に送られ、演算アレイ８での演算
処理後にレジスタファイル６に書き込まれる。

【００２２】また、レジスタファイル６は、外部インタ
フェース７を介してプロセッサ外部のメモリコントロー
ラ１１からのアクセスが可能であり、グローバルプロセ
ッサ４の制御とは別に、外部から特定のレジスタに対し
読み出し／書き込みが行なわれる。

【００２３】（３）演算アレイ８ ＰＥ命令の演算処理が行なわれる。処理の制御はすべて
グローバルプロセッサ４から行なわれる。

【００２４】（４）メモリコントローラ１１ 外部インタフェース７のポートに、クロックとアドレ
ス、リード／ライト制御を出力し、メモリ１５（のシン
グルポート）に、クロックとアドレス、リード／ライト
制御を出力することにより、夫々のＰＥ３に含まれる各
レジスタ３４とメモリ１５との間でデータ転送を行な
う。処理の制御は全てグローバルプロセッサ４から行な
われる。

【００２５】図２は、本発明に係るＳＩＭＤ型マイクロ
プロセッサ２の、更に詳細な構成を示すブロック図であ
る。

【００２６】グローバルプロセッサ４には、本プロセッ
サ２のプログラム格納用のプログラムＲＡＭ１０と、演
算データ格納用のデータＲＡＭ１２が内蔵されている。
さらに、プログラムのアドレスを保持するプログラムカ
ウンタ（ＰＣ）１４、演算処理のデータ格納のための汎
用レジスタであるＧ０、Ｇ１、Ｇ２及びＧ３レジスタ
（１６、１８、２０、２２）、レジスタ退避・復帰時に
退避先データＲＡＭのアドレスを保持しているスタック
ポインタ（ＳＰ）２４、サブルーチンコール時にコール
元のアドレスを保持するリンクレジスタ（ＬＳ）２６、
同じくＩＲＱ（Ｉｎｔｅｒｒｕｐｔ ＲｅＱｕｅｓｔ；
割込み要求）時とＮＭＩ（Ｎｏｎ−Ｍａｓｋａｂｌｅ
Ｉｎｔｅｒｒｕｐｔ ｒｅｑｕｅｓｔ；禁止不能割込み
要求）時の分岐元アドレスを保持するＬＩレジスタ２８
及びＬＮレジスタ３０、プロセッサの状態を保持してい
るプロセッサステータスレジスタ（Ｐ）３２が内蔵され
ている。

【００２７】これらのレジスタと、（図示していない）
命令デコーダ、ＡＬＵ、ＳＣＵ（シーケンシャルユニッ
ト）、メモリ制御回路、割り込み制御回路、外部インタ
フェース制御回路及びＧＰ演算制御回路を使用して、Ｇ
Ｐ命令の実行が行なわれる。

【００２８】また、ＰＥ命令実行時には、命令デコーダ
（図示せず。）、レジスタファイル制御回路（図示せ
ず。）、ＰＥ演算制御回路（図示せず。）を使用して、
レジスタファイル６の制御と演算アレイ８の制御を行な
う。

【００２９】レジスタファイル６においては、１つのＰ
Ｅ単位に８ビットのレジスタ３４が３２本内蔵されてお
り、２５６個のＰＥ分の（３２本の）組が、アレイ構成
になっている。レジスタ３４はＰＥ毎に、Ｒ０、Ｒ１、
Ｒ２、．．．Ｒ３１と呼ばれる。それぞれのレジスタ３
４は、演算アレイ８に対して１つの読み出しポートと１
つの書き込みポートを備えており、８ビットのリード／
ライト兼用のバスで演算アレイ８からアクセスされる。
３２本のレジスタの内、２４本（Ｒ０〜Ｒ２３）は外部
インタフェース７を介してプロセッサ外部からアクセス
可能であり、外部からはクロック（ＣＬＫ）とアドレス
（Ａｄｄｒｅｓｓ）、リード／ライト制御（ＲＷＢ）を
入力することで、任意のレジスタ３４に対し、読み書き
できる。

【００３０】レジスタ３４の外部からのアクセスにおい
て、１つの外部ポートにより各ＰＥ３の１つのレジスタ
３４がアクセス可能である。後で詳しく説明するよう
に、各ＰＥ３には、ＰＥ番号と呼ばれる（０から２５５
の）通し番号が付されているが、外部から入力されたア
ドレスでＰＥの番号が指定される。よって、レジスタ３
４にアクセスするための外部ポートは全部で２４組搭載
されている。

【００３１】演算アレイ８は、１６ビットＡＬＵ３６と
１６ビットＡレジスタ３８、１つ又は複数のＦレジスタ
４０を内蔵している。ＰＥ命令による演算は、レジスタ
ファイル６から読み出されたデータ若しくはグローバル
プロセッサ４から与えられたデータをＡＬＵ３６の片側
の入力とし、Ａレジスタ３８の内容をもう片側の入力と
して、通常、行なわれるものである。その演算結果は、
Ａレジスタ３８に格納される。したがって、Ｒ０〜Ｒ３
１レジスタ３４若しくはグローバルプロセッサ４から与
えられたデータと、Ａレジスタ３８に格納されるデータ
との、演算が通常行なわれることになる。

【００３２】レジスタファイル６と演算アレイ８との接
続に、７ｔｏ１（７対１）のマルチプレクサ４２が置か
れている。図２に示すように、あるマルチプレクサ４２
から見て、左方向の３つのＰＥ３に含まれるＲ０〜Ｒ３
１レジスタ３４のデータと、右方向の３つのＰＥ３に含
まれるＲ０〜Ｒ３１レジスタ３４のデータと、自らが属
するＰＥ３に含まれるＲ０〜Ｒ３１レジスタ３４のデー
タを、演算対象として選択し得るように設定されてい
る。また、レジスタファイル６の８ビットのデータは、
シフト・拡張回路４４により任意のビット分だけ、左シ
フトしてＡＬＵ３６に入力する。

【００３３】さらに、８ビットの条件レジスタ（図示せ
ず。）により、ＰＥ３別に演算実行の無効／有効の制御
をしており、特定のＰＥ３だけを演算対象として選択で
きるようになっている。

【００３４】各ＰＥ３には、ＰＥ番号と呼ばれる通し番
号が付されている。図２のＳＩＭＤ型マイクロプロセッ
サ２では、ＰＥの個数が２５６個であるので、８ビット
のビット列（即ち、００００００００ｂ〜１１１１１１
１１ｂの２５６通り。ここで、上記のような末尾の
“ｂ”は２進法表記であることを表す。）が、各ＰＥ３
にＰＥ番号データとして与えられる。ＰＥ番号は、各Ｐ
Ｅ３に対し、ＰＥの位置とは無関係に与えられても構わ
ないが、本明細書においては、（左）端から順に付され
ているものとする。また、ＰＥ番号が「ｎ」であるＰＥ
を、・ＰＥ［ｎ］と表すことにする。従って、図２のＳ
ＩＭＤ型マイクロプロセッサ２は、左方から、ＰＥ
［０］、ＰＥ［２］、ＰＥ［３］、・・・ＰＥ［２５
４］、ＰＥ［２５５］により、構成される。

【００３５】なお、上記のＰＥ番号データは、各ＰＥ３
にて８ビットの入力端子を備えさせその端子をＶＣＣ若
しくはＧＮＤに結ぶ組み合わせを変えることにより、作
成している。

【００３６】≪第１の実施の形態≫図３は、本発明の第
１の実施の形態に係るメモリコントローラ１１の構成を
示すブロック図である。

【００３７】上記第１の実施の形態に係るメモリコント
ローラ１１は、メモリ１５にクロック、アドレス、及び
リード／ライト制御を供給することでメモリ１５の制御
を行うＲＡＭ制御部５６、外部インタフェース７にクロ
ック、アドレス、及びリード／ライト制御を供給するこ
とで外部インタフェース７（及び外部ポート）を制御す
る外部ポート制御部５０、外部インタフェース７から出
力されたデータのバッファ受けや、外部インタフェース
７に入力するデータのタイミングの調整を行っている入
出力バッファ５２、及びメモリ１５から出力されたデー
タをパイプライン遅延させるための複数個の遅延レジス
タ（第１の遅延レジスタ６２、第２の遅延レジスタ６
４、第３の遅延レジスタ６６、第４の遅延レジスタ６
８、・・・）から、構成されている。

【００３８】上記の夫々のブロックは、グローバルプロ
セッサ４より制御されるコントロールブロック７０によ
って制御されている。該コントロールブロック７０は、
具体的には、図示していないが、制御用のレジスタや転
送数を管理するカウンタなどから構成される。

【００３９】外部ポート制御部５０は、アドレスを外部
インタフェース７に供給するためのアドレスカウンタ
（図示せず。）を内蔵している。後で説明するが、各Ｐ
Ｅ３のレジスタ３４からのデータ転送は、アドレス（即
ち、ＰＥ番号）の昇順（或いは降順）に行われればよい
ので、該アドレスカウンタは単純なアップ（或いはダウ
ン）カウンタであればよい。

【００４０】ＲＡＭ制御部５６の中には、第２のマルチ
プレクサ５８が内蔵されており、ＰＥ３のレジスタ３４
より外部ポートを介して出力されてきたデータと、（後
で説明する）複数個の遅延レジスタ（６２、６４、・・
・）のデータとを合成して、メモリ１５上のテーブルの
アドレスを生成する。

【００４１】メモリ１５から出力されたデータは、遅延
レジスタ（６２、６４、・・・）によってパイプライン
遅延されるのと同時に、入出力バッファ５２を経て外部
インタフェース７（及び外部ポート）に転送される。

【００４２】メモリ１５は、グローバルプロセッサ４よ
りデータが書き込まれ得るように、構成されており（図
示せず。）、パターンマッチング処理におけるデータ転
送を開始する前に、メモリ１５上に、パターンマッチン
グ処理で必要とされる変換テーブルが書き込まれる。遅
延レジスタ（６２、６４、・・・）には、パターンマッ
チング処理におけるデータ転送を開始する前に、グロー
バルプロセッサ４より初期値が設定される。

【００４３】かかる第１の実施の形態に係るメモリコン
トローラ１１を利用すれば、各ＰＥ３の所定のレジスタ
３４に、副走査方向にビットパックされたデータを格納
した後、データ変換を行えば、パターンマッチング結果
が各ＰＥ３の所定のレジスタ３４に格納されることにな
る。

【００４４】＜パターンマッチングの対象の画素データ
が２値データである場合の例＞以下では、上記メモリコ
ントローラ１１を用いて、図４上部に示される「３×
３」の画素パターンでのパターンマッチングを行う手順
につき記述している。ここでのパターンマッチングで
は、図４上部の６つのパターンのいずれかに一致すれ
ば、「真」（即ち、「１」）を返している。この図４に
おいては、「黒丸」はデータが“１”であることを意味
し、「空欄」はデータが何でもよいことを意味してい
る。

【００４５】更に、パターンマッチングの対象の画素デ
ータは、２値データであり、データは副走査方向にビッ
トパックされ、各ＰＥ３の所定のレジスタ３４におい
て、ビット０（ｂｉｔ０）に一番上のラインが、ビット
１（ｂｉｔ１）に２番目のラインが、ビット２（ｂｉｔ
２）に１番下のラインが、格納されているものとする
（図４の下部右を参照）。

【００４６】メモリ１５上の変換テーブルのアドレス
は、メモリコントローラ１１内のＲＡＭ制御部５６の第
２のマルチプレクサ５８において、図５の左部の図のよ
うに合成される。９ビットの有効なアドレスは、ビット
０〜２に外部ポート（及び外部インタフェース７）から
出力されるデータ（つまり、ＰＥのレジスタのデータ）
の下位３ビットの値を置き、ビット３〜５に第１の遅延
レジスタ６２の下位３ビットの値を置き、ビット６〜８
に第２の遅延レジスタ６４の下位３ビットの値を置い
て、設定される。後でも説明するように、第１の遅延レ
ジスタ６２には、外部ポートから出力されてきてアドレ
スを形成するデータの格納元の（レジスタの）ＰＥの、
１つ前のＰＥ番号を備えるＰＥ（のレジスタ）からのデ
ータ（の下位３ビット）が格納されていることになる。
同様に、第２の遅延レジスタ６４には、外部ポートから
出力されてきてアドレスを形成するデータの格納元の
（レジスタの）ＰＥの、２つ前のＰＥ番号を備えるＰＥ
（のレジスタ）からのデータ（の下位３ビット）が格納
されていることになる。従って、メモリ１５の変換テー
ブルの９ビット・アドレス（図５左部）は、図４下部左
の「３×３」の画素の組み合わせに対応することにな
る。

【００４７】メモリ１５上の変換テーブルのデータ部
は、図５の右部のように形成される。まず、下位３ビッ
トには、そのアドレスのビット０〜２の値がそのまま格
納される。次に、ビット７には、アドレス値の元である
「３×３」の画素の組み合わせにおけるデータが、図４
上部のパターンのいずれかと合致する場合に、“１”が
格納される。

【００４８】表１の例を説明する。

【表１】

【００４９】［ケース１］では、アドレスの全てのビッ
トが０であり、画素データに戻して表現すると９画素全
てが黒（“１”）ではない場合なので、図４上部のパタ
ーン全てに一致しない。この場合、メモリ１５の変換テ
ーブルのデータ部では、ビット７には不一致を示す
“０”が、下位３ビットにはアドレスの下位３ビット
“０００”が、設定される。

【００５０】［ケース２］では、アドレスの中位３ビッ
トが“１１１”であり、画素データに戻して表現する
と、９画素のうちで中の列の画素データ３つが全て黒
（“１”）である場合なので、図４上部のパターンの
「２」に一致する。この場合、メモリ１５の変換テーブ
ルのデータ部では、ビット７には一致パターンが存在す
ることを示す“１”が、下位３ビットにはアドレスの下
位３ビット“０００”が、設定される。

【００５１】同様にして、［ケース３］では、図４上の
パターンの「２」と「５」に一致しているので、ビット
７には“１”が、下位３ビットには“００１”が設定さ
れる。［ケース４］では、図４上部のパターン全てに一
致しないので、ビット７には“０”が、下位３ビットに
は“１１１”が設定される。

【００５２】メモリ１５上の必要な領域に、上記の［ケ
ース１］乃至［ケース４］のように、予め、データを格
納しておく。上記の場合は、アドレスが９ビットである
ので、メモリ１５の０番地から５１１番地までに格納さ
れることになる。

【００５３】遅延レジスタ（６２、６４、６６、・・
・）には、パターンマッチ結果と直前の列の画素データ
とが、メモリ１５の出力として順次書き込まれていき、
遅延レジスタの段数分に応じてパイプラインが形成され
る。本実施の形態では、２つの遅延レジスタ（第１の遅
延レジスタ６２、第２の遅延レジスタ６４）データと、
外部ポート（及び外部インタフェース７）より出力され
たデータとの、３段のパイプラインが形成され、３列の
画素データに関してのパターンマッチングが行なわれ
る。

【００５４】ＰＥ３のレジスタ３４に書き戻されるデー
タは、真中の列に相当する第１の遅延レジスタ６２より
の出力のデータであり、該データは第１のマルチプレク
サ５４により選択されて、外部インタフェース７（及び
外部ポート）を介して書き込まれる。全ＰＥ３に関して
一連の転送が終了すると、各ＰＥ３のレジスタ３４のビ
ット７には、パターンマッチング結果が格納されること
になる。

【００５５】＜パターンマッチングの対象の画素データ
が３値データである場合の例＞以上では、２値、つまり
ある閾値以上の値を持つ画素を黒（“１”）それ以外を
白（“０”）としたデータに関して、パターンマッチン
グを行う例につき記載してきた。画像処理では、３値、
つまりある閾値以上の値、その閾値とは別の閾値以下の
値、そしてどちらでもない値の、３つの値を取り得る画
素に関してのパターンマッチング処理も行われることが
ある。

【００５６】この場合は、通常、各ＰＥ３において２つ
のレジスタが使用される。即ち、ある閾値以上の値を持
つ画素を例えば「黒」の画素とし、「黒」の画素か否か
を示す（ひとつの）レジスタが設定され、その閾値とは
別の閾値以下の値を持つ画素を例えば「白」の画素と
し、「白」の画素か否かを示す（更に別の）レジスタが
設定される。「黒」の画素を示すレジスタでは、画素が
ある閾値以上であれば“１”、それ以外の値であれば
“０”が格納される。「白」の画素を示すレジスタで
は、画素が別の閾値以下であれば“１”、それ以外の値
であれば“０”が格納される。

【００５７】図６の上部は、上記の３値によるパターン
マッチングにおける、パターンの例を示す。図６上部の
２２個のパターンのどれかに一致すれば、真（“１”）
が返される場合について、説明する。

【００５８】図６上部において、黒丸は「黒」の画素の
レジスタが“１”であることを、白丸は「白」の画素の
レジスタが“１”であることを、空欄はデータが何でも
よいことを意味している。

【００５９】まず、黒丸データと白丸データとが、副走
査方向にビットパックされる。即ち、黒丸データは、各
ＰＥ３の所定のレジスタ３４に、一番上のラインがビッ
ト０に、２番目のラインがビット１に、１番下のライン
がビット２に、夫々設定されるように、格納されるもの
とする。白丸データは、同じレジスタに、一番上のライ
ンがビット３に、２番目のラインがビット４に、一番下
のラインがビット５に、夫々設定されるように、格納さ
れるものとする（図６の下部右を参照）。

【００６０】メモリ１５上の変換テーブルのアドレス
は、メモリコントローラ１１内のＲＡＭ制御部５６の第
２のマルチプレクサ５８において、図７の左部のように
合成される。１４ビットの有効なアドレスは、ビット０
〜２に外部ポート（及び外部インタフェース７）から出
力されるデータ（つまり、ＰＥのレジスタのデータ）の
ビット０〜２の値を置き、ビット３〜５に外部ポート
（及び外部インタフェース７）から出力されるデータ
（つまり、ＰＥのレジスタのデータ）のビット３〜５の
値を置き、ビット６〜９に第１の遅延レジスタ６２の下
位４ビットの値を置き、ビット１０〜１３に第２の遅延
レジスタ６４の下位４ビットの値を置いて、設定され
る。後でも説明するように、第１の遅延レジスタ６２に
は、外部ポートから出力されてきてアドレスを形成する
データの格納元の（レジスタの）ＰＥの、１つ前のＰＥ
番号を備えるＰＥ（のレジスタ）からのデータの、下位
６ビットに係る列パターン番号が格納されている。同様
に、第２の遅延レジスタ６４には、外部ポートから出力
されてきてアドレスを形成するデータの格納元の（レジ
スタの）ＰＥの、２つ前のＰＥ番号を備えるＰＥ（のレ
ジスタ）からのデータの、下位６ビットに係る列パター
ン番号が格納されている。従って、メモリ１５の変換テ
ーブルの１４ビット・アドレス（図７左部）は、図６下
部左の「３×３」の画素の組み合わせに対応することに
なる。

【００６１】メモリ１５上の変換テーブルのデータ部
は、図７の右部のように形成される。まず、下位４ビッ
トには、外部ポートから出力されてきた（下位６ビット
の）列データが、図８の複数の列パターンのうち、合致
するものの列パターン番号（但し、２進数表示）を格納
する。図６上部のパターンの例では、１４個の列パター
ンで全てが網羅されるので、列パターン番号は、４ビッ
トである。ここで、３画素とも黒丸データである場合に
は、列パターン番号の００００、０１００、０１０１、
１０１０、１０１１、１１００の６つに合致し得るが、
このような場合には予め一つ列パターン番号を決定して
設定しておく。例えば、最も合致条件が厳しいとされる
「００００」を設定すればよい。

【００６２】次に、ビット７には、アドレス値の元であ
る「３×３」の画素の組み合わせが、図６上部のパター
ンのいずれかと合致する場合に、“１”が格納される。

【００６３】表２の例を説明する。

【表２】

【００６４】［ケースａ］では、第２の遅延レジスタ６
４（左列）の列パターンが００００（黒黒黒）、第１の
遅延レジスタ６２（中央列）の列パターンが００００
（黒黒黒）、外部ポートから出力されたデータが黒丸デ
ータでは０００（ＮＢ，ＮＢ，ＮＢ）、白丸データでは
０００（ＮＷ，ＮＷ，ＮＷ）である場合になるので、パ
ターン２に一致しており、ビット７には“１”が設定さ
れる。右列が、図８の列パターンのどれとも一致してい
ないので、下位４ビットには“１１０１”が設定され
る。

【００６５】ここで、上記「ＮＢ」は、「黒ではない」
（Ｎｏｔ Ｂｌａｃｋ）ことを示し、上記「ＮＷ」は、
「白ではない」（Ｎｏｔ Ｗｈｉｔｅ）ことを示す。以
下、同様である。

【００６６】［ケースｂ］では、第２の遅延レジスタ６
４（左列）の列パターンが００００（黒黒黒）、第１の
遅延レジスタ６２（中央列）の列パターンが００００
（黒黒黒）、外部ポートから出力されたデータが黒丸デ
ータでは００１（上から、黒，ＮＢ，ＮＢ）、白丸デー
タでは０００（ＮＷ，ＮＷ，ＮＷ）である場合になるの
で、パターン２に一致しており、ビット７には“１”が
設定される。下位４ビットには列パターン番号“１０１
０”が設定される。

【００６７】［ケースｃ］では、第２の遅延レジスタ６
４（左列）の列パターンが００００（黒黒黒）、第１の
遅延レジスタ６２（中央列）の列パターンが００００
（黒黒黒）、外部ポートから出力されたデータが黒丸デ
ータでは０１０（上から、ＮＢ，黒，ＮＢ）、白丸デー
タでは０００（ＮＷ，ＮＷ，ＮＷ）である場合になるの
で、パターン２に一致しており、ビット７には“１”が
設定される。下位４ビットには列パターン番号“１０１
１”が設定される。

【００６８】［ケースｄ］では、第２の遅延レジスタ６
４（左列）の列パターンが００１０（上から、白黒
黒）、第１の遅延レジスタ６２（中央列）の列パターン
が００１０（上から、白黒黒）、外部ポートから出力さ
れたデータが黒丸データでは０００（ＮＢ，ＮＢ，Ｎ
Ｂ）、白丸データでは０００（ＮＷ，ＮＷ，ＮＷ）であ
る場合になるので、いずれのパターンとも一致せず、よ
ってビット７には“０”が設定される。下位４ビットに
は列パターン番号“１１０１”（該当なし）が設定され
る。

【００６９】［ケースｅ］では、第２の遅延レジスタ６
４（左列）の列パターンが００１０（上から、白黒
黒）、第１の遅延レジスタ６２（中央列）の列パターン
が００１０（上から、白黒黒）、外部ポートから出力さ
れたデータが黒丸データでは００１（上から、黒，Ｎ
Ｂ，ＮＢ）、白丸データでは０００（ＮＷ，ＮＷ，Ｎ
Ｗ）である場合になるので、パターン４に一致してお
り、ビット７には“１”が設定される。下位４ビットに
は列パターン番号“１０１０”が設定される。

【００７０】［ケースｆ］では、第２の遅延レジスタ６
４（左列）の列パターンが００１０（上から、白黒
黒）、第１の遅延レジスタ６２（中央列）の列パターン
が００１０（上から、白黒黒）、外部ポートから出力さ
れたデータが黒丸データでは０１０（上からＮＢ，黒，
ＮＢ）、白丸データでは０００（ＮＷ，ＮＷ，ＮＷ）で
ある場合になるので、パターン１に一致しており、ビッ
ト７には“１”が設定される。下位４ビットには列パタ
ーン番号“１０１１”が設定される。

【００７１】［ケースｇ］では、第２の遅延レジスタ６
４（左列）の列パターンが１１０１（該当なし）、第１
の遅延レジスタ６２（中央列）の列パターンが１１０１
（該当なし）、外部ポートから出力されたデータが黒丸
データでは０００（上から、ＮＢ，ＮＢ，ＮＢ）、白丸
データでは１１１（白白白）である場合になるので、い
ずれのパターンにも一致せず、よってビット７には
“０”が設定される。下位４ビットには列パターン番号
“１１０１”（該当なし）が設定される。

【００７２】メモリ１５上の必要な領域に、上記の［ケ
ースａ］乃至［ケースｇ］のように、予め、データを格
納しておく。上記の場合は、アドレスが１４ビットであ
るので、メモリ１５の０番地から１６３８３番地まで格
納されることになる。但し、［ケースｇ］のアドレスよ
り上位のアドレスは、参照されることがないので何を格
納しておいても問題はない。

【００７３】３値のデータの場合、各ＰＥ３のレジスタ
３４から出力されてくる白丸データと黒丸データとを単
純に合成して変換テーブルのアドレスとするならば、遅
延レジスタ１段あたり６ビットが必要となる。すると、
３列分合わせると１８ビットのアドレスとなり、結局変
換テーブルに２５６Ｋバイトのメモリ容量が必要とな
る。本実施の形態では、遅延レジスタ（６２、６４、６
６、・・・）１段あたりには、４ビットが格納されれば
よい。なぜなら、パターンマッチングのパターンを構成
する列パターンの数のみが考慮されればよいからであ
る。よって、２段の遅延レジスタの夫々において４ビッ
ト、外部ポート（及び外部インタフェース７）から出力
される６ビット、これらを合算すると３列合わせて１４
ビットとなる。即ち、上記２５６Kバイトの１／１６の
容量の、１６Ｋバイトのメモリ容量で賄えることにな
る。

【００７４】遅延レジスタ（６２、６４、６６、・・
・）には、パターンマッチ結果と、直前の列の画素デー
タの列パターン番号とが、メモリ１５の出力として順次
書き込まれていき、遅延レジスタの段数分に応じてパイ
プラインが形成される。本実施の形態では、２つの遅延
レジスタ（第１の遅延レジスタ６２、第２の遅延レジス
タ６４）データと、外部ポート（及び外部インタフェー
ス７）より出力されたデータとの、３段のパイプライン
が形成され、３列の画素データに関してのパターンマッ
チングが行われる。

【００７５】ＰＥ３のレジスタ３４に書き戻されるデー
タは、真中の列に相当する第１の遅延レジスタ６２より
の出力のデータであり、該データは第１のマルチプレク
サ５４により選択されて、外部インタフェース７（及び
外部ポート）を介して書き込まれる。全ＰＥ３に関して
一連の転送が終了すると、各ＰＥ３のレジスタ３４のビ
ット７には、パターンマッチング結果が格納されること
になる。

【００７６】≪第２の実施の形態≫図１０は、本発明の
第２の実施の形態に係るメモリコントローラ１１の構成
を示すブロック図である。

【００７７】上記第２の実施の形態に係るメモリコント
ローラ１１’は、２つの外部インタフェース（７’、
７”）より出力されたデータを、第３のマルチプレクス
５８’にて選択の上、変換テーブルのアドレスの一部と
してメモリ１５に出力するように構成されている。遅延
レジスタ（６２’、６４’、６６’、６８’、・・・）
からの出力信号に関しては、下位８ビットが第１の入出
力バッファ５２’を介して第１の外部インタフェース
７’に出力され、上位８ビットが第２の入出力バッファ
５２”を介して第２の外部インタフェース７”に出力さ
れる構成となっている。

【００７８】かかる構成によれば、パターンマッチング
を行う対象の画素数が増えた場合であっても、２つの外
部インタフェースを利用すれば対処できることになる。
例えば、３値の画素データの５×５のパターンマッチン
グでは、黒データ、白データの合わせて１０ビットのデ
ータを、外部インタフェースから出力する必要がある
が、上記第１の実施の形態の構成では、８ビットまでし
か出力できないため対応できない。この第２の実施の形
態の構成では、黒データ５ビットを第１の外部インタフ
ェース７’から、白データ５ビットを第２の外部インタ
フェース７”から出力するようにすれば、パターンマッ
チングを行うことが可能となる。

【００７９】また、画像処理では、広範囲な領域で、領
域ごとに処理を変える必要がある場合が多い。例えば、
文字の部分と写真の部分とで異なるパターンでのパター
ンマッチングを行う必要がある場合が存在する。この場
合に、本実施の形態によれば、第２の外部インタフェー
ス７”から特徴量（たとえば、文字領域なら“０”で、
写真領域なら“１”など）を出力し、メモリ１５上の変
換テーブルのアドレスとしてこの特徴量を用いると、ア
ドレスにオフセットを付けることが可能となる。このと
き、第１の外部インタフェース７’からはビットパック
された画素データを出力すると、文字と写真とで異なる
パターンを使ってパターンマッチングを行うこともでき
る。

【００８０】≪第３の実施の形態≫図９は、ＳＩＭＤ型
マイクロプロセッサ２のＰＥ数よりも主走査方向の画素
数が多い場合に、どのように処理を進めるかを図示した
ものである。例えば、デジタルコピアのように主走査方
向に７０００画素以上の画素が並ぶ場合には、通常のＳ
ＩＭＤ型マイクロプロセッサでは一度に全ての画素の処
理を行うことはできない。通常は、１ラインを分割し
て、分割された部分に対して処理を行い、それを複数回
繰り返すことによって画像処理を実現している。例えば
７０００画素に対して、ＰＥ数が２５６であるＳＩＭＤ
型マイクロプロセッサを利用する場合、２８回に分割し
て処理を行う。

【００８１】ところで、画像処理では、フィルタ処理な
どのように左右の画素のデータを参照している処理が数
多く行われている。その場合には、単純に分割して処理
を行うのではなく、左右画素を参照することによって目
減りしていく画素数だけオーバラップを持った形で分割
することによって、連続性を保っている。図９は、ＰＥ
数をｎ個、目減りする画素数をａ個とした場合の例であ
る。斜線部分が連続性を保持した画像データになる。

【００８２】パターンマッチングを本発明に係るメモリ
コントローラで行う場合には、このオーバラップ処理を
考慮する必要がある。１ＳＩＭＤ目（分割された一つ目
の領域のこと。ここでは、領域の単位として“ＳＩＭ
Ｄ”という言葉を用いることにする。）では、パターン
マッチングを０からｎ−１まで行う。転送が終わった
後、遅延レジスタにはｎ−１、ｎ−２、…の画素の列デ
ータが格納されている。次に、２ＳＩＭＤ目の転送を行
う場合を考えてみると、オーバラップ分だけ画素が左に
戻っているので、最初の画素が（ｎ−２×ａ）となる。
このとき、（ｎ−２×ａ−１）、（ｎ−２×ａ−２）、
…のデータが遅延レジスタにないとパターンマッチング
ができない。

【００８３】図１１にてブロック図が示されるメモリコ
ントローラ１１”は、上記の瑕疵を改善した構成を備え
る。

【００８４】図１１は、本発明の第３の実施の形態に係
るメモリコントローラ１１の構成を示すブロック図であ
る。遅延レジスタ（６２”、６４”、６６”、６８”、
・・・）は、個々に対応する退避レジスタ（８２、８
４、８６、８８、・・・）を備え、それぞれの遅延レジ
スタ（６２”、６４”、６６”、６８”、・・・）の値
が更新されるときに、その値を個々に備わる退避レジス
タ（６２”、６４”、６６”、６８”、・・・）にも反
映するように構成されている。

【００８５】外部ポート制御部５０”には、ＰＥ番号を
外部インタフェース７に出力するためのアドレスカウン
タ７６が内蔵され、更に、そのアドレスカウンタ７６の
値と、予めオフセット設定用のレジスタ（オフセット設
定値保存部７２）に設定されていた値とを、監視する比
較器７４が内蔵されている。比較器７４は、それらの値
が一致した場合に制御信号をコントロールブロック７０
に出力するように構成されている。コントロールブロッ
ク７０は、この制御信号がアクティブになると、退避レ
ジスタ（８２、８４、８６、８８、・・・）の値がそれ
以上更新されないように制御を行う。更に、退避レジス
タ（８２、８４、８６、８８、・・・）の値は、ＳＩＭ
Ｄ毎の転送の開始時に遅延レジスタ（６２”、６４”、
６６”、６８”、・・・）にロードされるように構成さ
れるのが好ましい。

【００８６】かかる構成によると、オフセット設定値保
存部７２に（ｎ−２×ａ−１）の値を予め設定しておけ
ば、ＰＥ［（ｎ−２×ａ−１）］の画素の変換が終わっ
た後、退避レジスタ（８２、８４、８６、８８、・・
・）の更新が抑制される。次のＳＩＭＤ分の転送の時に
は、まず退避レジスタ（８２、８４、８６、８８、・・
・）の値が遅延レジスタ（６２”、６４”、６６”、６
８”、・・・）に初期ロードされるため、画素の連続性
が保たれたままパターンマッチングを行うことが可能に
なる。

【００８７】≪第４の実施の形態≫図１２は、本発明の
第４の実施の形態に係る画像処理装置１’の構成を示す
ブロック図である。外部インタフェース７には、複数の
メモリコントローラ（第１のメモリコントローラ１１−
（１）、第２のメモリコントローラ１１−（２））が接
続されており、それぞれはメモリスイッチ９０を介して
複数のメモリ（第１のメモリ１５−（１）、第２のメモ
リ１５−（２））にアクセスできるように構成されてい
る。上記の複数のメモリコントローラは、全てが本発明
に係るメモリコントローラに限定されるものではない。
例えば、特開２００１−１３４５３８号に開示されてい
るような、通常のラインディレイのためのメモリコント
ローラが一部に利用されてもよい。

【００８８】かかる構成によれば、画素数の大きいパタ
ーンとのパターンマッチングが必要な場合には、複数の
メモリを使って変換テーブルのための容量を大きくする
ことでパターンマッチングが可能となる。更に、パター
ンマッチングを行う必要がない処理においては、余剰の
メモリを他のメモリコントローラに割り当てることがで
き、従ってメモリの有効活用ができることとなる。

【００８９】

【発明の効果】本発明を利用することにより、以下のよ
うな効果を奏することができる。

【００９０】本発明に係る第１の実施の形態を利用する
ことにより、処理サイクルを短縮すること、及び、転送
するデータのビット幅を少なくすることが可能になる。
更に、パターンマッチングを行う画素数から算出される
アドレス空間よりも、少ないアドレス空間でのテーブル
変換によって、パターンマッチングを行うことができる
ため、メモリの容量を節約できる。

【００９１】本発明に係る第２の実施の形態を利用する
ことにより、一つのデータ転送用ポートで送信できるデ
ータ量以上のデータ量に係る画素数のパターンでも、パ
ターンマッチングを行うことが可能となる。３値データ
のパターンマッチングにおいて、２種のデータのビット
パックを行うことなくパターンマッチングが可能とな
る。

【００９２】本発明に係る第３の実施の形態を利用する
ことにより、ラインの画素数がＰＥ数よりも多いような
画像処理において、フィルタ演算などの前後の画素を参
照する処理がある場合に必要となるオーバラップ処理に
対応したパターンマッチングを行うことが可能となる。
よって、パターンマッチングのための転送を行っている
間に、フィルタ演算などの演算を行うことが可能とな
る。

【００９３】本発明に係る第４の実施の形態を利用する
ことにより、パターンマッチングに必要となるメモリの
容量に合わせて、メモリ容量を変更することが可能とな
る。またパターンマッチングが不要な場合にメモリを他
の機能を持つメモリコントローラに割り当てることで、
メモリの有効活用ができる。

【図面の簡単な説明】

【図１】 本発明に係る画像処理装置の構成を示すブロ
ック図である。

【図２】 本発明に係るＳＩＭＤ型マイクロプロセッサ
のより詳細な構成を示すブロック図である。

【図３】 本発明の第１の実施の形態に係るメモリコン
トローラの構成を示すブロック図である。

【図４】 パターンマッチングのパターンの例と、画素
に係るデータの格納の例と、各ＰＥのレジスタにおける
データの格納の例を示す。

【図５】 メモリ上の変換テーブルの第１の例へ入力す
るアドレスの形成内容と、同テーブルのデータ内容を示
す。

【図６】 パターンマッチングのパターンの別の例と、
画素に係るデータの格納の別の例と、各ＰＥのレジスタ
におけるデータの格納の別の例を示す。

【図７】 メモリ上の変換テーブルの第２の例へ入力す
るアドレスの形成内容と、同テーブルのデータ内容を示
す。

【図８】 図６のパターンマッチングのパターンを構成
する、列パターンである。

【図９】 ＳＩＭＤ型マイクロプロセッサのＰＥ数より
も主走査方向の画素数が多い場合に、どのように処理を
進めるかを図示する。

【図１０】 本発明の第２の実施の形態に係るメモリコ
ントローラの構成を示すブロック図である。

【図１１】 本発明の第３の実施の形態に係るメモリコ
ントローラの構成を示すブロック図である。

【図１２】 本発明の第４の実施の形態に係る画像処理
装置の構成を示すブロック図である。

【符号の説明】

１・・・画像処理装置、２・・・ＳＩＭＤ型マイクロプ
ロセッサ、３・・・プロセッサエレメント、４・・・グ
ローバルプロセッサ、６・・・レジスタファイル、７・
・・外部インタフェース、８・・・演算アレイ、１１、
１１’・・・メモリコントローラ、１５・・・メモリ、
３６・・・１６ビットＡＬＵ、３８・・・Ａレジスタ、
４０・・・Ｆレジスタ、５６・・・ＲＡＭ制御部、７０
・・・コントロールブロック、９０・・・メモリスイッ
チ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 DD05 5B045 AA01 GG12 GG14 GG17 5B057 CH03 CH05 CH07 CH09 CH16 DB02 DB05 DB08 DC33 5L096 AA03 AA07 GA08 LA01 LA10 LA15 LA17

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のデータを処理するための複数のプ
   ロセッサエレメントを有するＳＩＭＤ型マイクロプロセ
   ッサを含む、画像処理装置において、 各プロセッサエレメントが内蔵する汎用レジスタにプロ
   セッサ外部からアクセスするためのデータ転送用ポート
   に接続されたデータ転送装置を有し、 該データ転送装置は、テーブル変換を行うためのルック
   アップテーブルと、該ルックアップテーブルに格納され
   ているデータを格納し、更にパイプライン遅延するため
   の複数のレジスタとを、有し、 該ルックアップテーブルの入力アドレスとして、データ
   転送用ポートより出力されるデータと、該ルックアップ
   テーブルの出力をパイプライン遅延するための該レジス
   タのデータとを、合成したものを用いることを特徴とす
   る、画像処理装置。
2. 【請求項２】 該ルックアップテーブルの入力アドレス
   として合成のためにデータを出力する、データ転送用ポ
   ートが、複数であることを特徴とする、請求項１に記載
   の画像処理装置。
3. 【請求項３】 ルックアップテーブルのデータをパイプ
   ライン遅延するためのレジスタの値を、データ転送の直
   前に移送し得る別のレジスタであって、それぞれの上記
   レジスタに１対１にて対応する、別のレジスタを、デー
   タ転送装置が有し、 それらの別のレジスタの値は、プロセッサエレメント番
   号により指定されたプロセッサエレメントのレジスタの
   データが処理されるまで、対応するレジスタの値によっ
   て更新されることを特徴とする、請求項１又は請求項２
   に記載の画像処理装置。
4. 【請求項４】 データ転送装置と、メモリの間に接続を
   制御するメモリスイッチを介し、メモリを該データ転送
   装置以外のデータ転送装置にも接続することが可能であ
   ることを特徴とする、請求項１又は請求項３に記載の画
   像処理装置。