JPS5855976A - 表示装置 - Google Patents
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- JPS5855976A JPS5855976A JP15294981A JP15294981A JPS5855976A JP S5855976 A JPS5855976 A JP S5855976A JP 15294981 A JP15294981 A JP 15294981A JP 15294981 A JP15294981 A JP 15294981A JP S5855976 A JPS5855976 A JP S5855976A
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- JP
- Japan
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- memory
- display
- address
- signal
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に対応して複数のメモリを有する多層メモリ構造の表示
装置Ｋｌｌする。
装置Ｋｌｌする。
従来のこの種表示装置にあっては、表示画面に対応する
複数のメモリを順次にアクセスして、それらメモリ内の
データの変換や検出を行なわねばならなかった。従って
、メモリの個数が増すＫつれてアクセス時間等の処理時
間が長くなり， ｗｅ処理時間が遅くなる欠点があった
。
複数のメモリを順次にアクセスして、それらメモリ内の
データの変換や検出を行なわねばならなかった。従って
、メモリの個数が増すＫつれてアクセス時間等の処理時
間が長くなり， ｗｅ処理時間が遅くなる欠点があった
。
本発明Ｏ目的は、上述の欠点を除去するために、構成簡
単にして高速Ｋｌｆ像処理を行ない得る表示装置を提供
することＫある。
単にして高速Ｋｌｆ像処理を行ない得る表示装置を提供
することＫある。
以下に，図面を参照して本発明の詳細な説明する。
第７図は本発明表示装置の構成の一例を示し、ここで、
ＣＰＵｄ各部の駆動制御を行なう中央演算処理装置であ
り、アドレスパスムＢを介して各部ヘアドレス制御信号
を供給し、データバスＤＢを介して各部との間でデータ
の授受を行なう。
ＣＰＵｄ各部の駆動制御を行なう中央演算処理装置であ
り、アドレスパスムＢを介して各部ヘアドレス制御信号
を供給し、データバスＤＢを介して各部との間でデータ
の授受を行なう。
中央演算処理装置ＣＰＵでの駆動制御は、入力部（図示
せず）等から供給される制賛信号等に基づき実行される
， ＯＲ〒は褒示部，ｃＲ’ｒｃＦｉ表示部ＯＲＴ Ｃ
）駆動制御を行なうＯＲテ制御回路である。
せず）等から供給される制賛信号等に基づき実行される
， ＯＲ〒は褒示部，ｃＲ’ｒｃＦｉ表示部ＯＲＴ Ｃ
）駆動制御を行なうＯＲテ制御回路である。
ＣＫＧは基本クロックを発生するクロックジェネレータ
であや、基本クロックが中央演算処理装置ＣＰＵおよび
ＯＲ〒制御１回路ＱＲＴＣ Ｋ供給される。制御部ＯＲ
〒Ｃは、水平同期信号および垂直同期信号を信号ＩＩＳ
ｌおよびＳコを介して衷示部ＣＲＴ Ｋ供給する。
であや、基本クロックが中央演算処理装置ＣＰＵおよび
ＯＲ〒制御１回路ＱＲＴＣ Ｋ供給される。制御部ＯＲ
〒Ｃは、水平同期信号および垂直同期信号を信号ＩＩＳ
ｌおよびＳコを介して衷示部ＣＲＴ Ｋ供給する。
ムＤＳハアドレスセレクタであり、ＲＭ、ＧＭ、ＢＭは
それぞれ赤色表示メモ！Ｊ、ｌＩ色表示メモリおよび青
色表示メモリであり、おのおのメモリは赤色。
それぞれ赤色表示メモ！Ｊ、ｌＩ色表示メモリおよび青
色表示メモリであり、おのおのメモリは赤色。
緑色、青色の画像データを衷わすデータを格納している
。中央演算処理装置ＣＰＵおよびＣＲＴ制賀回路（ＪＴ
Ｏから、それぞれアドレスバスＡＥおよび信号線Ｓ３を
介してアドレス信号およびＣＲＴアドレス信号をこのア
ドレスセレクタムＤＳに供給して、後述するようＫして
各メモリＲＭ 、 ＧＭおよびＢＭをアクセスする。ア
ドレスセレクタＡＤＳでは、ＣＲＴ ＠復回路０ＲＴＯ
から信号線Ｓりを介して供給されるアドレス切換信号に
基づき、上述のアドレス信号およびＣＲＴアドレス信号
のいずれか一方を選択し、その選択した信号を信号＠Ｓ
Ｓを介して表示メモリＲＭ 、 Ｇ）［、ＢＭにそれぞ
れ供給する。
。中央演算処理装置ＣＰＵおよびＣＲＴ制賀回路（ＪＴ
Ｏから、それぞれアドレスバスＡＥおよび信号線Ｓ３を
介してアドレス信号およびＣＲＴアドレス信号をこのア
ドレスセレクタムＤＳに供給して、後述するようＫして
各メモリＲＭ 、 ＧＭおよびＢＭをアクセスする。ア
ドレスセレクタＡＤＳでは、ＣＲＴ ＠復回路０ＲＴＯ
から信号線Ｓりを介して供給されるアドレス切換信号に
基づき、上述のアドレス信号およびＣＲＴアドレス信号
のいずれか一方を選択し、その選択した信号を信号＠Ｓ
Ｓを介して表示メモリＲＭ 、 Ｇ）［、ＢＭにそれぞ
れ供給する。
ここで、ＲＦＦ 、 ＧＦＦおよびＢＦＦは赤色表示メ
モリセレクＦラッチ、ｌ１色表示メモリセレクトラッチ
および青色表示メモリセレクトラッチであ抄、中央演算
処理装置ＣＰＵによりセット／リセットの切換制御が行
なわれる。赤色表示メモリセレクトラッチＲＦＩＦがセ
ットされると、このラッチＲＦＰから制御信号が信号線
３４を介して赤色メモリセレクトゲートＳＲに供給され
る。信号線Ｓぶを介してゲート５ＲＫＩＩＩＩ信号が供
給されると、信号線Ｓ７を介して赤色表示メモリＲＭ
Ｋ信号が送給される。これＫより、赤色表示メモリＲＭ
が中央演算処理装置によってアクセス可能となる。同様
に、ラッチＧＦＦ ｋよびＢＦＦがセットされると、そ
れぞれから信号＠ｓｒおよびＳりを介して信号がゲート
ＳＧおよびＳＢ Ｋ供給される。ゲートＳＧおよびＳＢ
からは、信号ｓ８１σおよびＳ／／を介して信号がメモ
リＧ）［およびＢＭＫ送給される。これによって、メモ
リＧＭおよびＢ）［がアクセス可能となる。
モリセレクＦラッチ、ｌ１色表示メモリセレクトラッチ
および青色表示メモリセレクトラッチであ抄、中央演算
処理装置ＣＰＵによりセット／リセットの切換制御が行
なわれる。赤色表示メモリセレクトラッチＲＦＩＦがセ
ットされると、このラッチＲＦＰから制御信号が信号線
３４を介して赤色メモリセレクトゲートＳＲに供給され
る。信号線Ｓぶを介してゲート５ＲＫＩＩＩＩ信号が供
給されると、信号線Ｓ７を介して赤色表示メモリＲＭ
Ｋ信号が送給される。これＫより、赤色表示メモリＲＭ
が中央演算処理装置によってアクセス可能となる。同様
に、ラッチＧＦＦ ｋよびＢＦＦがセットされると、そ
れぞれから信号＠ｓｒおよびＳりを介して信号がゲート
ＳＧおよびＳＢ Ｋ供給される。ゲートＳＧおよびＳＢ
からは、信号ｓ８１σおよびＳ／／を介して信号がメモ
リＧ）［およびＢＭＫ送給される。これによって、メモ
リＧＭおよびＢ）［がアクセス可能となる。
次に、 （３ＩＦはインバータの機能を有するデータイ
ンタフェースであり、データバスＤＢと接続しておき、
中央演算処理装置ＣＰＵとメモＩＪ ＲＭ 、 ＣＭお
よびＢＭとの間のデータの授受を制御する。
ンタフェースであり、データバスＤＢと接続しておき、
中央演算処理装置ＣＰＵとメモＩＪ ＲＭ 、 ＣＭお
よびＢＭとの間のデータの授受を制御する。
ＲＩＦ 、 ＧＩＦおよびＢＩＴはそれぞれメモリイン
ターフェイスであや、中央演算処理装置ＣＰＵからデー
タバスＤＢを介してインターフェイスＣＩＦ Ｋ供給さ
れた出力データが、信号線Ｓ／λを介してインターフェ
イスＲＩＦ 、 ＧＩＦおよびＢＩＦに供給さ些るよう
にする。これらインターフェイスＲＩＦ 、 ＧＩＦお
よびＢＩＦは、中央演算処理装置ＣＰＵから供給された
出力データを、信号線Ｅ３１３ 、 Ｓ／ヂおよびＳＩ
Ｘを介してオアゲートＯＲおよびビデオコントロール回
路ＶＣに向けて出力すると共に、信号線Ｂａｔ。
ターフェイスであや、中央演算処理装置ＣＰＵからデー
タバスＤＢを介してインターフェイスＣＩＦ Ｋ供給さ
れた出力データが、信号線Ｓ／λを介してインターフェ
イスＲＩＦ 、 ＧＩＦおよびＢＩＦに供給さ些るよう
にする。これらインターフェイスＲＩＦ 、 ＧＩＦお
よびＢＩＦは、中央演算処理装置ＣＰＵから供給された
出力データを、信号線Ｅ３１３ 、 Ｓ／ヂおよびＳＩ
Ｘを介してオアゲートＯＲおよびビデオコントロール回
路ＶＣに向けて出力すると共に、信号線Ｂａｔ。
Ｓｎおよびｓｎを介してメモリＲＭ 、 Ｇ）［鼾よび
ＢＭに向けて出力する。一方、メモリＲＭ 、 ＧＭお
よびＢＭから信号線Ｓ／４ 、 Ｓ／７お某びＳＩＸを
介してインターフェイス、ＲＩＦ 、 ＧＩＦおよびＢ
ＩＦ Ｋ供給されたデータを、それぞれ信号線Ｓ／Ｊ
、 ＳＩＸおよびＳ１３を介してオアゲートＯＲおよび
ビデオマントロール回路ｖＣＫ向けて出力する。、オア
ゲー）ＯＲから出力されたデータを、信号１ｌＩＳ１９
を介してイン！−フェイス０ＩＦＫ供給し、更にデータ
バスＤＢを介して中央演算処理装置（＋ｐｔ７ ＜供給
する。ここで、各イア ｐ ＝ ７ ｚイｘＣＩＦ 、
ＲＩＦ 、 ＧＩＦオ！ヒＢＩＦならびにゲートＳＲ
、ＳＧおよびＳＢ Ｋは、中央演算処理装置ＣＰＵから
コントロール信号ＣＮを供給しておき、この信号ＯＮに
よ沙データ転送の方向を制御する。
ＢＭに向けて出力する。一方、メモリＲＭ 、 ＧＭお
よびＢＭから信号線Ｓ／４ 、 Ｓ／７お某びＳＩＸを
介してインターフェイス、ＲＩＦ 、 ＧＩＦおよびＢ
ＩＦ Ｋ供給されたデータを、それぞれ信号線Ｓ／Ｊ
、 ＳＩＸおよびＳ１３を介してオアゲートＯＲおよび
ビデオマントロール回路ｖＣＫ向けて出力する。、オア
ゲー）ＯＲから出力されたデータを、信号１ｌＩＳ１９
を介してイン！−フェイス０ＩＦＫ供給し、更にデータ
バスＤＢを介して中央演算処理装置（＋ｐｔ７ ＜供給
する。ここで、各イア ｐ ＝ ７ ｚイｘＣＩＦ 、
ＲＩＦ 、 ＧＩＦオ！ヒＢＩＦならびにゲートＳＲ
、ＳＧおよびＳＢ Ｋは、中央演算処理装置ＣＰＵから
コントロール信号ＣＮを供給しておき、この信号ＯＮに
よ沙データ転送の方向を制御する。
ビデオコントロール回路ｖＣにおいては、信号線３／Ｊ
、 ＳＩＸおよびＳｔＳを介してデータを受は取ると
、対応する信号線ｓａ 、 Ｓ２／およびＳ２２を介し
て、赤色要素のビデオ信号、ａ色要素のビデオ信号およ
び青色要素のビデオ信号を麦、不部ＣＲＴ Ｋ供給する
。、表示部ＣＲＴでは、これらのビデオ信号に基づ≠て
画像表示を行なう。
、 ＳＩＸおよびＳｔＳを介してデータを受は取ると
、対応する信号線ｓａ 、 Ｓ２／およびＳ２２を介し
て、赤色要素のビデオ信号、ａ色要素のビデオ信号およ
び青色要素のビデオ信号を麦、不部ＣＲＴ Ｋ供給する
。、表示部ＣＲＴでは、これらのビデオ信号に基づ≠て
画像表示を行なう。
ここで表示部ＯＲ〒において、その表示画面の表示エリ
アの画素サイズを、例えば第２図示のように、＄！／コ
画素、縦コｊ≦画素とすると、対応する赤色表示メモリ
ＲＭ 、 ９色表示メモリＧＭおよび青色表示メモリＢ
Ｍの構成は第３図のように示窄れる。すなわち、本例で
は、メモリＲＭ（ＧＭ、ＢＭ）をｌアドレ２ｚビットで
構成し、ｌピッＦを表示画面のｌｌＩ素に対応させる。
アの画素サイズを、例えば第２図示のように、＄！／コ
画素、縦コｊ≦画素とすると、対応する赤色表示メモリ
ＲＭ 、 ９色表示メモリＧＭおよび青色表示メモリＢ
Ｍの構成は第３図のように示窄れる。すなわち、本例で
は、メモリＲＭ（ＧＭ、ＢＭ）をｌアドレ２ｚビットで
構成し、ｌピッＦを表示画面のｌｌＩ素に対応させる。
アドレスはＡ／ 、ムコのように横方向に連続して配列
し、Ａ／ ＃ｉメモリアドレスＯ番地、 Ａｊはメモ
リアドレス１番地であや、槙１行Ｋｇタアドレス配列さ
れている。従って、ＤＶｉメモリアドレス≦３番地とな
る。また、縦方向には、コｊ６アドレス配列し、ＡＪは
メモリアドレス６ダ番地、Ｂは／６３コＯ番地およびＣ
は１ｔｚｒ参番地となる。ここで、各アドレスにお≠て
は、その詳細を第参図に示すように、最上位桁）［ＳＢ
から最下位桁ＬＳＢ Ｋ向かつてｂ７〜ｂｏのぐビット
を横方向に配列しておく。１＋、縦方向は走査線方式に
よる表示部ＯＲ〒の有するラスクーに対応させておく。
し、Ａ／ ＃ｉメモリアドレスＯ番地、 Ａｊはメモ
リアドレス１番地であや、槙１行Ｋｇタアドレス配列さ
れている。従って、ＤＶｉメモリアドレス≦３番地とな
る。また、縦方向には、コｊ６アドレス配列し、ＡＪは
メモリアドレス６ダ番地、Ｂは／６３コＯ番地およびＣ
は１ｔｚｒ参番地となる。ここで、各アドレスにお≠て
は、その詳細を第参図に示すように、最上位桁）［ＳＢ
から最下位桁ＬＳＢ Ｋ向かつてｂ７〜ｂｏのぐビット
を横方向に配列しておく。１＋、縦方向は走査線方式に
よる表示部ＯＲ〒の有するラスクーに対応させておく。
第３図は、表示部ＣＲＴの表示画面の画素とメモリＲＭ
、 ＧＭおよびＢＭのアドレスとの対応関係を具体的
に示したものであや、例えば、表示画面上においてｔ画
素からなる表示位置ムｌ（第２図参照）は、各メモリＲ
Ｍ 、 ＧＭ 、 Ｂ）［のメそりアビレフ０番地に対
応しており、このＯ番地のデータが表示出力される。同
様に１表示位置ムＪには各メモリのメモリアドレスぶり
番地が対応して−る。
、 ＧＭおよびＢＭのアドレスとの対応関係を具体的
に示したものであや、例えば、表示画面上においてｔ画
素からなる表示位置ムｌ（第２図参照）は、各メモリＲ
Ｍ 、 ＧＭ 、 Ｂ）［のメそりアビレフ０番地に対
応しており、このＯ番地のデータが表示出力される。同
様に１表示位置ムＪには各メモリのメモリアドレスぶり
番地が対応して−る。
また、第を図には本実施例にｂ＃／ｆるように、赤。
級および青の各色要素によってカラー表示管行かう三原
色方式における三原色の混合と表現色とのこのように構
成した本発明表示装置においては、メモリセレクトラッ
チＲＦＦ 、 ＧＦＦ 、 ＢＦＦを同時にまたは選択
的にセットして、各メモリＲＭ、（、Ｍ。
色方式における三原色の混合と表現色とのこのように構
成した本発明表示装置においては、メモリセレクトラッ
チＲＦＦ 、 ＧＦＦ 、 ＢＦＦを同時にまたは選択
的にセットして、各メモリＲＭ、（、Ｍ。
Ｂ菫を同時Ｋまたは選択的にアクセス可能となし、所定
のデータを所望のメモリに書き込む等のデータ変換処理
を行なう、その際、各メモリの出力をオアゲー） ＯＲ
に導き論理和をとるように構成しであるので、例えば各
メモＩＪＲＭ、Ｇｉ［、ＢＭＫデータが格納されている
かいないかを検知する場合には、このオアゲートＯＲの
出力を検知するのみでよいこととなる。従って、メモリ
内のデータ便換等Ｏ処理を迅速に行なうことができる。
のデータを所望のメモリに書き込む等のデータ変換処理
を行なう、その際、各メモリの出力をオアゲー） ＯＲ
に導き論理和をとるように構成しであるので、例えば各
メモＩＪＲＭ、Ｇｉ［、ＢＭＫデータが格納されている
かいないかを検知する場合には、このオアゲートＯＲの
出力を検知するのみでよいこととなる。従って、メモリ
内のデータ便換等Ｏ処理を迅速に行なうことができる。
以上説明したように、本発明によれば多層メモリ構造の
表示装置における画像処理速度を著しく向上させること
が可能と表る。
表示装置における画像処理速度を著しく向上させること
が可能と表る。
第１＠は本発明表示装置の一例を示すブロック図、第２
図はその表示画面の画素サイズを示す線図、第３図およ
び第参図は同じくそ０メそりのアドレスおよびビットの
構成例をそれぞれ示す線図、第３図は同じくその表示画
面とメモリとの対応関係を説明するための線図、第６図
は赤 ａおよび青の三原色方式によりカラー表示を行な
う場合の三原色の混合と表現色との対応関係を示す線図
である。 ＣＰＵ・−中央演算処理装置、 ＡＢ・・・アドレスバス、 ＤＢ−データバス、Ｃ
ＲＴ−・表示部、０ＲＴＯ−ＯＲ’ｌ’制御回路、ＣＫ
Ｇ・−・クロックジェネレータ、 ＡＤＳ・・・アドレスセレクタ、 ＲＭ 、 ＧＭ 、 ＢＭ・・・メモリ、ＲＦＦ 、
ＧＦＦ 、 ＢＦＦ・・・メモリセレクトラッチ、ＳＲ
、ＧＲ、ＢＲ−・ゲート、 ＣＩＦ 、 ＧＩＦ、 ＧＩＦ 、 ＧＩＦ−・インタ
フヱイス、ＯＲ・・・オアゲート、 ＶＣ・・・ビデオコントロール回路、 Ｓ／−８ｆｆ・・・信号線。 第１図
図はその表示画面の画素サイズを示す線図、第３図およ
び第参図は同じくそ０メそりのアドレスおよびビットの
構成例をそれぞれ示す線図、第３図は同じくその表示画
面とメモリとの対応関係を説明するための線図、第６図
は赤 ａおよび青の三原色方式によりカラー表示を行な
う場合の三原色の混合と表現色との対応関係を示す線図
である。 ＣＰＵ・−中央演算処理装置、 ＡＢ・・・アドレスバス、 ＤＢ−データバス、Ｃ
ＲＴ−・表示部、０ＲＴＯ−ＯＲ’ｌ’制御回路、ＣＫ
Ｇ・−・クロックジェネレータ、 ＡＤＳ・・・アドレスセレクタ、 ＲＭ 、 ＧＭ 、 ＢＭ・・・メモリ、ＲＦＦ 、
ＧＦＦ 、 ＢＦＦ・・・メモリセレクトラッチ、ＳＲ
、ＧＲ、ＢＲ−・ゲート、 ＣＩＦ 、 ＧＩＦ、 ＧＩＦ 、 ＧＩＦ−・インタ
フヱイス、ＯＲ・・・オアゲート、 ＶＣ・・・ビデオコントロール回路、 Ｓ／−８ｆｆ・・・信号線。 第１図
Claims (1)
- 画像データを記憶するメモリ詳を有し、当該メモリ群に
記憶した画像データに基づき表示手段にて画像表示を行
う表示装置において、前記メモリ詳から同時にまたは選
択的に呼び出し九画像データを取り込み、当該画像デー
タを論理和して一つの画像データを得るデータ検出手段
を具備したことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294981A JPS5855976A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294981A JPS5855976A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5855976A true JPS5855976A (ja) | 1983-04-02 |
Family
ID=15551675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15294981A Pending JPS5855976A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
| JPS61207449A (ja) * | 1985-03-12 | 1986-09-13 | Mitsubishi Rayon Co Ltd | 親水化多孔質膜及び親水化方法 |
-
1981
- 1981-09-29 JP JP15294981A patent/JPS5855976A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
| JPS61207449A (ja) * | 1985-03-12 | 1986-09-13 | Mitsubishi Rayon Co Ltd | 親水化多孔質膜及び親水化方法 |
| JPH0469654B2 (ja) * | 1985-03-12 | 1992-11-06 | Mitsubishi Rayon Co |
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