JP3068215B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3068215B2 JP3068215B2 JP2417515A JP41751590A JP3068215B2 JP 3068215 B2 JP3068215 B2 JP 3068215B2 JP 2417515 A JP2417515 A JP 2417515A JP 41751590 A JP41751590 A JP 41751590A JP 3068215 B2 JP3068215 B2 JP 3068215B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に１チップ内において複数種類のデータの入出力
処理を独立かつ非同期に行うことを特徴とする。
し、特に１チップ内において複数種類のデータの入出力
処理を独立かつ非同期に行うことを特徴とする。
【０００２】
【従来の技術】現在、映像分野におけるディジタル化が
進歩し、ビデオテープレコーダ機等の映像装置に画像用
メモリを用いてディジタル画像処理を行うことが盛んに
なってきている。
進歩し、ビデオテープレコーダ機等の映像装置に画像用
メモリを用いてディジタル画像処理を行うことが盛んに
なってきている。
【０００３】映像信号は輝度信号（以下、Ｙ信号）と色
差信号（以下Ｃ信号）から構成され、ディジタル信号処
理に際してはＹ信号は１５．７５キロヘルツの水平走査
周波数（以下、ｆH）の９１０倍の周波数９１０ｆHで制
御し、Ｃ信号については３．５８メガヘルツの色副搬送
周波数（以下ｆsc）の４倍の周波数４ｆscで制御するの
が一般的である。９１０ｆHの値と４ｆscの値はともに
１４．３メガヘルツと理論的には同じ値であるが、９１
０ｆHはｆHにロックし、４ｆscはｆscにロックしてそれ
ぞれ別の回路で作られるために実際は位相差を生じてい
る。
差信号（以下Ｃ信号）から構成され、ディジタル信号処
理に際してはＹ信号は１５．７５キロヘルツの水平走査
周波数（以下、ｆH）の９１０倍の周波数９１０ｆHで制
御し、Ｃ信号については３．５８メガヘルツの色副搬送
周波数（以下ｆsc）の４倍の周波数４ｆscで制御するの
が一般的である。９１０ｆHの値と４ｆscの値はともに
１４．３メガヘルツと理論的には同じ値であるが、９１
０ｆHはｆHにロックし、４ｆscはｆscにロックしてそれ
ぞれ別の回路で作られるために実際は位相差を生じてい
る。
【０００４】松下電気（株）のＭＮ−４７００や日本電
気（株）のμＰＤ４２２７０などのシリアルリードシリ
アルライトポートを１系統ずつしか持たないデュアルポ
ート構成のメモリを用いて画像情報を処理する場合は、
１系統のクロック信号制御でＹ信号とＣ信号の同期をと
って処理を行うか、Ｙ信号とＣ信号それぞれの信号処理
用にメモリを設ける方法が採られてきた。
気（株）のμＰＤ４２２７０などのシリアルリードシリ
アルライトポートを１系統ずつしか持たないデュアルポ
ート構成のメモリを用いて画像情報を処理する場合は、
１系統のクロック信号制御でＹ信号とＣ信号の同期をと
って処理を行うか、Ｙ信号とＣ信号それぞれの信号処理
用にメモリを設ける方法が採られてきた。
【０００５】しかし、１系統のクロック信号制御の方法
では位相差補正用の回路を付設しなければならない。又
複数の信号に対してそれぞれにメモリを設けていたので
はコストが係ってしまうなどの不具合が考えられる。
では位相差補正用の回路を付設しなければならない。又
複数の信号に対してそれぞれにメモリを設けていたので
はコストが係ってしまうなどの不具合が考えられる。
【０００６】
【発明が解決しようとする課題】前述した従来技術の画
像用メモリは、Ｙ信号とＣ信号といった複数の信号を処
理する場合、１チップで行おうとすると、１系統のクロ
ック信号の制御で行うために誤差が生じ、同期補正用の
周辺回路を付設しなければならない。
像用メモリは、Ｙ信号とＣ信号といった複数の信号を処
理する場合、１チップで行おうとすると、１系統のクロ
ック信号の制御で行うために誤差が生じ、同期補正用の
周辺回路を付設しなければならない。
【０００７】また、それぞれの信号処理に別のメモリを
用いたのでは、コストが増えるという問題が生じてく
る。
用いたのでは、コストが増えるという問題が生じてく
る。
【０００８】そこで本発明の目的は１つのメモリ内にお
いて複数種類のデータの入出力を、補正回路を必要とせ
ずにそれぞれ独立なクロック信号制御で行うことのでき
る半導体メモリを提供することである。
いて複数種類のデータの入出力を、補正回路を必要とせ
ずにそれぞれ独立なクロック信号制御で行うことのでき
る半導体メモリを提供することである。
【０００９】
【課題を解決するための手段】 本発明は、輝度信号を
制御する第１のクロックに応答して、ポインタの示す場
所が変化する、第１のシリアルセレクタと、前記第１の
クロックとは独立で周波数で微小な差を有する、色差信
号を制御する第２のクロックに応答して、ポインタの示
す場所が変化する、第２のシリアルセレクタと、前記第
１のクロックに応答して、輝度信号に対応する第１のデ
ータを前記第１のシリアルセレクタ内のポインタの示す
場所に格納する、１ライン分のデータを格納可能な第１
のライトデータレジスタと、前記第２のクロックに応答
して、色差信号に対応する第２のデータを前記第２のシ
リアルセレクタ内のポインタの示す場所に格納する、１
ライン分のデータを格納可能な第２のライトデータレジ
スタと、輝度信号を制御する第３のクロックに応答し
て、ポインタの示す場所が変化する、第３のシリアルセ
レクタと、前記第３のクロックとは独立で周波数で微小
な差を有する、色差信号を制御する第４のクロックに応
答して、ポインタの示す場所が変化する、第４のシリア
ルセレクタと、前記第３のクロックに応答して、前記第
３のシリアルセレクタ内のポインタの示す場所に格納し
てある輝度信号に対応する第３のデータを出力する、１
ライン分のデータを格納可能な第１のリードデータレジ
スタと、前記第４のクロックに応答して、前記第４のシ
リアルセレクタ内のポインタの示す場所に格納してある
色差信号に対応する第４のデータを出力する、１ライン
分のデータを格納可能な第２のリードデータレジスタ
と、前記第１のライトデータレジスタおよび前記第２の
ライトデータレジスタの格納するデータが１ライン分の
データになったときに、前記第１のライトデータレジス
タの格納するデータと前記第２のライトデータレジスタ
の格納するデータとが一括して所定の行アドレスに転送
されるとともに、所定の行アドレスのデータを、前記第
１のリードデータレジスタおよび前記第２のリードデー
タレジスタに一括して転送する、メモリセルアレイとを
有している。
制御する第１のクロックに応答して、ポインタの示す場
所が変化する、第１のシリアルセレクタと、前記第１の
クロックとは独立で周波数で微小な差を有する、色差信
号を制御する第２のクロックに応答して、ポインタの示
す場所が変化する、第２のシリアルセレクタと、前記第
１のクロックに応答して、輝度信号に対応する第１のデ
ータを前記第１のシリアルセレクタ内のポインタの示す
場所に格納する、１ライン分のデータを格納可能な第１
のライトデータレジスタと、前記第２のクロックに応答
して、色差信号に対応する第２のデータを前記第２のシ
リアルセレクタ内のポインタの示す場所に格納する、１
ライン分のデータを格納可能な第２のライトデータレジ
スタと、輝度信号を制御する第３のクロックに応答し
て、ポインタの示す場所が変化する、第３のシリアルセ
レクタと、前記第３のクロックとは独立で周波数で微小
な差を有する、色差信号を制御する第４のクロックに応
答して、ポインタの示す場所が変化する、第４のシリア
ルセレクタと、前記第３のクロックに応答して、前記第
３のシリアルセレクタ内のポインタの示す場所に格納し
てある輝度信号に対応する第３のデータを出力する、１
ライン分のデータを格納可能な第１のリードデータレジ
スタと、前記第４のクロックに応答して、前記第４のシ
リアルセレクタ内のポインタの示す場所に格納してある
色差信号に対応する第４のデータを出力する、１ライン
分のデータを格納可能な第２のリードデータレジスタ
と、前記第１のライトデータレジスタおよび前記第２の
ライトデータレジスタの格納するデータが１ライン分の
データになったときに、前記第１のライトデータレジス
タの格納するデータと前記第２のライトデータレジスタ
の格納するデータとが一括して所定の行アドレスに転送
されるとともに、所定の行アドレスのデータを、前記第
１のリードデータレジスタおよび前記第２のリードデー
タレジスタに一括して転送する、メモリセルアレイとを
有している。
【００１０】
【発明の作用】上記構成によると、データ入力回路は複
数のデータ書き込みクロックに同期して動作し、データ
出力回路は複数のデータ読み出しクロックに同期して動
作する。
数のデータ書き込みクロックに同期して動作し、データ
出力回路は複数のデータ読み出しクロックに同期して動
作する。
【００１１】
【実施例】図１に本発明の実施例のブロック図を示す。
メモリセルアレイ１０１は２５０行×７７０列×６ビッ
トの１１５５０００ビット、約１．２メガビット構成で
あり、これはＮＴＳＣ方式のテレビ信号を３．５８メガ
ヘルツの色副搬送波周波数（以下、ｆsc）の４倍の周波
数４ｆscでサンプリングした時のテレビ受像機の有効画
面部分に対応させた構成になっている。
メモリセルアレイ１０１は２５０行×７７０列×６ビッ
トの１１５５０００ビット、約１．２メガビット構成で
あり、これはＮＴＳＣ方式のテレビ信号を３．５８メガ
ヘルツの色副搬送波周波数（以下、ｆsc）の４倍の周波
数４ｆscでサンプリングした時のテレビ受像機の有効画
面部分に対応させた構成になっている。
【００１２】９行目〜１０行目の「データ転送ゲート１
８０を通して」を削除。
８０を通して」を削除。
【００１３】ライトデータレジスタ１０５に対して１ラ
イン分（７７０×６ビット）のデータの書き込みが終了
すると、ライトデータレジスタ１０５からメモリセルア
レイ１０１へのライトデータ転送を行う。ライトデータ
転送は２つのシリアルライトクロックＳＷＣ(オーハ゛ーライ
ン)，ＳＷＣ２(オーハ゛ーライン)を停止し、リード／ライトタイ
ミング発生回路１０６に入力されたライトイネーブル信
号（以下ＷＥ(オーハ゛ーライン)信号）をロウレベルにした後、
タイミング発生回路１０７に入力されたロウアドレスス
トローブ信号（以下ＲＡＳ(オーハ゛ーライン)信号）の立ち下が
りに同期してライトデータレジスタのデータを７７０×
６ビット分まとめた行アドレスカウンタ１０８で指定さ
れるメモリセルアレイの行へ転送する。
イン分（７７０×６ビット）のデータの書き込みが終了
すると、ライトデータレジスタ１０５からメモリセルア
レイ１０１へのライトデータ転送を行う。ライトデータ
転送は２つのシリアルライトクロックＳＷＣ(オーハ゛ーライ
ン)，ＳＷＣ２(オーハ゛ーライン)を停止し、リード／ライトタイ
ミング発生回路１０６に入力されたライトイネーブル信
号（以下ＷＥ(オーハ゛ーライン)信号）をロウレベルにした後、
タイミング発生回路１０７に入力されたロウアドレスス
トローブ信号（以下ＲＡＳ(オーハ゛ーライン)信号）の立ち下が
りに同期してライトデータレジスタのデータを７７０×
６ビット分まとめた行アドレスカウンタ１０８で指定さ
れるメモリセルアレイの行へ転送する。
【００１４】データの転送される行は、行アドレスカウ
ンタ１０８が出力する行アドレス信号によりアドレスセ
レクタ１０９、アドレス入力バッファ１１０とアドレス
デコーダ１１１を介して指定される。行アドレスカウン
タ１０８は行カウントリセット信号ＲＣＲ(オーハ゛ーライン)で
リセットされ、インクリメント信号ＩＮＣ(オーハ゛ーライン)入
力で１アドレス加算し、デクリメント信号ＤＥＣ(オーハ゛ー
ライン)入力で１アドレス減算されるようになっている。ラ
イトデータレジスタ１０５からメモリセルアレイ１０１
へのライトデータ転送サイクルのタイミングを図３に示
す。
ンタ１０８が出力する行アドレス信号によりアドレスセ
レクタ１０９、アドレス入力バッファ１１０とアドレス
デコーダ１１１を介して指定される。行アドレスカウン
タ１０８は行カウントリセット信号ＲＣＲ(オーハ゛ーライン)で
リセットされ、インクリメント信号ＩＮＣ(オーハ゛ーライン)入
力で１アドレス加算し、デクリメント信号ＤＥＣ(オーハ゛ー
ライン)入力で１アドレス減算されるようになっている。ラ
イトデータレジスタ１０５からメモリセルアレイ１０１
へのライトデータ転送サイクルのタイミングを図３に示
す。
【００１５】メモリセルアレイ１０１のリフレッシュは
タイミング発生回路１０７に入力されるリフレッシュ信
号ＲＥＦ(オーハ゛ーライン)入力により、リフレッシュアドレス
カウンタ１１２から出力されるリフレッシュアドレス信
号が指定する行に対して行われる。このとき、ＲＡＳ(オ
ーハ゛ーライン)信号はハイレベルでなければならない。
タイミング発生回路１０７に入力されるリフレッシュ信
号ＲＥＦ(オーハ゛ーライン)入力により、リフレッシュアドレス
カウンタ１１２から出力されるリフレッシュアドレス信
号が指定する行に対して行われる。このとき、ＲＡＳ(オ
ーハ゛ーライン)信号はハイレベルでなければならない。
【００１６】メモリセルアレイ１０１から７７０ビット
リードデータレジスタ（以下、リードデータレジスタ）
１１３へのリードデータ転送は、ＷＥ(オーハ゛ーライン)信号を
ハイレベルにした後、ＲＡＳ(オーハ゛ーライン)信号の立ち下が
りに同期して、行アドレスカウンタ１０８で指定された
メモリセルアレイ１０１内の１行分のデータを、データ
転送ゲート１８１を介して７７０×６ビット分まとめて
リードデータレジスタ１１３へ転送する。リードデータ
レジスタ１１３からのデータの読み出しは、第１のシリ
アルリードクロック（以下、ＳＲＣ１(オーハ゛ーライン)）に同
期して６ビットデータのうち上位４ビットのデータが、
第２のシリアルリードクロック（以下、ＳＲＣ２(オーハ゛ー
ライン)）に同期して６ビットデータの下位２ビットのデー
タが、シリアルセレクタ１１５が示す位置より出力バッ
ファ１１６を通してデータ出力端子Ｄout0〜5へ出力さ
れる。
リードデータレジスタ（以下、リードデータレジスタ）
１１３へのリードデータ転送は、ＷＥ(オーハ゛ーライン)信号を
ハイレベルにした後、ＲＡＳ(オーハ゛ーライン)信号の立ち下が
りに同期して、行アドレスカウンタ１０８で指定された
メモリセルアレイ１０１内の１行分のデータを、データ
転送ゲート１８１を介して７７０×６ビット分まとめて
リードデータレジスタ１１３へ転送する。リードデータ
レジスタ１１３からのデータの読み出しは、第１のシリ
アルリードクロック（以下、ＳＲＣ１(オーハ゛ーライン)）に同
期して６ビットデータのうち上位４ビットのデータが、
第２のシリアルリードクロック（以下、ＳＲＣ２(オーハ゛ー
ライン)）に同期して６ビットデータの下位２ビットのデー
タが、シリアルセレクタ１１５が示す位置より出力バッ
ファ１１６を通してデータ出力端子Ｄout0〜5へ出力さ
れる。
【００１７】またシリアルセレクタ１１５はシリアルリ
ードコントロールタイミング発生回路１１４へ入力され
た２つのシリアルリードクロックＳＲＣ１(オーハ゛ーライン)，
ＳＲＣ２(オーハ゛ーライン)に同期してシフトする。メモリセル
アレイ１０１からリードデータレジスタ１１３へのリー
ドデータ転送サイクルのタイミングチャートを図４に、
シリアルリードサイクルのタイミングチャートを図５に
示す。一実施例の総合タイミングチャートは図６に示さ
れている。
ードコントロールタイミング発生回路１１４へ入力され
た２つのシリアルリードクロックＳＲＣ１(オーハ゛ーライン)，
ＳＲＣ２(オーハ゛ーライン)に同期してシフトする。メモリセル
アレイ１０１からリードデータレジスタ１１３へのリー
ドデータ転送サイクルのタイミングチャートを図４に、
シリアルリードサイクルのタイミングチャートを図５に
示す。一実施例の総合タイミングチャートは図６に示さ
れている。
【００１８】本実施例の半導体メモリの応用例を図７に
示す。図示されているように、本実施例の半導体メモリ
２個をデータ入力端子Ｄin0〜5とデータ出力端子Ｄout0
〜5以下の全ての端子同士をコモン接続する。これによ
りメモリは、２５０行×７００列×１２ビットの構成を
なすことになる。このメモリ装置をビデオテープレコー
ダ機内に接地し、ＮＴＳＣ方式テレビ用フィールドメモ
リとして用いる。テレビ信号ディジタル画像処理を行う
場合、輝度信号（以下、Ｙ信号）については１５．７５
キロヘルツの水平走査周波数（以下、ｆH）に対し９１
０ｆHつまり約１４．３メガヘルツの周波数で、色差信
号（以下、Ｃ信号）については３．５８メガヘルツの色
副搬送波周波数（以下、ｆsc）に対し、４ｆscつまり約
１４．３メガヘルツの周波数で制御するのが一般的であ
る。
示す。図示されているように、本実施例の半導体メモリ
２個をデータ入力端子Ｄin0〜5とデータ出力端子Ｄout0
〜5以下の全ての端子同士をコモン接続する。これによ
りメモリは、２５０行×７００列×１２ビットの構成を
なすことになる。このメモリ装置をビデオテープレコー
ダ機内に接地し、ＮＴＳＣ方式テレビ用フィールドメモ
リとして用いる。テレビ信号ディジタル画像処理を行う
場合、輝度信号（以下、Ｙ信号）については１５．７５
キロヘルツの水平走査周波数（以下、ｆH）に対し９１
０ｆHつまり約１４．３メガヘルツの周波数で、色差信
号（以下、Ｃ信号）については３．５８メガヘルツの色
副搬送波周波数（以下、ｆsc）に対し、４ｆscつまり約
１４．３メガヘルツの周波数で制御するのが一般的であ
る。
【００１９】そこで本実施例のメモリ装置を用いてＹ信
号の処理には９１０ｆHから作られるクロック制御信号
をＳＷＣ１(オーハ゛ーライン)とＳＲＣ１(オーハ゛ーライン)端子に入力
して８ビットのデータを、Ｃ信号の処理には４ｆscから
作られるクロック制御信号を、ＳＷＣ２(オーハ゛ーライン)とＳ
ＲＣ２(オーハ゛ーライン)端子に入力して４ビットのデータとし
て信号制御を行う。ここでＣ信号の周波数帯域幅約１．
５メガヘルツであり、Ｙ信号の周波数帯域幅の約４．２
メガヘルツに比べて狭く、Ｙ信号処理と同等のサンプリ
ングレートを必要としないので、Ｃ信号についてはサン
プリングレートを１／２にする。さらにＣ信号は２つの
色差信号（以下、Ｒ−Ｙ信号，Ｂ−Ｙ信号）から構成さ
れているので、Ｒ−Ｙ信号、Ｂ−Ｙ信号それぞれについ
てのサンプリングレートは、Ｙ信号の１／４ということ
になる。
号の処理には９１０ｆHから作られるクロック制御信号
をＳＷＣ１(オーハ゛ーライン)とＳＲＣ１(オーハ゛ーライン)端子に入力
して８ビットのデータを、Ｃ信号の処理には４ｆscから
作られるクロック制御信号を、ＳＷＣ２(オーハ゛ーライン)とＳ
ＲＣ２(オーハ゛ーライン)端子に入力して４ビットのデータとし
て信号制御を行う。ここでＣ信号の周波数帯域幅約１．
５メガヘルツであり、Ｙ信号の周波数帯域幅の約４．２
メガヘルツに比べて狭く、Ｙ信号処理と同等のサンプリ
ングレートを必要としないので、Ｃ信号についてはサン
プリングレートを１／２にする。さらにＣ信号は２つの
色差信号（以下、Ｒ−Ｙ信号，Ｂ−Ｙ信号）から構成さ
れているので、Ｒ−Ｙ信号、Ｂ−Ｙ信号それぞれについ
てのサンプリングレートは、Ｙ信号の１／４ということ
になる。
【００２０】そこで８ビット量子化されたＣ信号データ
は４ビットデータごとに２回に分けてシリアルライトレ
ジスタへの書き込みまたはシリアルリードレジスタから
の読み出しが行われることになる。
は４ビットデータごとに２回に分けてシリアルライトレ
ジスタへの書き込みまたはシリアルリードレジスタから
の読み出しが行われることになる。
【００２１】以上の様な方法を用いると、Ｙ信号とＣ信
号を独立かつ非同期に処理することが可能になるので、
複数の信号を基準としたデータ処理をそれぞれ独立のメ
モリや特別な同期回路を設けずに行うことができる。
号を独立かつ非同期に処理することが可能になるので、
複数の信号を基準としたデータ処理をそれぞれ独立のメ
モリや特別な同期回路を設けずに行うことができる。
【００２２】本応用例における信号処理の概要を説明す
ると、Ｙ信号については、８ビットＡ−Ｄコンバータ８
０１により９１０ｆHなるサンプリング周波数で８ビッ
ト量子化されて９１０ｆHから生成されるＳＷＣ１(オーハ゛
ーライン)制御でそれぞれのメモリのＤin0〜Ｄin3端子より
計８ビットデータで入力されるＲ−Ｙ信号とＢ−Ｙ信号
についてはまずアナログ信号マルチプレクサ８０２によ
りｆsc制御でＲ−Ｙ信号とＢ−Ｙ信号がマルチプレクサ
される。その様子を図８の（Ａ）（Ｂ）に示す。マルチ
プレクサされたアナログのＲ−Ｙ信号とＢ−Ｙ信号は８
ビットＡ−Ｄコンバータ８０３により２ｆscのサンプリ
ング周波数で８ビット量子化されマルチプレクサ８０４
で２ｆsc制御により８ビットデータを４ビットデータに
分割する。
ると、Ｙ信号については、８ビットＡ−Ｄコンバータ８
０１により９１０ｆHなるサンプリング周波数で８ビッ
ト量子化されて９１０ｆHから生成されるＳＷＣ１(オーハ゛
ーライン)制御でそれぞれのメモリのＤin0〜Ｄin3端子より
計８ビットデータで入力されるＲ−Ｙ信号とＢ−Ｙ信号
についてはまずアナログ信号マルチプレクサ８０２によ
りｆsc制御でＲ−Ｙ信号とＢ−Ｙ信号がマルチプレクサ
される。その様子を図８の（Ａ）（Ｂ）に示す。マルチ
プレクサされたアナログのＲ−Ｙ信号とＢ−Ｙ信号は８
ビットＡ−Ｄコンバータ８０３により２ｆscのサンプリ
ング周波数で８ビット量子化されマルチプレクサ８０４
で２ｆsc制御により８ビットデータを４ビットデータに
分割する。
【００２３】Ａ−Ｄ変換マルチプレクスの様子を８図の
（Ｃ）〜（Ｆ）に示す。そして、４ビット化されたＲ−
Ｙ信号，Ｂ−Ｙ信号は４ｆscから生成されるＳＷＣ２(オ
ーハ゛ーライン)に同期してそれぞれのＤin4〜Ｄin5、計４ビッ
トのデータとして入力される。
（Ｃ）〜（Ｆ）に示す。そして、４ビット化されたＲ−
Ｙ信号，Ｂ−Ｙ信号は４ｆscから生成されるＳＷＣ２(オ
ーハ゛ーライン)に同期してそれぞれのＤin4〜Ｄin5、計４ビッ
トのデータとして入力される。
【００２４】データの読み出しはＹ信号については、９
１０ｆHのＳＲＣ１(オーハ゛ーライン)に同期してＤout0〜Ｄout
３から、Ｒ−Ｙ信号とＢ−Ｙ信号については４ｆscのＳ
ＲＣ２(オーハ゛ーライン)に同期してＤout4〜Ｄout5からそれぞ
れ出力された後、Ｙ信号は８ビットＤ−Ａコンバータ８
０６で９１０ｆH制御でアナログ信号に復調され、Ｒ−
Ｙ信号とＢ−Ｙ信号については４ビットデータをラッチ
回路８０８を通して８ビットデータにデマルチプレクサ
した後、Ｒ−Ｙ信号についてはｆsc(オーハ゛ーライン)制御で８
ビットＤ−Ａコンバータ８０７によりアナログ信号に復
調し、Ｂ−Ｙ信号についてはｆsc制御で８ビットＤ−Ａ
コンバータ８０９によりアナログ信号に復調される。
１０ｆHのＳＲＣ１(オーハ゛ーライン)に同期してＤout0〜Ｄout
３から、Ｒ−Ｙ信号とＢ−Ｙ信号については４ｆscのＳ
ＲＣ２(オーハ゛ーライン)に同期してＤout4〜Ｄout5からそれぞ
れ出力された後、Ｙ信号は８ビットＤ−Ａコンバータ８
０６で９１０ｆH制御でアナログ信号に復調され、Ｒ−
Ｙ信号とＢ−Ｙ信号については４ビットデータをラッチ
回路８０８を通して８ビットデータにデマルチプレクサ
した後、Ｒ−Ｙ信号についてはｆsc(オーハ゛ーライン)制御で８
ビットＤ−Ａコンバータ８０７によりアナログ信号に復
調し、Ｂ−Ｙ信号についてはｆsc制御で８ビットＤ−Ａ
コンバータ８０９によりアナログ信号に復調される。
【００２５】
【発明の効果】この発明により画像処理分野において複
数種類のデータを同期補正回路を必要とせずに１チップ
内で独立に処理することが可能になり、メモリの使用数
が減らすことができる効果がある。
数種類のデータを同期補正回路を必要とせずに１チップ
内で独立に処理することが可能になり、メモリの使用数
が減らすことができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例のシリアルライトサイクルを示すタイ
ミングチャートである。
ミングチャートである。
【図３】一実施例のライトデータ転送サイクルを示すタ
イミングチャートである。
イミングチャートである。
【図４】一実施例のリードデータ転送サイクルを示すタ
イミングチャートである。
イミングチャートである。
【図５】一実施例のシリアルリードサイクルを示すタイ
ミングチャートである。
ミングチャートである。
【図６】一実施例の総合タイミングチャートである。
【図７】一実施例の適用例を示すブロック図である。
【図８】適用例の色差信号処理を示すタイミングチャー
トである。
トである。
１０１ メモリセルアレイ １０２ データ入力バッファ １０３ シリアルライトコントロールタイミング発生回
路 １０４ シリアルセレクタ １０５ ７７０ビットライトデータレジスタ １０６ リード／ライトタイミング発生回路 １０７ タイミング発生回路 １０８ 行アドレスカウンタ １０９ アドレスセレクタ １１０ アドレス入力バッファ １１１ アドレスデコーダ １１２ リフレッシュアドレスカウンタ １１３ ７７０ビットリードデータレジスタ １１４ シリアルリードコントロールタイミング発生回
路 １１５ シリアルセレクタ １１６ データ出力バッファ
路 １０４ シリアルセレクタ １０５ ７７０ビットライトデータレジスタ １０６ リード／ライトタイミング発生回路 １０７ タイミング発生回路 １０８ 行アドレスカウンタ １０９ アドレスセレクタ １１０ アドレス入力バッファ １１１ アドレスデコーダ １１２ リフレッシュアドレスカウンタ １１３ ７７０ビットリードデータレジスタ １１４ シリアルリードコントロールタイミング発生回
路 １１５ シリアルセレクタ １１６ データ出力バッファ
Claims (1)
- 【請求項１】映像信号を扱う半導体メモリ装置であっ
て、 輝度信号を制御する第１のクロックに応答して、ポイン
タの示す場所が変化する、第１のシリアルセレクタと、 前記第１のクロックとは独立で周波数で微小な差を有す
る、色差信号を制御する第２のクロックに応答して、ポ
インタの示す場所が変化する、第２のシリアルセレクタ
と、 前記第１のクロックに応答して、輝度信号に対応する第
１のデータを前記第１のシリアルセレクタ内のポインタ
の示す場所に格納する、１ライン分のデータを格納可能
な第１のライトデータレジスタと、 前記第２のクロックに応答して、色差信号に対応する第
２のデータを前記第２のシリアルセレクタ内のポインタ
の示す場所に格納する、１ライン分のデータを格納可能
な第２のライトデータレジスタと、 輝度信号を制御する第３のクロックに応答して、ポイン
タの示す場所が変化する、第３のシリアルセレクタと、 前記第３のクロックとは独立で周波数で微小な差を有す
る、色差信号を制御する第４のクロックに応答して、ポ
インタの示す場所が変化する、第４のシリアルセレクタ
と、 前記第３のクロックに応答して、前記第３のシリアルセ
レクタ内のポインタの示す場所に格納してある輝度信号
に対応する第３のデータを出力する、１ライン分のデー
タを格納可能な第１のリードデータレジスタと、 前記第４のクロックに応答して、前記第４のシリアルセ
レクタ内のポインタの示す場所に格納してある色差信号
に対応する第４のデータを出力する、１ライン分のデー
タを格納可能な第２のリードデータレジスタと、 前記第１のライトデータレジスタおよび前記第２のライ
トデータレジスタの格納するデータが１ライン分のデー
タになったときに、前記第１のライトデータレジスタの
格納するデータと前記第２のライトデータレジスタの格
納するデータとが一括して所定の行アドレスに転送され
るとともに、 所定の行アドレスのデータを、前記第１のリードデータ
レジスタおよび前記第２ のリードデータレジスタに一括
して転送する、メモリセルアレイとを含む ことを特徴と
する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417515A JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417515A JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251493A JPH04251493A (ja) | 1992-09-07 |
| JP3068215B2 true JP3068215B2 (ja) | 2000-07-24 |
Family
ID=18525606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417515A Expired - Lifetime JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068215B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240192A (ja) * | 1988-07-29 | 1990-02-08 | Mitsubishi Electric Corp | シリアルアクセス動作の可能な半導体記憶装置 |
| JPH02158996A (ja) * | 1988-12-09 | 1990-06-19 | Nec Corp | トリプルポートグラフイックバツフア |
-
1990
- 1990-12-28 JP JP2417515A patent/JP3068215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04251493A (ja) | 1992-09-07 |
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