JPH0748840B2 - 半導体画像メモリ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体画像メモリに関する。より詳細には、テ
レビジョン信号の１フィールドまたは１フレームに対応
したデータ遅延が得られ、かつそのデータ遅延量がテレ
ビジョン信号の１走査線単位および少なくとも１つの走
査線に対応した部分のビット長が、ビット単位で可変可
能な半導体画像メモリに関する。

従来の技術 従来、テレビジョン信号を扱う装置、例えば代表的には
カラーテレビジョンなどでは、テレビジョン信号を装置
内でアナログ処理し、ブラウン管から画像として再生し
ていた。ところがアナログ信号で画像を処理する場合、
画像信号を一時記憶し、加工を加えたり、時間軸の方向
に遅延させ、フィールドあるいはフレーム間で画像を比
較して画質改善処理を行ったりするのは非常に困難であ
った。従って、アナログ画像信号をデジタル信号に変換
し、半導体メモリにそのデータを蓄えることによってデ
ータの加工やデータの遅延によるフィールドあるいはフ
レーム間のデータ処理が行われるようになってきた。

例えば日本や米国における放送方式、すなわちNTSC方式
においては、１フィールドを262.5本の水平走査線によ
り構成し、飛び越し走査により２フィールドでもって１
フレーム（525本の走査線）の画面、すなわち空間的に
完成した１枚の絵を構成する方式を採っている。そして
そのフレームを30回／秒の速度で流すことにより、連続
した画面を構成している。

よって画像メモリによるデータ遅延を利用して画像処理
を行う場合には、フィールドあるいはフレームサイズに
対応したデータ遅延が得られる画像メモリが必要となっ
ていた。この場合、アナログ信号をサンプリングしてデ
ジタル化する、例えば色信号副搬送波周波数（fsc≒3.5
8MHz）の４倍の周波数でサンプリングする場合には、１
水平走査線あたり910ビット（アドレス）のサンプリン
グポイントが必要なので、１フィールドあるいは１フレ
ームに相当したデータ遅延を行う場合には、その走査線
数に応じて、フィールドメモリの場合には910×263×ｎ
ビットまたフレームメモリの場合には910×525×ｎビッ
トのメモリ容量が必要であった。ここでｎは１画素＝サ
ンプリングポイントあたりの階調数であり、525は１フ
レームあたりの走査線数である。263は１フィールドあ
たりの走査線数であり、実際は262.5本であるが、フィ
ールド同士の走査線の先頭位置を合わせるため263ある
いは262が用いられる。

また１フィールドあるいは１フレームの遅延素子として
使う場合には、このメモリに周辺回路を縦続接続して使
用する。１走査線分の遅延線として使われるラインメモ
リや、１ビット（画素）単位でデータを処理するための
ビット遅延素子を設けてそれら全体を１フィールドある
いは１フレームの遅延回路として使う処理も行われてい
る。

第２図に、従来の半導体画像メモリを利用した回路の一
例を示す。第２図に示す回路は、フレーム間の相関を利
用したノイズリデューサー回路例である。

この回路は、ビデオ信号入力データをＫ倍（ここでＫは
０≦Ｋ≦１）し、加算器23に出力する乗算器21と、遅延
回路25を経たビデオ信号を（１−Ｋ）倍し、やはり加算
器23に出力する乗算器22と、接点N21、N22間のデータを
比較して、動きがあったかどうかを検出し、動きがあっ
た場合には動き量に応じて、Ｋの値を変えて乗算器21お
よび22に出力する動作検出器24と、約１フレーム分に相
当した遅延回路25と、で主に構成される。

このノイズリデューサー回路では、ビデオ信号入力デー
タと、遅延回路25で１フレーム分だけ時間をずらしたデ
ータとを動作検出器24で比較して、静止画のように両者
の相関が高い場合には、Ｋの値を小さくして、前フレー
ムの絵との平均的な値を出力し、ランダムに発生するノ
イズを押さえた絵を出力する。また、動画のように両者
の相関が低い場合には、Ｋの値を大きくして新しいデー
タの比率を高めてビデオ信号を出力する。

この回路で重要なことは接点N22のデータのディレイ量
が接点N21のデータに対してちょうど１フレーム分だけ
遅延している必要があることで、そのために乗算器21、
23および約１フレーム遅延回路25全てにより、ちょうど
１フレームのデータ遅延が得られるようにしなければな
らない。従って約１フレーム遅延回路25は周辺に接続さ
れる回路に応じてその遅延量を変える操作が必要であっ
た。

発明が解決しようとする課題 従来は、上記のような１フィールドあるいは１フレーム
に対応したデータ遅延を、メモリを用いて行う場合に
は、汎用ダイナミックRAMを用いて行っていた。そのた
め、アドレスの制御や、リフレッシュの制御が必要であ
った。また、データ遅延として使うためには、同時に書
込み、読み出しを行わなければならないこと、さらに周
辺に接続する回路に応じてデータ遅延量を変更しなけれ
ばならないことなど制御が非常に複雑になってしまうと
いう欠点があった。

従って、本発明の目的は、上記従来技術の問題点を解決
し、複雑な制御を必要としない半導体画像メモリを提供
することにある。

課題を解決するための手段 本発明に従うと、テレビジョン信号の走査線１本の画素
量に対応した容量のライトデータレジスタおよびリード
データレジスタと、前記テレビジョン信号の１フィール
ドまたは１フレームの画素量に対応した容量のメモリセ
ルと、前記ライトデータレジスタに入力されたデータ
を、該ライトデータレジスタのメモリ容量に相当するブ
ロック単位でまとめてメモリセルへ転送し、書込みを行
う転送手段と、メモリセル内に蓄えられているデータ
を、前記リードデータレジスタのメモリ容量に相当する
ブロック単位でまとめて、該リードデータレジスタへ転
送し、該リードデータレジスタから出力する出力手段
と、を有し、前記リードデータレジスタから出力される
データが、前記ライトデータレジスタに入力されるデー
タより、テレビジョン信号の１フィールドあるいは１フ
レームに相当した画素分遅延するよう、前記データの遅
延量をテレビジョン信号の１走査線単位で変える制御手
段および１フィールドまたは１フレーム内の少なくとも
１つの走査線に対応した部分のデータ遅延量をビット単
位で変える制御手段を有することを特徴とする半導体画
像メモリが提供される。

作用 本発明の半導体画像メモリは、テレビジョン信号の１走
査線の画素数に対応させた容量のライトデータレジスタ
およびリードデータレジスタと、テレビジョン信号の１
フィールドまたは１フレームの画素数に対応させた容量
のメモリセルとを有する。入力されたデータは、ライト
データレジスタに一時蓄積され、ライトデータレジスタ
が満杯になったところでメモリセルへ一括して書き込ま
れる。メモリセルからデータを読み出す場合も、１走査
線の画素数に対応した量のデータを一括してリードデー
タレジスタに転送してから出力する。メモリセルは、テ
レビジョン信号の１フィールドまたは１フレームの画素
数に対応した容量であるから、テレビジョン信号に合わ
せて、データの書込み、読み出しのタイミングを制御す
るだけで、１フィールドまたは１フレームの遅延回路が
実現できる。

また、周辺のラインメモリや、ビット遅延素子の量に応
じたデータ遅延量の変更も、メモリセルのライン数、お
よびメモリセルのいずれか１行のビット数に関しての制
御信号のみで可能である。

実施例 次に本発明について図面を参照して説明する。第１図
は、本発明の半導体画像メモリの一例のブロック構成図
である。

データ入力端子Dinから入力されたデータは、ライトデ
ータレジスタ103および104に一時保管・蓄積される。上
記のデータの書込みアドレスは、カラムデコーダ101お
よび102がライトアドレス発生器112が発生するカラムア
ドレスをデコードしてそれぞれ選択する。

ライトデータレジスタ103は、ｌ個のデータが入る容量
であり、満杯になると、後述のライト制御回路116の発
生する信号によりｌ個のデータを一括してｍ行×ｌ列の
構成を有する第１のメモリセルアレイ106のロウデコー
ダ105により選択された行に出力する。同様に、ｌ′個
のデータが入る容量のライトデータレジスタ104は、満
杯になると、制御回路116の発生する信号によりｌ′個
のデータを一括してｍ行×ｌ′列の構成を有する第２の
メモリセルアレイ107の、ロウデコーダ105により選択さ
れた行に出力する。

メモリセルアレイ106の各行のデータは、やはりｌ個の
データが入る容量のリードデータレジスタ108に、メモ
リセルアレイ107の各行のデータは、ｌ′個のデータが
入る容量のリードデータレジスタ109に、それぞれ後述
のリード制御回路117の発生する信号により転送され、
一時保管・蓄積される。

リードデータレジスタ108および109のデータは、データ
出力端子Doutから出力されるが、その際リードデータレ
ジスタ108および109上の読出しアドレスは、リードアド
レス発生器113が発生したカラムアドレスをカラムデコ
ーダ110および111が、デコードすることで選択される。

メモリセルアレイ106および107をダイナミックメモリで
構成した場合には、リフレッシュタイマとアドレス発生
用のカウンタで構成されるリフレッシュアドレス発生器
114が必要となる。

上記のライトアドレス発生器112が発生するライトロウ
アドレス、リードアドレス発生器113が発生するリード
ロウアドレスおよびリフレッシュアドレス発生器114が
発生するリフレッシュアドレスは、マルチプレクサ115
により切り換えられる。

ライトクロック信号WCKとライトアドレス発生器112のラ
イトアドレスを１（初期値）にもどすためのクリア信号
▲▼とを入力とするライト制御回路116は、こ
れらの信号をもとに上記のライトアドレス発生器112に
対して、インクリメント信号とクリア信号とを発生し、
また、ライトデータレジスタ103に蓄積されたデータを
一括してメモリセルアレイ106の各行に、データレジス
タ104に蓄積されたデータを一括してメモリセルアレイ1
07の各行に転送するための制御信号を発生する。

同様に、リードクロック信号RCKとリードアドレス発生
器113のリードアドレスを１（初期値）にもどすための
クリア信号▲▼とを入力とするリード制御回路
117は、これらの信号をもとにリードアドレス発生器113
に対して、インクリメント信号とクリア信号とを発生
し、また、メモリセルアレイ106の各行１行分のデータ
をリードデータレジスタ108に、メモリセアレイ107の各
行１行分のデータをリードデータレジスタ109に転送す
るための制御信号を発生する。

さらに、ライトアドレス発生器112およびリードアドレ
ス発生器113は、外部から入力されたライン数、ライン
長の設定信号の設定値に基づいて制御信号を出力するラ
イン数／ライン長制御回路118によっても制御される。

本発明においては、上記のメモリセルアレイの１行の相
当するｌ＋ｌ′は、テレビジョン信号の１走査線の画素
数かあるいは１走査線の1/2^K（Ｋ＝１、２、・・）の画
素数に相当するアドレス数とする。例えば北米、日本の
放送方式であるNTSC方式において、１ラインのアナログ
信号を色信号副搬送波周波数の４倍の周波数（4fsc）で
サンプリングした場合１走査線の画素数は910となるの
でｌ＋ｌ′＝910（ｌ＝ｌ′＝455）またはｌ＋ｌ′＝91
0/2＝455（ｌ＝228、ｌ′＝227）などとすることが考え
られる。

また西ヨーロッパ、中近東、南米などの放送方式である
PAL方式においては、同様に１走査線の画素数は1135と
なるのでｌ＋ｌ′＝1135（ｌ＝568、ｌ′＝567）とする
こと等が考えられる。

次に、上記の如く構成された本実施例の半導体画像メモ
リの動作の説明を行う。

上記の半導体画像メモリに対しては、書込みは、以下の
ように行われる。まず▲▼信号によってライト
アドレス発生器112がクリアされ、ライト用カラムアド
レスおよびロウアドレスが、１番地に設定される。

クリアが、完了すると、WCK信号によりカラムアドレス
がインクリメントし、各アドレスに対応してDin端子か
ら入力されたデータが、ライトデータレジスタ103にス
トアされる。ｌ回書込みが行われると、ライトデータレ
ジスタ103は満杯となり、同様にライトデータレジスタ1
04にデータがストアされる。同時に、ライト制御回路11
6は、ライトデータレジスタ103が満杯になったことを検
知し、ライトデータレジスタ103のデータを一括して第
１のメモリセルアレイ106の最初の行（第１行）に転送
するための制御信号を発生する。

ライトデータレジスタ104にデータがｌ′回書込まれる
と、ライト制御回路116よりライトデータレジスタ104の
データが一括して第２のメモリセルアレイ107の最初の
行（第１行）に転送される。その際、ライト用のカラム
アドレスは１番地にリセットされ、再びライトデータレ
ジスタ103にDin端子からのデータがライトクロックWCK
に同期して蓄積される。

ライト用のカラムアドレスが１番地にリセットされる際
には、ライト用のロウアドレスが１アドレスだけインク
リメントされ、このとき新しくストアされたライトデー
タレジスタ103、104のデータはそれぞれメモリセルアレ
イ106、107の第２行に転送・蓄積される。

以下、同様にライトデータレジスタ103および104の内容
はメモリセルアレイ106および107の第３行、第４行と順
次インクリメントしたアドレスに転送され、最終行に達
すると再び第１行目からライトデータレジスタのデータ
転送を繰り返すように構成される。

読出しは以下のように行われる。まず▲▼信号
によってリードアドレス発生器113がクリアされ、リー
ド用カラムアドレスおよびロウアドレスが、１番地に設
定されると同時に、クリア期間中に第１のメモリセルア
レイ106および第２のメモリセルアレイ107の第１行目の
データが、一括して、それぞれリードデータレジスタ10
8および109に転送される。

クリアおよびそれに伴うデータの転送動作が完了すると
RCK信号に基づいてカラムアドレスがインクリメント
し、各アドレスに対応してリードデータレジスタ108か
ら読出しが行われる。リードクリア動作に伴う、第２の
メモリセルアレイ107の第１行目からリードデータレジ
スタ109へのデータ転送が終了すると、リード用のロウ
アドレスが１アドレスだけインクリメントされる。従っ
て、クリア後、リードデータレジスタ108からｌ回の読
出しが終了すると、リードデータレジスタ109から読出
しが開始され、同時にリード制御回路により第１とメモ
リセルアレイ106の第２行のデータが、リードデータレ
ジスタ108に一括して転送される。またリードデータレ
ジスタ109からｌ′回の読出しが行われると、第２のメ
モリセルアレイ107の第２行のデータが、リードデータ
レジスタ109に転送され、同時にリード用ロウアドレス
が１つインクリメントされる。

以下、同様にリードデータレジスタの読出しが終了する
とメモリセルアレイの第３行、第４行と順次インクリメ
ントしたアドレスからデータの転送が行われ、最終行に
達すると再び第１行目から読出しデータの転送が繰り返
される。

本発明の半導体画像メモリでは、WCKおよびRCKを共通に
接続し、同じクロック信号を入力する。同様に▲
▼、▲▼も共通に接続し、同じクリア信号を
入力する。クリア信号を同時に入力することによりライ
ト、リードアドレスは、共に１番地にクリアされライト
データの書込み、リードデータの読出しが、それぞれラ
イトデータレジスタ、リードデータレジスタの等しいア
ドレスに対して行われる。本発明の半導体画像メモリで
は、ライトデータのメモリセルアレイへの転送はライト
データレジスタが満杯となってから行われる。従って、
ライトアドレス、リードアドレスが同じ場合の読出しデ
ータは、ちょうどこのメモリセルアレイの全アドレスに
対応した画素分だけ遅延したデータとなる。

従って例えばNTSC方式で4fscサンプリングの場合ｌ＋
ｌ′を910として、メモリセルアレイの行数ｍを263（も
しくは262）に設定すれば１フィールドに相当した遅延
線が得られ、ｍを525とすれば１フレームに相当した遅
延線が得られる。

次に、本発明のメモリにおいて、ライトデータレジスタ
からメモリセルへのデータ転送と、メモリセルからリー
ドデータレジスタへのデータ転送と、リフレッシュと、
が同時に要求された場合について説明する。この場合
は、図示されないがアクセス順序仲裁回路が備わってお
り、３つ同時に要求された場合にも順序よくひとつずつ
行わせることができる。また、ライトデータレジスタお
よびリードデータレジスタの転送要求が発生した場合で
も、Din、Dout端子からのアクセスは他方のレジスタよ
り行われているので書込みあるいは読出しが中断される
ことはない。

一般的にこのデータ転送あるいはリフレッシュ期間はお
よそ300n秒程度で終了する。一方ｌ＋ｌ′＝910アドレ
スとした場合１つのレジスタのアクセス期間はおよそ32
μ秒程度であるので32μ秒の間にライトデータレジスタ
→メモリセルへのデータ転送、メモリセル→リードデー
タレジスタへのデータ転送、リフレッシュを終了させる
ことは十分可能である。

また、本発明半導体画像メモリには、第１のメモリセル
アレイ＋第２のメモリセルアレイのメモリ容量を行単位
および１行に付ビット単位で調整可能とするライン数、
ライン長制御回路118が具備されている。

上記のライン数、ライン長制御回路は、外部から入力さ
れるライン数設定信号の設定値により、ライトおよびリ
ードのロウアドレスの最終行を１アドレス単位で決定
し、最終行に達したら最初の行（第１行）に戻るような
コントロール信号を発生させる構成とする。この構成に
より、メモリ容量をテレビジョン信号の１ライン単位で
変更することを実現する。

またライトアドレスおよびリードアドレスがライン数設
定信号により設定された最終行に達したときのみ、ライ
ン長設定信号が有効になり、その設定値により、カラム
アドレスのリセット番地をカラムアドレスのアドレス単
位で変更できるような構成とする。この構成により、フ
ィールドあるいはフレームの最終行のライン長をビット
単位で変えることを実現する。

以上説明したように本発明により、テレビジョン信号の
１走査期間に対応したライン単位あるいは、少なくとも
１つのラインをビット単位で可変できる機能を有する、
１フィールドあるいは１フレームに対応した画素分の遅
延線として使用できる画像メモリを実現できる。実際に
は、この画像メモリに接続して使用するラインメモリは
１〜２個、ビット単位の遅延回路は10〜15ビット程度な
のでライン単位の可変量は最後の４ライン、ビット単位
の可変量は最終ラインの最後の16ビット程度でも使用上
問題はない。

例えば、本メモリをNTSC方式4fscサンプリングのフレー
ムメモリとするには、ライン数設定信号を２本、ライン
長設定信号を４本とし、ｌ＋ｌ′を910アドレスとす
る。この構成により、ｍは525〜522まで１ライン単位
で、最終ライン長は、910〜895アドレスのいずれかの値
に１アドレス単位で設定することができる。

尚、ビット遅延素子は安価に入手できるので、これを外
付けして調整することにより最終ライン長を２アドレス
単位あるいは４アドレス単位・・・というように可変す
ることも可能である。

発明の効果 以上説明したように本発明により、簡単な制御で１フィ
ールドあるいは１フレームに対応したデータ遅延と、外
部に接続するラインメモリやビット遅延素子量に対応し
たデータ遅延量の調整が行え、周囲回路を含んでちょう
ど１フィールドあるいは１フレームの遅延回路が提供さ
れる。

以上の説明は主にNTSC方式のテレビジョン信号を4fscで
サンプリングした場合について述べたが、サンプリング
レートは3fsc、2fscなど特に制限なく構成することがて
きる。

またPAL方式などテレビジョン方式が異なった場合で
も、それに対応してメモリ容量を変えて設計することも
可能である。

【図面の簡単な説明】

第１図は、本発明の半導体画像メモリの一例のブロック
図であり、 第２図は、１フレームの遅延素子の使用例を示すブロッ
ク図である。 〔主な参照番号〕 101、102……ライト用カラムデコーダ、 103、104……ライトデータレジスタ、 105……ロウデコーダ、 106、107……メモリアルアレイ、 108、109……リードデータレジスタ、 110、111……リード用カラムデコーダ、 112……ライトアドレス発生器、 113……リードアドレス発生器、 114……リフレッシュアドレス発生器、 115……アドレス切換用マルチプレクサ、 116……ライト制御回路、 117……リード制御回路、 118……ライン数・ライン長制御回路、 WCK……ライトクロック、 RCK……リードクロック、 ▲▼……ライトアドレスクリア信号、 ▲▼……リードアドレススリア信号、 21、22……乗算器、23……加算器、 24……動作検出器、 25……約１フレーム遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】テレビジョン信号の走査線１本の画素量に
   対応した容量のライトデータレジスタおよびリードデー
   タレジスタと、前記テレビジョン信号の１フィールドま
   たは１フレームの画素量に対応した容量のメモリセル
   と、前記ライトデータレジスタに入力されたデータを、
   該ライトデータレジスタのメモリ容量に相当するブロッ
   ク単位でまとめてメモリセルへ転送し、書込みを行う転
   送手段と、メモリセル内に蓄えられているデータを、前
   記リードデータレジスタのメモリ容量に相当するブロッ
   ク単位でまとめて、該リードデータレジスタへ転送し、
   該リードデータレジスタから出力する出力手段と、を有
   し、前記リードデータレジスタから出力されるデータ
   が、前記ライトデータレジスタに入力されるデータよ
   り、テレビジョン信号の１フィールドあるいは１フレー
   ムに相当した画素分遅延するよう、前記データの遅延量
   をテレビジョン信号の１走査線単位で変える制御手段お
   よび１フィールドまたは１フレーム内の少なくとも１つ
   の走査線に対応した部分のデータ遅延量をビット単位で
   変える制御手段を有することを特徴とする半導体画像メ
   モリ。