JPH11164265A

JPH11164265A - 信号変換回路

Info

Publication number: JPH11164265A
Application number: JP9324274A
Authority: JP
Inventors: Akio Kobayashi; 昭男小林
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-11-26
Filing date: 1997-11-26
Publication date: 1999-06-18
Anticipated expiration: 2017-11-26
Also published as: JP3363761B2

Abstract

(57)【要約】【構成】ＣＣＤイメージャ１４から出力されたプログ
レッシブスキャン信号が、ラインメモリ２８を介して、
基準クロックレートの２倍の高速クロックレートでＤＲ
ＡＭ２４に書き込まれる。そして、信号の書き込み期間
以外の期間に、奇数フィールド関連信号がまず高速クロ
ックレートで読み出され、次に偶数フィールド関連信号
が高速クロックレートで読み出される。読み出されたそ
れぞれの関連信号は、ラインメモリ３０を介して基準ク
ロックレートで出力される。【効果】プログレッシブスキャン信号を高速クロック
レートでＤＲＡＭに書き込み、奇数フィールド関連信号
および偶数フィールド関連信号を高速クロックレートで
ＤＲＡＭから個別に読み出すようにしたので、ＤＲＡＭ
として単一のポートを持つものを用いることができ、コ
ストを抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は信号変換回路に関し、
特に例えばディジタルカメラに適用され、プログレッシ
ブスキャン信号をフレームメモリを用いてインタレース
スキャン信号に変換する、信号変換回路に関する。

【０００２】

【従来の技術】従来のこの種の信号変換回路としては、
デュアルポートのフレームメモリを用いるものがあっ
た。つまり、プログレッシブスキャン信号を入力ポ−ト
から入力してメモリに書き込み、メモリに格納された画
像信号を出力ポートからフィールドごとに読み出してい
た。このような信号変換回路をディジタルカメラに適用
することによって、ＣＣＤイメージャからプログレッシ
ブスキャンによって出力された動画像信号をリアルタイ
ムでかつインタレース方式でＬＣＤに表示することがで
きた。

【０００３】しかし、この様な従来技術では、動画像を
出力するためにデュアルポートメモリを用いる必要があ
るため、コストが高くなるという問題がある。それゆえ
に、この発明の主たる目的は、コストを抑えることがで
きる、信号変換回路を提供することができる。

【０００４】

【発明が解決するための手段】この発明は、プログレッ
シブスキャン信号をフレームメモリを用いてインタレー
ススキャン信号に変換する信号変換回路において、プロ
グレッシブスキャン信号を基準クロックレートの２倍以
上の第１高速クロックレートでフレームメモリに書き込
む書込手段、およびフレームメモリから奇数フィールド
に関連する奇数フィールド関連信号ならびに偶数フィー
ルドに関連する偶数フィールド関連信号を基準クロック
レートの２倍以上の第２高速クロックレートで個別に読
み出す読出手段を備えることを特徴とする、信号変換回
路である。

【０００５】

【作用】ＣＣＤイメージャから出力されたプログレッシ
ブスキャン信号が、第１ラインメモリを介して、基準ク
ロックレートの２倍の高速クロックレートでフレームメ
モリに書き込まれる。そして、信号の書き込み期間以外
の期間に、奇数フィールド関連信号がまず高速クロック
レートで読み出され、次に偶数フィールド関連信号が高
速クロックレートで読み出される。読み出されたそれぞ
れの関連信号は、第２ラインメモリを介して基準クロッ
クレートで出力される。

【０００６】

【発明の効果】この発明によれば、プログレッシブスキ
ャン信号を高速クロックレートでフレームメモリに書き
込み、奇数フィールド関連信号および偶数フィールド関
連信号を高速クロックレートでフレームメモリから個別
に読み出すようにしたので、フレームメモリとして単一
のポートを持つものを用いることができ、コストを抑え
ることができる。

【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【０００８】

【実施例】図１を参照して、この実施例のディジタルカ
メラ１０はレンズ１２を含み、このレンズ１２から入射
された光像がＣＣＤイメージャ１４によって電気信号に
変換される。ＣＣＤイメージャ１４には図２に示すよう
な色フィルタ１３が装着される。この色フィルタ１３
は、原色ベイヤ配列の複数のフィルタ要素を持つ。奇数
ラインにはＲのフィルタ要素およびＧのフィルタ要素お
よびＢのフィルタ要素が１画素毎に交互に配置され、奇
数ラインにはＧのフィルタ要素が１画素毎に交互に配置
される。それぞれのフィルタ要素は画素と１対１で対応
し、ＣＣＤイメージャ１４から出力される画像信号は、
各画素に一つの色成分のみを有する。

【０００９】ＣＣＤイメージャ１４はプログレッシブス
キャンによって画像信号を読み出し、この画像信号（プ
ログレッシブスキャン信号）がＣＤＳ／ＡＤＣ回路１６
に与えられる。ＣＤＳ／ＡＤＣ回路１６は、入力された
画像信号に周知のノイズ除去およびレベル調整を施す。
このような処理が施された画像信号が、Ａ／Ｄ変換器１
８によってディジタルデータつまり画像データに変換さ
れ、画像データが信号処理回路２０によって周知の白バ
ランス調整およびガンマ補正を施される。信号処理回路
２０は、処理を施した画像データを、８ビットのバス２
２を介して信号変換回路４８に含まれるラインメモリ２
８に与える。このラインメモリ２８は１ライン分の容量
を持つＳＲＡＭによって構成される。

【００１０】メモリ制御回路４０は、ＤＭＡ（Direct M
emory Access) によって画像データを１ラインずつライ
ンメモリ２８に書き込み、その後読み出す。書き込み動
作は画素クロック（基準クロック）に従って実行され、
読み出し動作は画素クロックの２倍のレートを持つ高速
クロックによって実行される。書き込み動作および読み
出し動作は同時に開始され、１／２ライン（１／２Ｈ）
分の画像データが書き込まれた時点で読み出し動作が終
了する。

【００１１】ラインメモリ２８とＤＲＡＭ２４とは１６
ビットのバス２６によって接続され、メモリエリア２４
ａの各アドレスは１６ビットである。ラインメモリ２８
に奇数ラインの画像データが格納されているとき、メモ
リ制御回路４０はバス２６の上位８ビットを用いてその
画像データをＤＲＡＭ２４に入力する。また、ラインメ
モリ２８に偶数ラインの画像データが格納されていると
き、メモリ制御回路４０はバス２６の下位８ビットを用
いてその画像データをＤＲＡＭ２４に入力する。

【００１２】メモリ制御回路４０はさらに、この画像デ
ータをＤＲＡＭ２４に形成されたメモリエリア２４ａに
高速クロックに従って書き込む。具体的に説明すると、
メモリエリア２４ａは図３に示すように形成され、上位
８ビットに奇数ラインの画像データが書き込まれ、偶数
ラインの画像データは下位８ビットに書き込まれる。こ
のため、メモリエリア２４ａのそれぞれのラインには、
２ライン分の画像データが書き込まれる。メモリエリア
２４ａへの書込もまた、ラインメモリ２８からの読出動
作と同様に画素クロックの２倍の高速クロックレートで
行われる。つまり、各ラインの画像データが、各ライン
の前半の１／２Ｈ期間を用いて、間欠的にメモリエリア
２４ａに書き込まれる。

【００１３】メモリ制御回路４０は、メモリエリア２４
ａに対して２フィールド期間に２回プログレッシブスキ
ャンを行う。いずれのスキャンにおいても同一の画像デ
ータが読み出され、最初の１フィールド期間に読み出さ
れた画像データが奇数フィールド関連データとなり、次
の１フィールド期間に読み出された画像データが偶数フ
ィールド関連データとなる。メモリ制御回路４０は、各
プログレッシブスキャンにおいて，メモリエリア２４ａ
のそれぞれのアドレスから２ライン分の画像データを高
速クロックレートで同時に読み出す。ＤＲＡＭ２４は単
一のポート２４ｃしか持たないため、メモリエリア２４
ａへ書込動作およびメモリエリア２４ａからの読出動作
がぶつからないように、各ラインの後半の１／２Ｈ期間
を用いて読出動作が実行される。つまり、読出動作は１
／２Ｈ期間おきに間欠的に行われる。

【００１４】メモリエリア２４ａから読み出された２ラ
イン分の画像データは、１６ビットのバス２６を介して
高速クロックレートでラインメモリ３０に書き込まれ
る。このラインメモリ３０は２ライン分の容量を持ち、
ＳＲＡＭによって構成される。メモリ制御回路４０はラ
インメモリ３０への書き込みが終了する毎に、ラインメ
モリ３０の画像データを画素クロックレートで読み出
す。つまり、２ライン分の画像データを１ライン期間に
同時に読み出す。

【００１５】画像データがラインメモリ２８に書き込ま
れてからラインメモリ３８から読み出されるまでの動作
を、図４および図５を用いて説明する。ラインメモリ２
８には基準クロックレートで画像データが書き込まれる
ため、図４（Ａ）および図５（Ａ）に示すように、１ラ
イン分の画像データの書込には１ライン期間要する。な
お、書込アドレスは、１Ｈ期間の開始時にメモリ制御回
路４０から出力される書込リセット信号ＷＲＥＳＥＴ１
によってリセットされる。図４（Ｂ）および図５（Ｂ）
に示すように、次のラインの画像データの書込と同時
に、ラインメモリ２８に書き込まれている画像データの
読出が開始される。読出時のクロックレートは書込時の
２倍であり、読み出された画像データが同じ高速クロッ
クレートでメモリエリア２４ａに書き込まれる。なお、
ラインメモリ２８の読出アドレスは、１Ｈ期間の開始時
にメモリ制御回路４０から出力される読出リセット信号
ＲＲＥＳＥＴ１によってリセットされる。

【００１６】画像データは高速クロックレートでメモリ
エリア２４ａに書き込まれるため、１Ｈ期間の後半で空
きが生じる。この空き期間を用いて、図４（Ｄ）および
図５（Ｄ）に示すようにメモリエリア２４ａからの画像
データの読出が実行される。読出時のクロックレートも
また、基準クロックレートの２倍である。読出アドレス
は、１Ｈ期間の先頭から１／２Ｈ期間が経過した時に出
力される読出リセット信号ＷＲＥＳＥＴによってリセッ
トされる。メモリエリア２４ａから出力された画像デー
タは上述と同じ高速クロックレートでラインメモリ３０
に書き込まれ、書き込み完了後の１Ｈ期間に図４（Ｄ）
および図５（Ｄ）に示すように読み出される。つまり、
読出は基準クロックレートで行われる。なお、ラインメ
モリ３０の読出アドレスは、１Ｈ期間の開始時に出力さ
れる読出リセット信号ＲＲＥＳＥＴ２によってリセット
される。

【００１７】ラインメモリ３０から同時に読み出された
２ライン分の画像データは、１６ビットバス３２を経て
色補間回路３４に入力される。図２からわかるように、
それぞれの画素はＲ，Ｇ，Ｂのいずれか１つの色成分し
か持たないため、注目する画素が不足している２つの色
成分が、この色補間回路３６によって補間される。これ
によって、色補間回路３６からＲデータ，Ｇデータおよ
びＢデータが１画素ごとに同時に出力され、擬似フレー
ム信号作成回路３６に入力される。

【００１８】擬似フレーム信号作成回路３６は、図６に
示すように構成される。現ラインのＲデータは係数回路
３６ａおよび３６ｂならびにラインメモリ３６ｃに与え
られ、ラインメモリ３６ｃから読み出された前ラインの
Ｒデータは係数回路３６ｄおよび３６ｅに入力される。
係数回路３６ａおよび３６ｂは入力データに“０．２
５”を掛け、係数回路３６ｄおよび３６ｅは入力データ
に“０．７５”を掛ける。スイッチＳＷ１およびスイッ
チＳＷ２は、奇数フィールドで係数回路３６ａおよび３
６ｂ側に接続され、偶数フィールドで係数回路３６ｄお
よび３６ｅ側に接続される。したがって、奇数フィール
ドでは、０．２５倍された現ラインのＲデータおよび
０．７５倍された前ラインのＲデータが加算器３６ｆで
加算される。また、偶数フィールドでは、０．７５倍さ
れた現ラインのＲデータおよび０．２５倍された前ライ
ンのＲデータが加算器３６ｆで加算される。なお、Ｇデ
ータおよびＢデータはそれぞれ別の系統で処理される
が、処理動作はＲデータと同様であるため、重複した説
明を省略する。

【００１９】上述のように、ＤＲＡＭ２４から読み出さ
れる奇数フィールド関連データおよび偶数フィールド関
連データは互いに同じデータであるがが、このようにフ
ィールドに応じて異なる係数が掛けられるため、奇数ラ
インから出力すべき画像データ（奇数フィールド画像デ
ータ）および偶数ラインから出力すべき画像データ（偶
数フィールド画像データ）が得られる。そして、擬似フ
レーム信号作成回路３６から出力されたそれぞれの画像
データがＬＣＤ４２に与えられるとともに出力端子４４
ａおよび４４ｃを介して出力される。これによって、Ｌ
ＣＤ４２からインタレーススキャンされた動画像が映し
出される。

【００２０】メモリ制御回路４０は図７に示すように構
成される。Ｈカウンタ２６ａは、画素クロック（基準ク
ロック）によってインクリメントされ、水平同期信号に
よってリセットされる。つまり、Ｈカウンタ２６ａは水
平方向の画素数をカウントする。一方、Ｖカウンタ２６
ｂは、水平同期信号によってインクリメントされ、垂直
同期信号によってリセットされる。つまり、Ｖカウンタ
２６ｂはライン数をカウントする。デコーダ２６ｃはＨ
カウンタ２６ａおよびＶカウンタ２６ｂのそれぞれのカ
ウント値を受け、バス開放要求ＢＵＳＲＥＱＵＥＳＴ，
行アドレスストローブ信号ＲＡＳ，列アドレスストロー
ブ信号ＣＡＳ，ライトイネーブル信号ＷＥ１，ＵＷＥ
２，ＬＷＥ２，ＬＷＥ２，ＷＥ３，リードイネーブル信
号ＲＥ１，ＲＥ２，ＲＥ３，書込リセット信号ＷＲＥＳ
ＥＴ１および２，読出リセット信号ＲＲＥＳＥＴ１およ
び２を出力する。なお、バス許容信号ＢＵＳＧＲＡＮＴ
は、ＢＵＳＲＥＱＵＥＳＴに応じて入力される。

【００２１】図８を用いて詳しく説明すると、デコーダ
２６ｃはＨカウンタ２６ａのカウント値が“９０”にな
ったとき、ＣＰＵ２８にＢＵＳＲＥＱＵＥＳＴを出力
し、カウント値が“７５０”となった時点でその出力を
中止する。ＣＰＵ２８はこのＢＵＳＲＥＱＵＥＳＴを受
けて１０画素期間以内にＢＵＳＧＲＡＮＴをメモリ制御
回路４０に返す。つまり、ＢＵＳＧＲＡＮＴはＨカウン
タ２６ａのカウント値が“１００”となる前にハイレベ
ルとなり、カウント値が“７６０”となる前にローレベ
ルに戻る。このようにＢＵＳＧＲＡＮＴがハイレベルと
なる期間、バス２２が開放される。

【００２２】Ｈカウンタ２６ａのカウント値が“１０
０”となると、デコーダ２６ｃは書込リセット信号ＷＲ
ＥＳＥＴ１並びに読出リセット信号ＲＲＥＳＥＴ１およ
び２を１画素期間だけ出力し、これによってラインメモ
リ２８の書込アドレスおよび読出アドレスとラインメモ
リ３０の読出アドレスとがリセットされる。また、Ｈカ
ウンタ２６ａのカウント値が“４３０”となったとき、
１画素期間だけ書込リセット信号ＷＲＥＳＥＴ２を出力
し、これによってラインメモリ３０の書込アドレスがリ
セットされる。

【００２３】また、水平カウンタ２６ａのカウント値が
“１００”〜“７５０”となる間、ライトイネーブル信
号ＷＥ１およびリードイネーブル信号ＲＥ３が出力さ
れ、水平カウンタ２６ａのカウント値が“１００”〜
“４２０”となる間、リードイネーブル信号ＲＥ１が出
力され、そして、Ｈカウンタ２６ａのカウント値が“４
３０”〜“７５０”となる間、リードイネーブル信号Ｒ
Ｅ２およびライトイネーブル信号ＬＷＥ３が出力され
る。さらに、奇数ラインにおいてＨカウンタ２６ａのカ
ウント値が“１００”〜“４２０”となる間ライトイネ
ーブル信号ＵＷＥ２が出力され、偶数ラインにおいてＨ
カウンタ２６ａのカウント値が“１００”〜“４２０”
を取る間、ライトイネーブル信号ＬＷＥ１が出力され
る。

【００２４】ライトイネーブル信号ＷＥ１が出力される
とき、ラインメモリ２８への書込が能動化され、リード
イネーブル信号ＲＥ１が出力されるとき、ラインメモリ
２８からの読出が能動化される。また、ライトイネーブ
ル信号ＵＷＥ２が出力されるときメモリエリア２４ａの
上位８ビットへの書込が能動化され、ライトイネーブル
信号ＬＷＥ２が出力されるときメモリエリア２４ａの下
位８ビットへの書込が能動化される。さらに、リードイ
ネーブル信号ＲＥ２が出力されるとき、メモリエリア２
４ａからの読出が能動化され、ライトイネーブル信号Ｗ
Ｅ３が出力されるときラインメモリ３０への書込が能動
化される。さらにまた、ライトイネーブル信号ＷＥ３が
出力されるときラインメモリ３０への書き込みが能動化
され、リードイネーブル信号ＲＥ３が出力されるときラ
インメモリ３０からの読み出しが能動化される。

【００２５】さらに、行アドレスストロブ信号ＲＡＳお
よび列アドレスストロブ信号ＣＡＳはＤＲＡＭ２４に与
えられ、これにより画像データがメモリエリア２４ａの
所望のアドレスに書き込まれる。なお、行アドレススト
ローブ信号ＲＡＳは、Ｈカウンタ２６ａのカウント値が
“１００”〜“４２０”および“４３０”〜“７５０”
となるときローレベルとなり、列アドレスストローブ信
号ＣＡＳは、Ｈカウンタ２６ａのカウント値が“１０
０”〜“４２０”および“４３０”〜“７５０”となる
期間に、ハイレベルおよびローレベルの間で１／２画素
毎に切り替わる。

【００２６】レコーダ２６ｃの詳しい動作を、図９〜図
１１に示すフロー図を用いて説明する。デコーダ２６ｃ
は１画素ごとに処理を開始し、まずステップＳ１でＨカ
ウンタのカウント値が９０≦カウント値≦７５０である
かどうか判断する。ここで“ＹＥＳ”であればステップ
Ｓ３でＢＵＳＲＥＱＵＥＳＴをハイレベルとするが、ロ
ーであればステップＳ５でＢＵＳＲＥＱＵＥＳＴをロー
レベルとする。次にステップＳ７でＨカウンタ２６ａの
カウント値が“１００”であるかどうか判断する。そし
て、“ＹＥＳ”であれば、ステップＳ９でＷＲＥＳＥＴ
１ならびにＲＲＥＳＥＴ２を同レベルとするが、“Ｎ
Ｏ”であれば、ステップＳ１１でＷＲＥＳＥＴ１ならび
にＲＲＥＳＥＴ１および２をハイレベルとする。続い
て、ステップＳ１３でＨカウンタ２６ａのカウント値が
“１００”≦カウント値≦“７５０”であるかどうか判
断し、“ＹＥＳ”であれば、ステップＳ１５でＷＥ１お
よびＲＥ３をローレベルとするが、“ＮＯ”であればス
テップＳ１７でＷＥ１およびＷＥ３をハイレベルとす
る。

【００２７】デコーダ２６ｃはさらに、ステップＳ１９
でＨカウンタ２６ａのカウント値が“１００”≦カウン
ト値≦“４２０”であるかどうか判断するとともに、ス
テップＳ２１で“４３０”≦カウント値≦“７５０”で
あるかどうか判断する。ステップＳ１９およびＳ２１の
いずれでも“ＮＯ”であれば、ステップＳ２３でＲＡＳ
およびＣＡＳをハイレベルとするが、ステップＳ１９お
よびＳ２１のいずれか一方でも“ＹＥＳ”であれば、ス
テップＳ２５でＲＡＳをローレベルとし、次にステップ
Ｓ２７でＨカウンタ２６ａの最下位ビットが“１”であ
るかどうか判断する。そして、“ＹＥＳ”であればステ
ップＳ２９でＣＡＳをローレベルとするが、“ＮＯ”で
あればステップＳ３１でＣＡＳをハイレベルとする。そ
して、ステップＳ３３でＨカウンタ２６ａのカウント値
が“１００”≦カウント値≦“４２０”であるかどうか
判断して、“ＹＥＳ”であればステップＳ３５でＲＥ１
をローレベルとするが、“ＮＯ”であればステップＳ３
７でＲＥ１をハイレベルとする。

【００２８】デコーダ２６ｃはその後、ステップＳ３９
でＨカウンタ２６ａのカウント値が“１００”≦カウン
ト値≦“４２０”であるかどうか判断する。そして、
“ＮＯ”であれば、ステップＳ４７でＵＷＥ２およびＬ
ＷＥ２をハイレベルとする。一方、“ＹＥＳ”であれ
ば、ステップＳ４１でＶカウンタ２６ｂの最下位ビット
が“０”であるかどうか判断して、“ＹＥＳ”であれ
ば、ＵＷＥ２およびＬＷＥ２にもそれぞれローレベルお
よびハイレベルとするが、“ＮＯ”であればステップＳ
４５でＵＷＥ２およびＬＷＥ２をそれぞれハイレベルお
よびローレベルとする。次に、デコーダ２６ｃはステッ
プＳ４９で、Ｈカウンタ２６ａのカウント値が“４３
０”≦カウント値≦“７５０”であるかどうか判断し、
“ＹＥＳ”であればステップＳ５１でＲＥ２およびＷＥ
３をローレベルとするが、“ＮＯ”であればステップＳ
５３でＲＥ２およびＷＥ３をハイレベルとする。そし
て、ステップＳ５５でＨカウンタのカウント値２６ａが
“４３０”であるかどうか判断し、“ＹＥＳ”であれば
ステップＳ５７でＷＲＥＳＥＴ２をローレベルとする
が、“ＮＯ”であればステップＳ５９でＷＲＥＳＥＴ２
をハイレベルとする。そして、処理を終了する。なお、
メモリ制御回路４２に出力される信号は、ＢＵＳＲＥＱ
ＵＥＳＴおよびＢＵＳＧＲＡＮＴを除き、アクティブロ
ーの信号である。

【００２９】この実施例によれば、メモリエリア２４ａ
への画像データの書き込みおよびメモリエリア２４ａか
らの画像データの読み出しを高速クロックにしたがって
実行するようにしたので、信号の入出力ポートは１つで
よく、フレームメモリのコストを抑えることができる。
なお、オペレータによってシャッタボタン４６が押され
ると、システムコントローラ５０は制御信号をＣＰＵ２
８に与える。これに応じてＣＰＵ２８はＣＣＤイメージ
ャ１４にいわゆる画素混合読み出しを行わせ、これに基
づいてメモリエリア２４ａに蓄えられた画像データを、
ワークエリア２４ｂを用いてＪＰＥＧフォーマットにし
たがって圧縮する。そして、圧縮データをバス２６を介
してフラッシュメモリ３８に書き込む。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】色フィルタを示す図解図である。

【図３】ＤＲＡＭのメモリエリアを示す図解図である。

【図４】図１実施例の動作の一部を示すタイミング図で
ある。

【図５】図１実施例の動作の一部を示すタイミング図で
ある。

【図６】擬似フレーム信号作成回路を示すブロック図で
ある。

【図７】メモリ制御回路を示すブロック図である。

【図８】図１実施例の動作の一部を示すタイミング図で
ある。

【図９】メモリ制御回路の動作の一部を示すフロー図で
ある。

【図１０】メモリ制御回路の動作の一部を示すフロー図
である。

【図１１】メモリ制御回路の動作の一部を示すフロー図
である。

【符号の説明】

１０ … ディジタルカメラ４８ … 信号変換回路２４ … ＤＲＡＭ２８，３０…ラインメモリ４０ … メモリ制御回路３４ … 色補間回路３６ … 基準レベル信号作成回路

Claims

【特許請求の範囲】

【請求項１】プログレッシブスキャン信号をフレームメ
モリを用いてインタレーススキャン信号に変換する信号
変換回路において、前記プログレッシブスキャン信号を基準クロックレート
の２倍以上の第１高速クロックレートで前記フレームメ
モリに書き込む書込手段、および前記フレームメモリか
ら奇数フィールドに関連する奇数フィールド関連信号な
らびに偶数フィールドに関連する偶数フィールド関連信
号を前記基準クロックレートの２倍以上の第２高速クロ
ックレートで個別に読み出す読出手段を備えることを特
徴とする、信号変換回路。
【請求項２】前記フレームメモリの各アドレスは所定ビ
ットであり、前記書込手段は、前記プログレッシブスキャン信号の奇
数ラインを前記所定ビットの前半および後半の一方に書
き込み、前記プログレッシブスキャン信号の偶数ライン
を前記所定ビットの前半および後半の他方に書き込む、
請求項１記載の信号変換回路。
【請求項３】１ライン分の容量を持つ第１ラインメモリ
をさらに備え、前記書込手段は前記基準クロックレートで入力される前
記プログレッシブスキャン信号を前記第１ラインメモリ
を介して前記フレームメモリに書き込む、請求項２記載
の信号変換回路。
【請求項４】前記読出手段は、前記プログレッシブスキ
ャン信号を前記フレームメモリから２ラインずつ読み出
し、前記奇数フィールド関連信号および前記偶数フィー
ルド関連信号の一方を得る、請求項１ないし３のいずれ
かに記載の信号変換回路。
【請求項５】２ライン分の容量を持つ第２ラインメモリ
をさらに備え、前記読出手段は前記奇数フィールド関連信号および前記
偶数フィールド関連信号を前記第２ラインメモリを介し
て前記基準クロックレートで出力する、請求項４記載の
信号変換回路。
【請求項６】前記プログレッシブスキャン信号は各画素
に１つの色成分を持ち、前記奇数フィールド関連信号および前記偶数フィールド
関連信号のそれぞれに色補間を施す色補間手段をさらに
備える、請求項１ないし５のいずれかに記載の信号変換
回路。
【請求項７】前記色補間手段の出力に前記奇数フィール
ドおよび前記偶数フィールドのそれぞれに応じた係数を
掛ける掛け算手段をさらに備える、請求項６記載の信号
変換回路。
【請求項８】前記奇数フィールド関連信号および前記偶
数フィールド関連信号は互いに同一の信号である、請求
項１ないし７のいずれかに記載の信号変換回路。
【請求項９】前記第１高速クロックレートおよび前記第
２高速クロックレートは互いに同一のクロックレートを
持つ、請求項１ないし８のいずれかに記載の信号変換回
路。
【請求項１０】前記フレームメモリは単一のポ−トを持
ち、前記プログレッシブスキャン信号は前記ポートを介して
入力され、前記奇数フィールド関連信号および前記偶数
フィールド関連信号は前記ポートを介して出力される請
求項１ないし９のいずれかに記載の信号変換回路。
【請求項１１】請求項１ないし１０のいずれかに記載の
信号変換回路を備える、ディジタルカメラ。