JP4048615B2 - 画素数変換装置およびディジタルカメラ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、撮影された画像を設定した解像度またはサイズでもって記憶媒体に取り込むことが可能とされた画素数変換装置およびディジタルカメラ装置に関する。
【０００２】
【従来の技術】
ディジタル画像情報をフロッピーディスク、半導体メモリ等の記録媒体に記録するディジタルカメラが普及している。ディジタルカメラは、撮影された画像をディジタル画像信号に変換し、ディジタル画像信号を圧縮し、圧縮した画像情報を記録媒体に記録する構成とされている。ディジタルカメラは、記録静止画像の質を良好とするために、画素数の多い高解像度の撮像素子例えばＣＣＤを使用している。しかしながら、高解像度のＣＣＤから得られる画像データ量が多くなり、たとえデータを圧縮しても限られた容量の外部記憶媒体（フロッピーディスク、メモリカード等）に記録できる枚数が少なくなる。そこで、静止物を撮影する時には、ＣＣＤの撮像出力を圧縮して記憶するモードと、多少動きがある被写体や、記録枚数を多くしたい場合には、ＣＣＤの撮像出力を画素数の少ないものに変換し、変換した画像信号を圧縮して記憶するモードとを選択可能としたディジタルカメラが知られている。
【０００３】
さらに、ディジタルカメラは、静止画の記録に限らず、動画の記録にまで拡張することが可能である。しかしながら、動画の場合は、静止画よりもデータ量がかなり増加するので、より一層、画素数を減少させたり、画像サイズを小さくすることが必要となる。動画に限らず、静止画の場合でも、ホームページや電子メールに動画ファイルを張りつける用途の場合には、画像サイズを小さくしたい場合がある。
【０００４】
このように、ディジタルカメラ等の画像取り込み装置がＣＣＤの画素数より少ない画素数の画像を取り込む機能を持つことは有用である。従来のディジタルカメラにおいて、ＣＣＤにより撮影された画像信号の解像度、サイズを変更する処理（画素数変換）を行う一つの構成として、演算回路を使用するものがある。他のものとして、後述するソフトウエア処理によるものがある。
【０００５】
以下、これらの従来の画素数変換処理を有するディジタルカメラについて説明する。一例として、ＣＣＤがＸＧＡ（eXtended Graphics Array,1024ｘ768 画素）で、ＶＧＡ（Video Graphics Array,640ｘ480 画素）、ＣＩＦ（Common Intermediate Format,320ｘ240 画素 )、およびＱＣＩＦ（Quater CIF,160ｘ120 画素）の画像サイズに対応した画素数変換機能を持つディジタルカメラについて説明する。
【０００６】
図９は、この発明を適用できるディジタルカメラ装置の一例の全体の構成を示す。レンズ部１とＣＣＤ(Charge Coupled Device) ２とによって撮像部が構成される。レンズ部１には、ＣＰＵ１２からの制御信号が供給され、自動絞り制御動作、自動焦点制御動作がなされる。ＣＣＤ２は、全画素を読出す動作モード（撮影モード）と、ライン数を１／３に減少させた信号を出力するライン間引きの動作モード（ＥtoＥモード）とがＣＰＵ１２からの制御信号によって切り替え可能とされている。ＣＣＤ２の画素数は、１０２４×７６８画素（ＸＧＡ）とされている。
【０００７】
ＥtoＥモードは、撮影画像のデータを記録媒体（ＤＲＡＭ９）に取り込むことなく、表示部（ＬＣＤ８）に表示するモードである。ＥtoＥモードにおいて、撮影時に画角を決めたり、焦点、露出、ホワイトバランスが適切に調整される。すなわち、撮影モードでシャッターを押す前の被写体を確認している状態がＥtoＥモードである。ＥtoＥモードでは、１０２４×２５６画素の撮像信号が得られる。一例として、撮影モードでは、毎秒１０フレームの撮像信号が出力され、ＥtoＥモードでは、毎秒３０フレームの撮像信号が出力される。
【０００８】
ＣＣＤ２の出力信号がサンプルホールドおよびＡ／Ｄ変換部３に供給され、サンプルホールドおよびＡ／Ｄ変換部３から１サンプル１０ビットのディジタル撮像信号が発生する。サンプルホールドおよびＡ／Ｄ変換部３は、相関二重サンプリング回路の構成とされ、ノイズの除去、波形整形、欠陥画素の補償がなされる。
【０００９】
ディジタル撮像信号がカメラ信号処理部４に供給される。カメラ信号処理部４は、ディジタルクランプ回路、輝度信号処理回路、色信号処理回路、輪郭補正回路、欠陥補償回路、自動絞り制御回路、自動焦点制御回路、自動ホワイトバランス補正回路等が含まれる。カメラ信号処理部４からは、ＲＧＢ信号から変換された輝度信号および色差信号からなるコンポーネント信号の形式でディジタル画像信号が発生する。
カメラ信号処理部４からのディジタル画像信号の各コンポーネントがメモリコントローラ５に供給される。メモリコントローラ５に対しては、表示用バッファメモリ６と、ＣＰＵ１２のバス１４とが接続される。バッファメモリ６は、コンポーネント信号を処理することによって、ＲＧＢ信号を生成し、ＲＧＢ信号をＤ／Ａ変換器７に出力する。Ｄ／Ａ変換器７からのアナログ信号がＬＣＤ８に供給される。また、バッファメモリ６は、ＬＣＤ８の表示タイミングに合わせたタイミングで、ＲＧＢ信号を出力する。
【００１０】
バス１４に対して、ＤＲＡＭ(Dynamic Random Access Memory)９、ＣＰＵ１２、エンコーダ／デコーダ１５、インターフェース１０が接続されている。ＤＲＡＭ９は、メモリコントローラ５またはＣＰＵ１２から供給されるアドレス信号、制御信号によって制御される。また、メモリコントローラ５は、後述する画素数変換機能を有し、撮影者の設定に対応して画素数を変換する。
【００１１】
エンコーダ／デコーダ１５は、画像データを圧縮（エンコード）または伸張（デコード）する。例えば静止画を処理する時には、ＪＰＥＧ(Joint Photographic Experts Group)が使用され、動画を処理する時には、ＭＰＥＧ(Moving Picture Experts Group)が使用される。ここでは、エンコーダ／デコーダ１５がＪＰＥＧで画像データを圧縮または伸張するものとする。但し、エンコーダ／デコーダ１５が両方の符号化方式に対応した機能を持つようにしても良い。また、ＪＰＥＧに関しては、ＣＰＵ１２のソフトウェア処理によって、エンコード／デコードを行うようにしても良い。
【００１２】
インターフェース１０は、外部記憶媒体１１とＣＰＵ１２との間のインターフェースである。外部記憶媒体としては、フロッピーディスク等のディスク状記録媒体、メモリカード等を使用できる。さらに、ＣＰＵ１２には、操作入力部１３からの操作信号が供給される。操作入力部１３は、シャッターボタンその他の撮影者が操作する各種のスイッチを含む。操作入力部１３には、外部記憶媒体に記憶する画像フォーマットを指定するためのスイッチが含まれている。操作入力部１３は、ボタン、スイッチ等の操作を検出し、検出した信号を操作信号としてＣＰＵ１２に送出する。
【００１３】
図１０は、従来の演算回路を使用して画素数変換を行うようにしたメモリコントローラ５の構成を示す。ＥtoＥモードでは、レンズ部１を通してＣＣＤ２に結像した映像信号がＥtoＥモード動作により、Ｖ（垂直）方向が１／３に間引かれた撮像信号(1024 ｘ 256画素）が出力される。カメラ信号処理部４からのディジタルコンポーネント信号がメモリコントローラ５に供給される。
【００１４】
メモリコントローラ５のスイッチＳＷ２の入力端子ｃを通り表示用バッファメモリ６に書込まれる。そして、ＬＣＤ８の表示タイミングに合わせたタイミングでバッファメモリ６から読出され、Ｄ／Ａ変換器７によりアナログ信号となり表示される。この時、バッファメモリ６に書込まれた1024ｘ256 画素の領域の内で、画像の端の部分を切り捨てて960 ｘ240 画素の領域を切り出し、倍速でバッファメモリ６から読出し表示している。
【００１５】
ＸＧＡ画像取り込みモードでは、操作入力部１３のシャッターが押されたことがＣＰＵ１２により検出されると、ＣＣＤ２を撮影モードに設定し、（1024ｘ768 画素、１０フレーム／秒）の画像信号を発生する。メモリコントローラ５のスイッチＳＷ１を入力端子ｂを選択する状態に設定し、アドレス発生部５３の作成するアドレスを用いてＤＭＡ（Direct Memory Access）動作により、ＤＲＡＭ９に静止画像データを直接書込む。
【００１６】
ＸＧＡ画像取り込みモードで取り込まれた画像を撮影者が確認する確認再生モード（ＰＢ１）では、取り込み終了と同時に、メモリコントローラ５のスイッチＳＷ２を入力端子ｅに設定し、スイッチＳＷ３を入力端子ｆに設定する。そして、ＤＲＡＭ９中のＸＧＡ画像データを垂直ライン数変換部（Ｖ．ＣＮＶ２）５５においてライン数を１／３に変換しながら読出し、バッファメモリ６に書込み表示する。書込みのタイミングは、ＣＣＤ２がＥtoＥモードで動作する場合と同様に行う（1024ｘ256 画素、３０フレーム／秒）。
【００１７】
所定時間、撮影画像を表示した後に、ＣＣＤ２をＥtoＥモードに設定し、メモリコントローラ５のスイッチＳＷ２を入力端子ｃに設定し、表示を撮影中の画像へ復帰させると共に、ＤＲＡＭ９中の画像をエンコーダ／デコーダ１５（またはＣＰＵ１２）がＪＰＥＧ圧縮し、インターフェース１０を介して外部記憶媒体１１に書込む。
【００１８】
ＶＧＡ画像取り込みモード、ＣＩＦ画像取り込みモード、ＱＣＩＦ画像取り込みモードでは、画素数変換した画像をＤＲＡＭ９へ取り込む。ＸＧＡ画像取り込みモードとの違いは、メモリコントローラ５のスイッチＳＷ１を入力端子ａに設定し、水平画素数変換部（Ｈ．ＣＮＶ１）５１と、垂直ライン数変換部（Ｖ．ＣＮＶ１）５２を通った後のデータをＤＲＡＭ９に取り込む点である。水平画素数変換部５１、垂直ライン数変換部５２は、ＣＰＵ１２からの制御信号（図示せず）によって、ＶＧＡ、ＣＩＦ、ＱＣＩＦ用の係数の組み合わせが切り替えられる。
【００１９】
ＶＧＡ画像取り込みモード、ＣＩＦ画像取り込みモード、ＱＣＩＦ画像取り込みモードのそれぞれにおいて取り込まれた画像を撮影者が確認する確認再生モード（ＰＢ２）では、取り込み終了と同時に、メモリコントローラ５のスイッチＳＷ２を入力端子ｄに設定し、スイッチＳＷ３を入力端子ｇに設定する。すなわち、確認再生時のＸＧＡ画像取り込みモードとの違いは、水平画素数変換部（Ｈ．ＣＮＶ２）５４の処理が追加されることである。
【００２０】
外部記憶媒体１１に記録された画像を再生する再生時は、外部記憶媒体１１からインターフェース１０を介してＪＰＥＧ圧縮データを読出し、エンコーダ／デコーダ１５によってＪＰＥＧ伸張し、ＤＲＡＭ９に書込む。そして、メモリコントローラ５のスイッチＳＷ２をサイズに応じて入力端子ｄまたはｅに切り替え、アドレス発生部５３の作成するアドレスを使いＤＭＡの方法でデータを読出し、バッファメモリ６に転送して表示する。ＥtoＥモードと同一の1024ｘ256 画素、３０フレーム／秒で書込み倍速読出して、ＬＣＤ８に表示する。
【００２１】
再生時では、各記録サイズに応じた画素数変換が必要である。すなわち、ＸＧＡ，ＶＧＡ，ＣＩＦのサイズの画像を表示する時は、垂直ライン数変換部５５が各々1/3 、1/2 、1/2 のライン間引きを行い、ＱＣＩＦのサイズの画像を表示する時は、ライン間引きを行わない。水平画素数変換部５４は、ＶＧＡ，ＣＩＦ，ＱＣＩＦのサイズの画像を表示する時に、それぞれ2:3 、2:3 、1:3 の補間処理を行う。各画素数変換の変換比と画像サイズの関係を図１１に示す。確認再生は再生と同一であり、図１１は、再生モード時の変換処理の組み合わせも示す。
【００２２】
図１２は、再生モード時の画像表示を示す。ＸＧＡおよびＶＧＡの画像をＬＣＤ８に表示する場合には、図１２Ａに示すように、再生画像を全画面に表示する。また、ＣＩＦ，ＱＣＩＦの画像をＬＣＤ８に表示する場合には、図１２Ｂに示すように、表示領域の一部に、面積で１／４の縮小画像を表示する。
【００２３】
水平画素数変換部５１および５４の具体的構成の一例を図１３に示す。１画素遅延素子２０が３個直列に接続され、直列接続から４個のタップが導出され、各タップに乗算器２１が接続され、乗算器２１の乗算出力が加算器２２で加算され、加算器２２から出力信号が取り出される。乗算器２１に対しては、係数切り替え部２３から係数ａ０，ａ１，ａ２，ａ３が供給される。係数切り替え部２３は、画素位置カウント部２４の画素位置に応じた出力を使用して画素位置と間引き処理か補間処理かに応じた係数を発生する。図１３は、４タップのＦＩＲフィルタの構成であり、演算精度要求に応じて、必要な数のタップを設ける。各画像サイズに応じて係数の組み合わせを切り替える。なお、図１０では、画像取り込みモードと、画像再生モードとで回路を分けて表現しているが、実際には、共通の回路をモードによって使い分けする。
【００２４】
垂直ライン数変換部５２および５５の具体的構成の一例を図１４に示す。１ライン遅延素子２５が３個直列に接続され、直列接続から４個のタップが導出され、各タップに乗算器２６が接続され、乗算器２６の乗算出力が加算器２７で加算され、加算器２７から出力信号が取り出される。乗算器２６に対しては、係数切り替え部２８から係数ｂ０，ｂ１，ｂ２，ｂ３が供給される。係数切り替え部２８は、ライン数カウント部２９のライン数に応じた出力を使用してライン数に応じた係数を発生する。図１４は、４タップのＦＩＲフィルタの構成であり、演算精度要求に応じて、必要な数のタップを設ける。各画像サイズに応じて係数の組み合わせを切り替える。１ライン遅延素子２５は、ＣＣＤ２の１水平周期である1270画素分が必要となる。例えば４：２：２のコンポーネント信号の場合では、１ライン遅延のために、１，２７０×３×２＝７，６２０バイトのメモリが必要になる。なお、図１０では、画像取り込みモードと、画像再生モードとで回路を分けて表現しているが、実際には、共通の回路をモードによって使い分けする。
【００２５】
次に、画素数変換をソフトウェア処理で行う方法について説明する。ＶＧＡ，ＣＩＦ，ＱＣＩＦの各画像を取り込む時の画素数変換はソフトウェアで行うため、メモリコントローラ５の構成は、図１５に示すように大幅に簡素化される。すなわち、スイッチＳＷ１は、画像取り込みモードでは、入力端子ｂを選択し、ＥtoＥモードおよび再生モードでは、入力端子ａを選択する。取込み画像サイズモードと無関係に、ＤＲＡＭ９に対してＸＧＡで全てデータが取り込まれ、ＤＲＡＭ９内のデータをソフトウエアの演算処理により変換する。再生モードでは、スイッチＳＷ２は、入力端子ｄを選択し、ＥtoＥモードでは、入力端子ｃを選択する。
【００２６】
図１６および図１７は、従来のソフトウェアによって画素数変換を行う場合の撮影／確認再生動作を行う時のフローを示す。図１６および図１７は、一連のフローを示すものであるが、作図スペースの制約から別図面として示されている。最初にＣＣＤ２をＥtoＥモードに設定し、スイッチＳＷ２を入力端子ｃに設定する（ステップＳ０）。そして、ステップＳ１において、ＥtoＥモードでシャッターボタンが押されるのを待つ。シャッターボタンが押されたことがステップＳ２で検出されると、スイッチＳＷ１を入力端子ｂに設定する（ステップＳ３）。また、ＣＣＤ２を撮影モードに設定する（ステップＳ４）。そして、メモリコントローラ５の制御によって、ＣＣＤ２で撮影された静止画像データがスイッチＳＷ１を介してＤＲＡＭ９に取り込まれる（ステップＳ５）。
【００２７】
ＣＰＵ１２は、画素数変換を行うために、ステップＳ６において、取り込む画像のサイズを調べる。ＸＧＡ以外の場合には、ステップＳ７において、各画像サイズに応じた水平・垂直画素数変換（撮影画像）を行う。そして、ステップＳ８では、各画像サイズに応じた水平・垂直画素数変換（表示画像）を行う。また、ステップＳ６において、画像サイズがＸＧＡの場合では、ステップＳ７を飛ばしてステップＳ８に移行する。これらの水平・垂直画素数変換（撮影画像）および水平・垂直画素数変換（表示画像）の処理は、図１１に示すものであり、これらの画素数変換処理がソフトウェアによってなされる。
【００２８】
次に、図１７に示すように、スイッチＳＷ１を入力端子ａ、スイッチＳＷ２を入力端子ｄに設定する（ステップＳ９）。ステップＳ８の水平・垂直画素数変換（表示画像）で変換された表示画像がＤＲＡＭ９から読出され、スイッチＳＷ２を介してバッファメモリ６へ転送される（ステップＳ１０）。そして、１秒、２秒程度の短時間、撮影画像が表示される。この表示によって、撮影画像を確認することができる。
【００２９】
次のステップＳ１２では、ＣＣＤ２をＥtoＥモード、スイッチＳＷ２を入力端子ｃに設定し、ＥtoＥモードにし、撮影画像を表示する。そして、ＤＲＡＭ９に取り込まれた画像をＪＰＥＧで圧縮する（ステップＳ１３）。ＪＰＥＧ圧縮データは、ＤＲＡＭ９に原画像データとは別の領域に記憶され、さらに、ステップＳ１４で、外部記憶媒体１１へインターフェース１０を介して転送される。その後、シャッター待ちのステップＳ１に戻る。
【００３０】
上述の撮影／確認再生動作において、ＣＣＤ２を撮影モードに設定するステップＳ４からバッファメモリ６への転送のステップＳ１０までの区間、ＬＣＤ８に画像を表示することが不可能である。
【００３１】
図１８は、再生時の処理を示す。ステップＳ２０において、メモリコントローラ５のスイッチＳＷ２が入力端子ｄに設定される。次のステップＳ２１で、表示画像が選択される。例えば最後に撮影した画像から順に逆上って画像を表示する。あるいは、１画面に６枚の撮影画像を分割して表示し、この分割画像（インデックス画像）の中から再生したい画像を選択する。選択された画像が外部記憶媒体１１から読出され、ＤＲＡＭ９に格納される（ステップＳ２２）。
【００３２】
次のステップＳ２３では、エンコーダ／デコーダ１５（またはＣＰＵ１２）によって、ＤＲＡＭ９に格納したデータに対してＪＰＥＧの伸張を行う。そして、伸張したデータをＤＲＡＭ９に格納する（ステップＳ２４）。次に、ソフトウェアの処理で、水平・垂直画素数変換（表示画像）（ステップＳ２５）を行う。このステップＳ２５は、表示のために、960 ｘ240 の画素数へ各々のサイズの画像を変換する処理である。次のステップＳ２６において、得られた表示画像用のデータをバッファメモリ６に転送し、ＬＣＤ８によって再生画像を表示する。
【００３３】
図１６のフローチャート中のステップＳ７の水平・垂直画素数変換（撮影画像）の処理について、ＸＧＡからＶＧＡへの変換を例に図１９を参照して説明する。図１９において、白の丸印がＣＣＤ２によって撮影された画像（ＸＧＡ）の画素であり、三角形が変換により求めるべきＶＧＡの画素である。ＶＧＡの画素ａを補間により算出するためには、破線で囲んだ４×４＝１６個のＸＧＡ画素を使用する。すなわち、ＶＧＡの１画素あたり、再生座標に応じた畳み込み係数と、１６個のＸＧＡ画素の値との畳み込み演算がなされる。従って、演算量は、係数とＸＧＡ画素値の１６回の乗算と、乗算結果を加算する１回の加算と、加算結果を割り算（シフト）する１回の割り算となる。
【００３４】
ソフト変換のための演算量は、Ｙ：Ｕ：Ｖ＝４：２：２として、画像取り込み（撮影）時では、
６４０×４８０×４×４×２＝９，８３０，４００回の乗算／加算（ＶＧＡの場合）となり、
再生時では、
９６０×２４０×４×４×２＝７，３７２，８００回の乗算／加算
となる。
【００３５】
【発明が解決しようとする課題】
上述した従来の例では、画素数変換は付加機能であるにもかかわらず、演算回路による方法では、多くのメモリを必要とし、回路規模が増大し、開発期間が増大する問題（問題点１）、コストアップが発生する問題（問題点２）、消費電力が増大する問題（問題点３）があった。また、ソフトウエアによる方法は、回路規模を簡素化できるが、処理時間が増大し、撮影時には処理中に画像を表示ができない（ブランキング動作）の時間が増大する問題（問題点４）があり、再生時には、画素数変換をソフトウェアで処理するために画像の読出し時間がかかる問題（問題点５）があり、ディジタルカメラとしての商品性が著しく犠牲になっていた。
【００３６】
従って、この発明の目的は、上述した従来の問題点を解決することが可能な画素数変換装置およびディジタルカメラ装置を提供することにある。
【００３７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、撮像素子の全画素を読み出す撮影モードにより取得された撮像素子と同等の画素数の第１の画像データの水平方向の画素数を演算回路によって減少させる水平画素数変換手段と、
水平画素数変換手段により変換された画像データが記憶されるをメモリ手段と、
メモリ手段に記憶された画像データの複数のラインにそれぞれ含まれる複数の画素の値をソフトウェア処理で演算することによって、垂直方向のライン数を減少させて第２の画像データを形成する垂直画素数変換手段とを有する
ことを特徴とする画素数変換装置である。
【００３８】
請求項４の発明は、記録媒体に撮影画像をディジタル信号として記録するようにしたディジタルカメラ装置において、
撮影した画像信号を出力する撮像手段と、
撮像手段からの画像信号を処理する信号処理手段と、
信号処理手段からのディジタル画像信号の画素数を水平方向および垂直方向において減少させる画素数変換する画素数変換手段と、
画素数変換手段からのディジタル画像信号を圧縮符号化し、符号化データを生成する符号化手段と、
ディジタル画像信号を表示する表示手段と、
メモリ手段に格納されたデータを記憶する記憶媒体および記憶媒体駆動手段と、
シャッターボタンを含む操作手段とからなり、
画素数変換手段は、
撮像素子の全画素を読み出す撮影モードにより取得された撮像素子と同等の画素数の第１の画像データの水平方向の画素数を演算回路によって減少させる水平画素数変換手段と、
水平画素数変換手段により変換された画像データが記憶されるをメモリ手段と、
メモリ手段に記憶された画像データの複数のラインにそれぞれ含まれる複数の画素の値をソフトウェア処理で演算することによって、垂直方向のライン数を減少させて第２の画像データを形成する垂直画素数変換手段とを有する
ことを特徴とするディジタルカメラ装置である。
【００３９】
請求項１および請求項４の発明によれば、水平画素数変換を演算回路で行い、垂直ライン変換をソフトウェア処理で行うので、画素数を変換してメモリ手段に取り込む時には、回路規模、処理を従来の方法と比較して大幅に削減できる。すなわち、この発明は、ソフトウエアの処理が追加する必要があるが、その量は少なく、回路規模の大幅な削減を達成できる。
【００４０】
【発明の実施の形態】
以下、図面を参照し、この発明によるディジタルカメラの一実施形態について説明する。図１は、この一実施形態の全体の構成を示す。一実施形態は、上述した図９に示すディジタルカメラと同様に、ＣＣＤがＸＧＡ（1024ｘ768 画素）で、ＶＧＡ(640ｘ480 画素）、ＣＩＦ（320 ｘ240 画素 )、およびＱＣＩＦ（160 ｘ120 画素）の画像サイズに対応した画素数変換機能を有する。
【００４１】
レンズ部１とＣＣＤ２とによって撮像部が構成され、レンズ部１には、ＣＰＵ１２からの制御信号が供給され、自動絞り制御動作、自動焦点制御動作がなされる。シャッター速度および絞りは、被写体や撮影状況に応じて自動的に設定される。自動モード以外の複数の撮影モードを持つこともできる。ＣＣＤ２は、全画素を読出す動作モード（撮影モード）と、ライン数を１／３に減少させた信号を出力するライン間引きの動作モード（ＥtoＥモード）とがＣＰＵ１２からの制御信号によって切り替え可能とされている。ＣＣＤ２の画素数は、１０２４×７６８画素（ＸＧＡ）とされている。
【００４２】
ＥtoＥモードは、撮影画像のデータを記録媒体（ＤＲＡＭ９）に取り込むことなく、表示部（ＬＣＤ８）に表示するモードである。ＥtoＥモードにおいて、撮影時に画角を決めたり、焦点、露出、ホワイトバランスが適切に調整される。ＥtoＥモードでは、１０２４×２５６画素の撮像信号が得られる。一例として、撮影モードでは、毎秒１０フレームの撮像信号（ＸＧＡ）が出力され、ＥtoＥモードでは、毎秒３０フレームの撮像信号（ライン間引き信号）が出力される。
【００４３】
このようなＣＣＤ２についてより具体的に説明する。ＸＧＡ撮影モードでは、各フォトセンサからの信号電荷を混合することなく垂直ＣＣＤに読出し、全画素の信号電荷を順次、水平ＣＣＤに転送するようになされる。また、E to Eモードでは、各フォトセンサからの信号電荷の読出しに寄与する転送ゲートに対して読出し信号を供給するための配線を分割することによって、ライン数を間引くようになされる。さらに、二つのモードにおいて、色フィルタの配列と対応する３原色信号の順序が同一とされる。
【００４４】
なお、この発明は、他の構成によってライン間引きが可能とされた固体撮像素子（ＣＣＤに限られない）、水平方向の画素数の間引きが可能とされた固体撮像素子、または垂直方向のライン数および水平方向の画素数の間引きが可能とされた固体撮像素子を使用しても良い。
【００４５】
ＣＣＤ２の出力信号がサンプルホールドおよびＡ／Ｄ変換部３を介してカメラ信号処理部４に供給され、カメラ信号処理部４からは、ＲＧＢ信号から変換された輝度信号および色差信号からなるコンポーネント信号の形式でディジタル画像信号が発生する。このディジタル画像信号がメモリコントローラ５に供給され、動作モードに応じてディジタル画像信号の信号路が切り替えられ、また、画像サイズに応じた画素数変換がなされる。
【００４６】
メモリコントローラ５に対して接続された表示用バッファメモリ６と、Ｄ／Ａ変換器７によって、ＬＣＤ８に対する表示信号が生成される。メモリコントローラ５からの画像信号をＤＲＡＭ９に格納し、また、画像信号をエンコーダ／デコーダ１５で例えばＪＰＥＧで圧縮し、圧縮データをＣＰＵ１２のバス１４に接続されたＤＲＡＭ９に格納する。ＤＲＡＭ９からインターフェース１０を介して外部記憶媒体１１に対して、圧縮データが記録される。ＤＲＡＭ９には、圧縮画像データ（ＪＰＥＧデータ）が原画像データの格納されている領域とは、別の領域に格納される。その後、ＣＰＵ１２の制御によって、ＪＰＥＧデータをＤＲＡＭ９から読出して、ＪＰＥＧデータを例えばＭＳ−ＤＯＳ(Microsoft Disc Operating System：マイクロソフト社の登録商標）形式に変換してインターフェース１０（例えばフロッピーディスクコントローラ）に供給し、外部記憶媒体１１（例えばフロッピーディスク）の所定の領域に書込む。
【００４７】
また、外部記憶媒体１１から再生した圧縮データがインターフェース１０を介してＤＲＡＭ９に格納され、エンコーダ／デコーダ１５によって伸張される。そして、メモリコントローラ５において、画素数変換の処理を受けてＬＣＤ８に表示される。外部記憶媒体１１としては、フロッピーディスク等のディスク状記録媒体、メモリカード等を使用できる。
【００４８】
なお、この発明は、静止画を撮影する場合に限らず、所定時間の動画を記録するようにしたディジタルカメラに対しても適用できる。また、静止画または動画に関連するオーディオ情報を同時に記録するようにしても良い。
【００４９】
メモリコントローラ５は、水平画素数変換部（Ｈ．ＣＮＶ１）５１と、スイッチＳＷ１と、水平画素数変換部（Ｈ．ＣＮＶ１）５４と、スイッチＳＷ１と、アドレス発生部５３とを有する。メモリコントローラ５では、ＦＩＲフィルタの構成の水平画素数変換部（Ｈ．ＣＮＶ１）５１、５４によって、水平画素数の変換を行う。また、垂直ライン数の変換は、ＣＰＵ１２がＤＲＡＭ９に格納された原画像データを使用してソフトウェア処理により行う。スイッチＳＷ１およびＳＷ２は、動作モードと画像サイズに応じて制御される。このように、画素数変換処理として、水平方向の画素数変換は、演算回路（フィルタ回路）により行い、垂直方向のライン数変換は、ソフトウェア処理で行う。
【００５０】
図２は、この発明の一実施形態における取り込みモード（撮影モード）と、再生モードのそれぞれにおける各画像サイズに応じた画素数変換処理を示す。また、図３Ａに示すように、ＸＧＡおよびＶＧＡの画像をＬＣＤ８に表示する場合には、再生画像を全画面に表示する。また、ＣＩＦ，ＱＣＩＦの画像をＬＣＤ８に表示する場合には、図３Ｂに示すように、表示領域の一部に、面積で１／４の縮小画像を表示する。
【００５１】
さらに、この発明の一実施形態における画像取り込み動作について、図４および図５を参照してより詳細に説明する。図４および図５は、一連のフローを示すものであるが、作図スペースの制約から別図面として示されている。図２に示したように、画像取り込み動作では、取込み画像サイズに応じて画素数変換の演算方法とＣＣＤ２の動作モードを使い分ける。
【００５２】
ＣＩＦ、ＱＣＩＦの時はＣＣＤ２をＥtoＥモードで使用する。最初にＣＣＤ２をＥtoＥモードに設定し、スイッチＳＷ２を入力端子ｃに設定する（ステップＳ４０）。そして、ステップＳ４１において、ＥtoＥモードでシャッターボタンが押されるのを待つ。この時、ＣＣＤ２からは、1024ｘ256 （Ｈ，Ｖ）の画像データが３０フレーム／秒の速度で読出され、カメラ信号処理部５からの画像データがメモリコントローラ５を通りバッファメモリ６へ書込まれ、ＬＣＤ８に表示される。
【００５３】
シャッターボタンが押されたことがステップＳ４２で検出されると、ステップＳ４３において、取り込む画像サイズが調べられる。これがＣＩＦまたはＱＣＩＦ以外では、ＣＣＤ２が撮影モードに設定され、ＣＩＦまたはＱＣＩＦの場合には、次のステップＳ４５に移行する。ステップＳ４５は、取り込む画像サイズを調べるもので、これがＸＧＡの場合には、スイッチＳＷ１を入力端子ｂに設定する（ステップＳ４７）。従って、ＸＧＡの画像が変換されず、そのままＤＲＡＭ９に取り込まれる（ステップＳ４８）。
【００５４】
ステップＳ４５で、画像サイズがＸＧＡ以外（すなわち、ＶＧＡ、ＣＩＦ、ＱＣＩＦ）と決定されると、水平画素数変換部５１にて、図２に示すように、それぞれ2/3 、1/3 、1/6 に画素が間引かれ、間引き後の画像データがＤＲＡＭ９に取り込まれる（ステップＳ４８）。
【００５５】
次のステップＳ４９において、図５に示すように、画像サイズが調べられ、画像サイズがＶＧＡ、ＱＣＩＦの時は、ＤＲＡＭ９内のデータをＣＰＵ１２がそれぞれ2/3 、1/2 にライン数を変換する（ステップＳ５０）。変換後のデータがＤＲＡＭ９に格納される（ステップＳ５１）。ＸＧＡおよびＣＩＦのサイズでは、垂直ライン数変換がなされず、ステップＳ５１に移行する。このように、記録時では、ＶＧＡおよびＱＣＩＦの画像取り込みがソフトウェアにより垂直ライン数を変換するので時間がかかるが、水平画素数変換を演算回路で分担した結果、全てソフトウエアで処理する従来の方法に比して、時間がかかる割合は抑えられる。
【００５６】
ステップＳ５１で、画像取り込み動作が終了し、次に、確認再生のモードに移る。ステップＳ５２で画像サイズが調べられ、画像サイズがＱＣＩＦならば、ＤＲＡＭ９内のライン数をそのまま読み出す。画像サイズがＱＣＩＦ以外とステップＳ５２で決定されると、ステップＳ５３で単純間引き読出しがなされる。単純間引き読出しは、ＤＲＡＭ９からデータを読出す時に、アドレス発生部５３が発生する垂直方向の読出しアドレスを間欠的なものとすることによりライン数を間引く処理である。
【００５７】
図２に示すように、再生モード時では、ＸＧＡ、ＶＧＡ、ＣＩＦに対してはそれぞれ、1/3 、1/2 、1/2 にラインを間引いたデータを生じるように、単純間引きによる垂直ライン数変換がなされ、ソフトウェアによるライン数変換がなされない。単純間引き読出しによりライン数を変換するので、ソフトウェアにより変換を行うのに比して処理時間を短くでき、確認再生動作で直ぐに画像を表示できる。
【００５８】
次に、ステップＳ５４において画像サイズが調べられ、画像サイズがＸＧＡ以外、すなわち、ＶＧＡ、ＣＩＦ、ＱＣＩＦであれば、水平画素数変換部５４にて補間演算による画素数変換を行う。図２に示すように、ＶＧＡ、ＣＩＦ、ＱＣＩＦの各画像サイズに応じて、それぞれ2:3 、2:3 、1:3 に画素数が補間される。ステップＳ５４において画像サイズがＸＧＡと決定されると、スイッチＳＷ２が入力端子ｅに設定される（ステップＳ５５）。そして、ステップＳ５６（水平画素数変換部５４の処理）を通ったＶＧＡ、ＣＩＦ、ＱＣＩＦのデータまたはステップＳ５５を通ったＸＧＡのデータがバッファメモリ６に転送される（ステップＳ５７）。データの転送はＣＣＤのＥtoＥ動作と同じ３０フレーム／秒の周期で繰り返し行われる。そして、１秒、２秒程度の短時間、撮影画像が表示される。この表示によって、撮影画像を確認することができる。
【００５９】
所定の時間の表示を終了すると、スイッチＳＷ２を入力端子ｃに設定する（ステップＳ５８）。これによって、ＬＣＤ８の表示は、再生画像からＣＣＤ２のＥtoＥの画像へ変わる。そして、ＤＲＡＭ９に取り込まれた画像をＪＰＥＧで圧縮する（ステップＳ５９）。ＪＰＥＧ圧縮データは、ＤＲＡＭ９に原画像データとは別の領域に記憶され、さらに、ステップＳ６０で、外部記憶媒体１１へインターフェース１０を介して転送される。その後、シャッター待ちのステップＳ４１に戻る。このように、ＬＣＤ８の表示をＥtoＥの画像に切り替え、ＪＰＥＧ圧縮を行うので、処理中に表示がブランキングされる区間を短くできる。
【００６０】
次に、この発明の一実施形態の再生動作について図６のフローチャートを参照して説明する。最初のステップＳ７０では、メモリコントローラ５のスイッチＳＷ２が入力端子ｄに設定される。次のステップＳ７１で、表示画像が選択される。時間的に最後の撮影画像から順に画像を再生したり、ＬＣＤ８に６分割されたインデックス画像を表示し、その中から再生を希望するものを指定する等の方法で、再生画像が指定される。選択された画像が外部記憶媒体１１から読出され、ＤＲＡＭ９に格納される（ステップＳ７２）。
【００６１】
次のステップＳ７３では、エンコーダ／デコーダ１５（またはＣＰＵ１２）によって、ＤＲＡＭ９に格納したデータに対してＪＰＥＧの伸張を行う。そして、伸張したデータをＤＲＡＭ９に格納する（ステップＳ７４）。
【００６２】
次のステップＳ７５において、画像サイズが調べられる。画像サイズがＱＣＩＦの場合には、ステップＳ７６の垂直ライン数変換処理がなされず、ＱＣＩＦ以外（すなわち、ＸＧＡ、ＶＧＡ、ＣＩＦ）の画像サイズでは、ステップＳ７６の垂直ライン数変換処理がなされる。この処理は、上述したように、ＤＲＡＭ９の読出しアドレスを制御する単純間引き読出しである。垂直ライン数変換では、図２に示すように、ＸＧＡ、ＶＧＡ、ＣＩＦに対しては、それぞれ、1/3 、1/2 、1/2 にライン数が間引かれる。
【００６３】
次に、ステップＳ７７において画像サイズが調べられ、画像サイズがＸＧＡ以外、すなわち、ＶＧＡ、ＣＩＦ、ＱＣＩＦであれば、水平画素数変換部５４にて補間演算による画素数変換を行う（ステップＳ７８）。図２に示すように、ＶＧＡ、ＣＩＦ、ＱＣＩＦの各画像サイズに応じて、それぞれ2:3 、2:3 、1:3 に画素数が補間される。そして、ステップＳ７８（水平画素数変換部５４の処理）を通ったＶＧＡ、ＣＩＦ、ＱＣＩＦのデータまたは水平画素数変換がされないＸＧＡのデータがバッファメモリ６に転送される（ステップＳ７９）。データの転送はＣＣＤのＥtoＥ動作と同じ３０フレーム／秒の周期で繰り返し行われる。そして、再生画像が表示される。
【００６４】
上述した再生動作において、ステップＳ７１で表示画像を選択してから、ステップＳ７９の再生画像が表示されるまでの期間が表示画像の更新待ち区間である。再生動作では、単純間引き読出しによりライン数を変換するので、ソフトウェアにより変換を行うことが不要とでき、再生画像が表示されるまでの更新待ち時間を短くできる。
【００６５】
この発明の一実施形態は、以下に説明するように、従来の問題点を解決することができる。先ず、画像を撮影し、撮影画像の画素数を変換してＤＲＡＭ９に取り込む時には、回路規模、処理を従来の方法と比較して大幅に削減できる。その理由の一つは、水平画素数変換を演算回路（フィルタ回路）で行い、垂直ライン変換をソフトウェア処理で行うからである。
【００６６】
すなわち、図１３に示す水平画素数変換部と、図１４に示す垂直ライン変換部とを比較すると、後者は垂直方向の画素間演算変換処理にＣＣＤ２の１ライン分の遅延素子２５を必要とするのに対して、前者が３画素分のデータラッチ（遅延素子２０）で済む。１ライン遅延素子２５のために、ＦＩＦＯがこの例では３組必要となり、回路規模が極端に大きい。回路規模の小さい水平画素数変換部を演算回路で行い、回路規模の大きい垂直ライン数変換部は、一旦ＤＲＡＭ９に取り込んだ後ソフトウエアで行うことにより、回路規模を削減できる。これに加え処理時間の増加も全てソフトウエアで行ったときの場合の25％で済み、回路規模が増大することに起因する問題点（上述した問題点１、２および３）と、ソフトウェアにより処理時間が増大することに起因する操作性の問題点（上述した問題点４および５）を解決することができる。
【００６７】
また、ソフトウェアによる垂直ライン数変換の処理に関しても、従来と比較してソフトウエアの処理が25％で良い。その理由を説明する。図１９を参照して説明したように、従来のソフトウエアによる方法では、目標の１画素を算出するために、４×４のＸＧＡの画素を使用するので、１６回の乗算と１６回の加算が必要となる。この発明の方法では、図４のステップＳ４６および図５のステップＳ５０に示すように、演算回路で水平画素数変換を行った後ののソフトウエアによる処理であるため、図７に示すように、４画素からの演算となり、従来方法に対して1/4 の演算量となっている。
【００６８】
図７において、白の丸印がＣＣＤ２によって撮影された画像（ＸＧＡ）を水平画素数変換した結果の画素であり、三角形が変換により求めるべきＶＧＡの画素である。ＶＧＡの画素ａを補間により算出するためには、破線で囲んだ４個のＸＧＡ画素を使用する。ソフトウェアによる垂直ライン変換処理について、ＸＧＡからＶＧＡへの２／３ライン間引きを例として、説明する。図８において、Ｙｎが変換前のラインを示し、ｙｎｏが変換後の奇数ラインを示し、ｙｎｅが変換後の偶数ラインを示す。
【００６９】
偶数ラインｙｎｅの算出は、係数ａ０，ａ１，ａ２，ａ３を使用し、奇数ラインｙｎｏの算出は、係数ｂ０，ｂ１，ｂ２，ｂ３を使用する。算出するラインに応じてこれらの係数の組み合わせを切り替えて演算する。係数は、空間的距離に応じたものとされる。係数の一例は、
ａ０＝３／１６，ａ１＝９／１６，ａ２＝３／１６，ａ３＝１／１６
ｂ０＝１／１６，ｂ１＝３／１６，ｂ２＝９／１６，ｂ３＝３／１６
である。そして、下記の演算式で変換後のライン（画素データ）を算出する。括弧内の値は、ライン番号を表す。
【００７０】
ｎｅ：偶数ラインについて
ｙ(ne)＝a0・Y(ne・3/2)＋a1・Y(ne・3/2+1)＋a2・Y(ne・3/2+2)＋a3・Y(ne・3/2+3)
ｎｏ：偶数ラインについて
ｙ(no)＝b0・Y(1/2(no・3-1)＋b1・Y(1/2(no・3+1)＋b2・Y(1/2(no・3+3)＋b3・Y(1/2(no・3+5)
ＣＰＵ１２は、上述した演算をＤＲＡＭ９に格納されている画像データから必要なデータを読出しながら行う。
【００７１】
さらに、この発明の一実施形態は、ＣＩＦの場合、ＣＣＤ２をＥtoＥモード動作の間引き出力を使用するので、図２に示すように、垂直ライン数がＣＣＤ２の出力で1/3 に間引かれている。従って、ＣＩＦでは、垂直ライン数変換処理が不要となる。また、ＱＣＩＦの場合でも、ソフトウェアによる垂直ライン数変換処理の縮小比率が１／２に減るので、ソフトウェアの処理量が低減できる。またＥtoＥモードでは、撮影モードに比してＣＣＤ２の出力のフレームレートが３倍になるので、ＣＩＦ、ＱＣＩＦサイズのマルチ画面連写が容易に実現できる。
【００７２】
次に、この発明の一実施形態の再生時の処理について説明する。再生時の表示画質は、ＬＣＤ８の解像度の制約があり、また、再生の目的は詳細な画質確認ではないので、撮影時のＥtoＥ表示と同一の品質で良い。従って、垂直ライン数変換は、単純間引きによる方法で十分である。この発明の一実施形態では、アドレス発生部５３の構成を若干、変更するのみで、単純間引きによる垂直ライン数変換を行っている。従って、ラインメモリを使用する垂直ライン数変換部の回路、或いは従来のソフトウエアによ方法の水平・垂直画素数変換の処理を不要とできる。すなわち、回路規模の増大の問題点（上述した問題点１、２および３）と、処理時間の増大の問題点（上述した問題点４および５）を解決できる。
【００７３】
この発明の一実施形態による回路規模の削減、ソフトウェア処理の減少の効果について、輝度信号のみを扱ったと仮定してより具体的に説明する。まず、図１０に示す演算回路による従来の画素数変換は、水平画素数変換部５１、５４と、垂直ライン数変換部５２、５５を各々共通化した場合、

となる。
【００７４】
一方、この発明の一実施形態では、
回路規模
メモリ ３Byte（水平画素数変換部）
（3810Byte（垂直ライン数変換部）分が削減）
乗算回路 ４（水平画素数変換部）
（４（垂直ライン数変換部）分が削減）
加算回路 ３（水平画素数変換部）
（３（垂直ライン数変換部）分が削減）
ソフト処理 再生時は不要
乗算 640 ｘ480 ｘ４＝1,228,800
全てソフトウエアによる方法の25％分
加算 640 ｘ480 ｘ４＝1,228,800
全てソフトウエアによる方法の25％分
となる。
【００７５】
このように、この発明の一実施形態では、ソフトウエアの処理が追加になるものの、25％のみで回路規模の大幅な削減を達成できる。演算回路の処理の半分をソフトウエアで分担するにもかかわらず、ソフトウェアが25％の処理量で済んでいる点が大きな利点である。
【００７６】
この発明の一実施形態では、「撮影取り込み」→「画素数変換」→「確認表示」→「圧縮」の順序の処理を行っているが、「撮影取り込み」→「確認表示」→「画素数変換」→「圧縮」の順序で処理を行うようにしても良い。この方法は、シャッターを押した直後に、「確認表示」が可能な利点があるが、「確認表示」後にシャッターが有効となるまでの時間が長くなる欠点がある。なお、全体の所要時間は同じである。
【００７７】
以上の実施形態における外部記憶媒体１１としては、各種脱着式カード、フロッピーディスクなどのディスクメディアを使用できる。また、記憶媒体に限らず、ネットワーク、ＲＳ２３２Ｃ、非接触のＩｒＤＡ等の通信路に対してデータを送出する場合にもこの発明は、有効である。また、この発明は、画素数の変換を演算回路とソフト処理で分担することを特徴とするもので、ディジタルカメラに限らず、他の分野への応用も有効である。
【００７８】
【発明の効果】
以上説明したように、この発明によれば、従来の装置、方法と比較して、演算回路のラインメモリが削減でき、回路規模が削減できるため、開発期間の短縮、消費電力の削減、コストダウンを達成することができる。また、この発明は、従来の装置、方法と比較して、ＣＣＤのＥtoＥモードで、ＣＩＦ、ＱＣＩＦのようなサイズの画像を取り込めるので高速の連写機能が実現可能になる。
【図面の簡単な説明】
【図１】この発明の一実施形態のブロック図である。
【図２】この発明の一実施形態の画素数変換処理を示す略線図である。
【図３】この発明の一実施形態の表示画像を示す略線図である。
【図４】この発明の一実施形態の撮影／確認再生動作を説明するためのフローチャートである。
【図５】この発明の一実施形態の撮影／確認再生動作を説明するためのフローチャートである。
【図６】この発明の一実施形態の再生動作を説明するためのフローチャートである。
【図７】この発明の一実施形態におけるソフトウエアによる垂直ライン数変換を説明するための略線図である。
【図８】この発明の一実施形態におけるソフトウエアによる垂直ライン数変換を説明するための略線図である。
【図９】この発明を適用できるディジタルカメラの一例の全体を示すブロック図である。
【図１０】演算回路による画素数変換を行う従来の構成を示すブロック図である。
【図１１】従来の画素数変換処理を示す略線図である。
【図１２】表示画像の画素数の一例を示す略線図である。
【図１３】水平画素数変換部の一例のブロック図である。
【図１４】垂直ライン数変換部の一例のブロック図である。
【図１５】ソフトウェア処理により画素数変換を行う従来の構成を示すブロック図である。
【図１６】ソフトウェア処理により画素数変換を行う場合の撮影／確認再生動作のフローチャートである。
【図１７】ソフトウェア処理により画素数変換を行う場合の撮影／確認再生動作のフローチャートである。
【図１８】ソフトウェア処理により画素数変換を行う場合の再生動作のフローチャートである。
【図１９】ソフトウエアによる従来の方法の水平・垂直画素数変換を説明するための略線図である。
【符号の説明】
２・・・ＣＣＤ、４・・・カメラ信号処理部、５・・・メモリコントローラ、８・・・ＬＣＤ、９・・・ＤＲＡＭ、１１・・・外部記憶媒体、１２・・・ＣＰＵ、１３・・・操作入力部、１５・・・エンコーダ／デコーダ、５１、５４・・・水平画素数変換部、５３・・・アドレス発生部、５２、５５・・・垂直ライン数変換部

Claims (6)

1. 撮像素子の全画素を読み出す撮影モードにより取得された上記撮像素子と同等の画素数の第１の画像データの水平方向の画素数を演算回路によって減少させる水平画素数変換手段と、
   上記水平画素数変換手段により変換された画像データが記憶されるをメモリ手段と、
   上記メモリ手段に記憶された上記画像データの複数のラインにそれぞれ含まれる複数の画素の値をソフトウェア処理で演算することによって、垂直方向のライン数を減少させて第２の画像データを形成する垂直画素数変換手段とを有する
   ことを特徴とする画素数変換装置。
2. 請求項１において、
   上記撮像素子が上記全画素を読み出す撮影モード以外に、垂直方向にライン数を間引いた出力を発生するライン間引き動作モードが可能とされ、
   上記第２の画像データより小さいサイズの第３の画像データを形成する場合に、上記ライン間引き動作モードで取得した画像データに対して上記水平画素数変換手段による画素数変換を行う
   ことを特徴とする画素数変換装置。
3. 請求項１において、
   さらに、上記メモリ手段に記憶された画像データを表示するために上記メモリ手段から画像データを読出す時に、読出しアドレスを飛び越すことにより、垂直方向画素数変換を行うようにした画素数変換装置。
4. 記録媒体に撮影画像をディジタル信号として記録するようにしたディジタルカメラ装置において、
   撮影した画像信号を出力する撮像手段と、
   上記撮像手段からの画像信号を処理する信号処理手段と、
   上記信号処理手段からのディジタル画像信号の画素数を水平方向および垂直方向において減少させる画素数変換する画素数変換手段と、
   上記画素数変換手段からのディジタル画像信号を圧縮符号化し、符号化データを生成する符号化手段と、
   上記ディジタル画像信号を表示する表示手段と、
   上記メモリ手段に格納されたデータを記憶する記憶媒体および記憶媒体駆動手段と、
   シャッターボタンを含む操作手段とからなり、
   上記画素数変換手段は、
   撮像素子の全画素を読み出す撮影モードにより取得された上記撮像素子と同等の画素数の第１の画像データの水平方向の画素数を演算回路によって減少させる水平画素数変換手段と、
   上記水平画素数変換手段により変換された画像データが記憶されるをメモリ手段と、
   上記メモリ手段に記憶された上記画像データの複数のラインにそれぞれ含まれる複数の画素の値をソフトウェア処理で演算することによって、垂直方向のライン数を減少させて第２の画像データを形成する垂直画素数変換手段とを有する
   ことを特徴とするディジタルカメラ装置。
5. 請求項４において、
   上記撮像素子が上記全画素を読み出す撮影モード以外に、垂直方向にライン数を間引いた出力を発生するライン間引き動作モードが可能とされ、
   上記第２の画像データより小さいサイズの第３の画像データを形成する場合に、上記ライン間引き動作モードで取得した画像データに対して上記水平画素数変換手段による画素数変換を行う
   ことを特徴とするディジタルカメラ装置。
6. 請求項４において、
   さらに、上記メモリ手段に記憶された画像データを表示するために上記メモリ手段から画像データを読出す時に、読出しアドレスを飛び越すことにより、垂直方向画素数変換を行うようにしたディジタルカメラ装置。

Images