JP3016083B2 - 画像記憶装置 - Google Patents
画像記憶装置Info
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- JP3016083B2 JP3016083B2 JP63309933A JP30993388A JP3016083B2 JP 3016083 B2 JP3016083 B2 JP 3016083B2 JP 63309933 A JP63309933 A JP 63309933A JP 30993388 A JP30993388 A JP 30993388A JP 3016083 B2 JP3016083 B2 JP 3016083B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像記憶装置に関し、特にビデオカメラと共
に用いられ、単位画像あたりのデータ量が互いに異なる
複数種の画像信号方式の画像を取り扱い得る画像記憶装
置に関するものである。
に用いられ、単位画像あたりのデータ量が互いに異なる
複数種の画像信号方式の画像を取り扱い得る画像記憶装
置に関するものである。
記憶部に、磁気や光等の媒体を用いず、半導体メモリ
（固体メモリ）を用いる全固体式電子カメラが最近、注
目されつつある。このような電子カメラは、機械的な可
動部を全く持たないため、機械的信号に強く、また、現
在の高度に発達した半導体メモリ製造技術を利用できる
ため、製造コストを安くできるという長所を有してい
る。
（固体メモリ）を用いる全固体式電子カメラが最近、注
目されつつある。このような電子カメラは、機械的な可
動部を全く持たないため、機械的信号に強く、また、現
在の高度に発達した半導体メモリ製造技術を利用できる
ため、製造コストを安くできるという長所を有してい
る。
ところで、このような電子カメラにおいては、カメラ
部とメモリ部との接点の摩耗が大きな問題となる。この
ため、カメラ部とメモリ部との接点の数は少ない方がよ
く、また一方において、メモリ部へのアクセスは連写に
耐える高速性が要求される。
部とメモリ部との接点の摩耗が大きな問題となる。この
ため、カメラ部とメモリ部との接点の数は少ない方がよ
く、また一方において、メモリ部へのアクセスは連写に
耐える高速性が要求される。
第10図に、この種のICメモリを使用した全固体式電子
スチルビデオカメラの一例の概略構成ブロック図を示
す。要点を説明すると、画像は、レンズ１を通してCCD
（固体撮像素子である電荷結合デバイス）２に撮し出さ
れ、それぞれＲ（赤）,G（緑）,B（青）信号が信号処理
回路３により、画像データ４に変換される。この画像デ
ータ４は、具体的には、先のR,G,Bデータの他に、例え
ば通常のテレビ等で使用されている輝度（Ｙ）及び色差
（Ｒ−Y,B−Ｙ）等を含む。これらの画像データ４は、
パラレル−シリアル変換されてICメモリ５へ送出され
る。
スチルビデオカメラの一例の概略構成ブロック図を示
す。要点を説明すると、画像は、レンズ１を通してCCD
（固体撮像素子である電荷結合デバイス）２に撮し出さ
れ、それぞれＲ（赤）,G（緑）,B（青）信号が信号処理
回路３により、画像データ４に変換される。この画像デ
ータ４は、具体的には、先のR,G,Bデータの他に、例え
ば通常のテレビ等で使用されている輝度（Ｙ）及び色差
（Ｒ−Y,B−Ｙ）等を含む。これらの画像データ４は、
パラレル−シリアル変換されてICメモリ５へ送出され
る。
一方、システムコントローラ（以下、シスコンと略称
する）部６は、シャッタスイッチ７や表示系８のLED等
の全体の制御を行い、タイミング発生器９に指令を送
り、タイミング発生器９は、一連のシーケンスタイミン
グ信号10を、ICメモリ５や信号処理回路３へ送出する。
ICメモリ５は、データ線4,アドレス／コントロール線1
1,クロック12,ステータス13の４本の信号線で本体と接
続されている。
する）部６は、シャッタスイッチ７や表示系８のLED等
の全体の制御を行い、タイミング発生器９に指令を送
り、タイミング発生器９は、一連のシーケンスタイミン
グ信号10を、ICメモリ５や信号処理回路３へ送出する。
ICメモリ５は、データ線4,アドレス／コントロール線1
1,クロック12,ステータス13の４本の信号線で本体と接
続されている。
なお、この他に、メモリ５のデータが消失しないよう
に不図示の電源や各種補助ライン等が当然存在するが、
本発明と直接関連しない部分は省略して示す。
に不図示の電源や各種補助ライン等が当然存在するが、
本発明と直接関連しない部分は省略して示す。
しかしながら、前記例にあっては、通常の使用方法で
は、当該固体メモリ装置にはランダム・アクセスをしな
いので、シリアル・データ線で足りるが、例えば、高速
連写や、撮影画像のランダム再生時には１枚毎の画像記
憶単位（ブロック）での高速ランダム・アクセス能力が
必要となる。
は、当該固体メモリ装置にはランダム・アクセスをしな
いので、シリアル・データ線で足りるが、例えば、高速
連写や、撮影画像のランダム再生時には１枚毎の画像記
憶単位（ブロック）での高速ランダム・アクセス能力が
必要となる。
そこで、本発明においてはビデオカメラにおいて取り
扱う画像信号方式に係わらず、様々なビデオカメラと共
に用いることができる汎用性が高く、高速アクセスを可
能とした画像記憶装置を提供することを目的としてい
る。
扱う画像信号方式に係わらず、様々なビデオカメラと共
に用いることができる汎用性が高く、高速アクセスを可
能とした画像記憶装置を提供することを目的としてい
る。
このため、本発明においては、ビデオカメラと共に用
いられる画像記憶装置であって、単位画像あたりのデー
タ量が互いに異なる複数種の画像信号方式の夫々につい
て少なくとも複数の画面を記憶可能なメモリ部と、前記
ビデオカメラが前記複数種の画像信号方式の何れを出力
するかを示す選択指示信号を入力する選択指示信号入力
手段と、前記メモリ部に書き込む画面を指定する画面対
応番号を発生する手段と、前記画面対応番号を、前記画
面対応番号が指定する画面のデータの前記メモリ部に対
する先頭アドレスに変換するアドレス変換手段とを具備
し、前記アドレス変換手段は前記選択指示信号に応じて
前記アドレス変換手段により変換される先頭アドレスを
画像信号方式に応じて切換可能とすることにより、前記
目的を達成しようとするものである。
いられる画像記憶装置であって、単位画像あたりのデー
タ量が互いに異なる複数種の画像信号方式の夫々につい
て少なくとも複数の画面を記憶可能なメモリ部と、前記
ビデオカメラが前記複数種の画像信号方式の何れを出力
するかを示す選択指示信号を入力する選択指示信号入力
手段と、前記メモリ部に書き込む画面を指定する画面対
応番号を発生する手段と、前記画面対応番号を、前記画
面対応番号が指定する画面のデータの前記メモリ部に対
する先頭アドレスに変換するアドレス変換手段とを具備
し、前記アドレス変換手段は前記選択指示信号に応じて
前記アドレス変換手段により変換される先頭アドレスを
画像信号方式に応じて切換可能とすることにより、前記
目的を達成しようとするものである。
以上のような構成により、いかなる構成の画像信号方
式を取り扱うビデオカメラと共に用いる場合において
も、メモリ部に対して指定の画像をアクセスする場合
に、アクセスしようとする画面を指定する情報とビデオ
カメラが複数種の画像信号方式のうち何れの画像信号方
式を出力するかを示す指示信号とのみをビデオカメラ側
から入力すればよく、このように少ないデータ量の交信
のみにて様々な画像信号方式のビデオカメラに対応する
ことのできる汎用性の高い画像記憶装置を得ることがで
きる。
式を取り扱うビデオカメラと共に用いる場合において
も、メモリ部に対して指定の画像をアクセスする場合
に、アクセスしようとする画面を指定する情報とビデオ
カメラが複数種の画像信号方式のうち何れの画像信号方
式を出力するかを示す指示信号とのみをビデオカメラ側
から入力すればよく、このように少ないデータ量の交信
のみにて様々な画像信号方式のビデオカメラに対応する
ことのできる汎用性の高い画像記憶装置を得ることがで
きる。
まず、本発明の原理を説明するために、ICメイン５の
内部構成ブロック図の一例を第11図に示す。カメラとの
接続は、前述の４本の信号線4,11,12,13で接続されフィ
ルムを交換するのと同様に簡単に取外しや交換可能に構
成されている。
内部構成ブロック図の一例を第11図に示す。カメラとの
接続は、前述の４本の信号線4,11,12,13で接続されフィ
ルムを交換するのと同様に簡単に取外しや交換可能に構
成されている。
動作モードは第12図に示すアドレス／コントロール線
11とクロック信号12とのタイミングにより第１表に示す
ような各種動作モードの設定がコマンドを送ることによ
り可能である。すなわち、同表に示すように、メモリデ
ータの読出し／書込み／クリアや枚数カウンタ21のクリ
ア9a/アップ9b/ダウン9c及び直接カウンタの設定（ロー
ド）9d等が可能である。
11とクロック信号12とのタイミングにより第１表に示す
ような各種動作モードの設定がコマンドを送ることによ
り可能である。すなわち、同表に示すように、メモリデ
ータの読出し／書込み／クリアや枚数カウンタ21のクリ
ア9a/アップ9b/ダウン9c及び直接カウンタの設定（ロー
ド）9d等が可能である。
ICメモリ５の内部構成を第11図により説明すると、枚
数カウンタ21の出力は、ブロックごとのアドレスカウン
タ22のスタートアドレスが格納されているプリセット値
設定ROM23のアドレスとして出力される。また同時にこ
の出力は、ICメモリ５の格納状態が保存されているメモ
リ24のアドレス入力としても使用される。この格納状態
保存メモリ24の内容の一例を第13図に示す。この例にお
いては、画像50枚分のメモリがあるとして、１〜３枚
目、すなわちアドレス０〜２はそれぞれビットが“1"に
なっていて、メモリが使用済であることを示し、他の３
〜50はビットが“0"であるので、未使用であることを示
している。
数カウンタ21の出力は、ブロックごとのアドレスカウン
タ22のスタートアドレスが格納されているプリセット値
設定ROM23のアドレスとして出力される。また同時にこ
の出力は、ICメモリ５の格納状態が保存されているメモ
リ24のアドレス入力としても使用される。この格納状態
保存メモリ24の内容の一例を第13図に示す。この例にお
いては、画像50枚分のメモリがあるとして、１〜３枚
目、すなわちアドレス０〜２はそれぞれビットが“1"に
なっていて、メモリが使用済であることを示し、他の３
〜50はビットが“0"であるので、未使用であることを示
している。
次に、メモリ部25（主記憶部）は通常のランダムに読
出し／書込み可能なRAMであるが、複数枚の画像データ
の格納ができる大容量のメモリである。ちなみに１枚当
りの情報量を100Kバイト＝800Kビットとすると、50枚分
のメモリは、40Mビットという容量となる。
出し／書込み可能なRAMであるが、複数枚の画像データ
の格納ができる大容量のメモリである。ちなみに１枚当
りの情報量を100Kバイト＝800Kビットとすると、50枚分
のメモリは、40Mビットという容量となる。
画像データの読出し／書込み画像１枚ごとの単位でよ
いため、メモリ24へのアドレス発生はアドレスカウンタ
22により順次＋１づつ増加（カウントアップ27）すれば
よいので、メモリ24のアドレスはアドレスカウンタ22を
介して出力され、読出し／書込みはクロック信号12に同
期して１画素ごとに順次行えば良い。また、画像の１画
素当りの濃度階調のビット幅は６〜８ビットを有してい
るため、メモリのデータ幅もそれに合わせて複数ビット
同時にアクセスする。このパラレルデータを外部とはシ
リアルで転送するために、シリアル−パラレル交換器26
を備えている。ステータス線13は前述の格納状態保存メ
モリ24の内容を出力するために用いられるが、他の機能
におけるタイミングの授受に使用することも可能であ
る。
いため、メモリ24へのアドレス発生はアドレスカウンタ
22により順次＋１づつ増加（カウントアップ27）すれば
よいので、メモリ24のアドレスはアドレスカウンタ22を
介して出力され、読出し／書込みはクロック信号12に同
期して１画素ごとに順次行えば良い。また、画像の１画
素当りの濃度階調のビット幅は６〜８ビットを有してい
るため、メモリのデータ幅もそれに合わせて複数ビット
同時にアクセスする。このパラレルデータを外部とはシ
リアルで転送するために、シリアル−パラレル交換器26
を備えている。ステータス線13は前述の格納状態保存メ
モリ24の内容を出力するために用いられるが、他の機能
におけるタイミングの授受に使用することも可能であ
る。
また、この他に、図示しないが、メモリ内容が消えな
いように、電源や補助ライン等がいくつかあるが、動作
原理を見やすくするために省略してある。
いように、電源や補助ライン等がいくつかあるが、動作
原理を見やすくするために省略してある。
ここでは、メモリのアドレス発生部のROM23は、固定
であるため、例えば、カメラの映像処理方式（例えば、
NTSC,PAL,HD,SECAM,Hi−band）等による種類が変ると、
それに応じデータ長が変るため、これらのメモリ装置
（パック）は、使用不能になる。
であるため、例えば、カメラの映像処理方式（例えば、
NTSC,PAL,HD,SECAM,Hi−band）等による種類が変ると、
それに応じデータ長が変るため、これらのメモリ装置
（パック）は、使用不能になる。
そこで本発明は、上記カメラの映像処理方式による種
類が変ってもメモリを共通に使用し得る。
類が変ってもメモリを共通に使用し得る。
このようにするため、メモリ側に電子カメラの映像処
理方式による種類を識別するための手段を備え、かつ固
体メモリ装置内に、複数のアドレス発生部を有するよう
構成する。
理方式による種類を識別するための手段を備え、かつ固
体メモリ装置内に、複数のアドレス発生部を有するよう
構成する。
次に、第１図に、本発明によるICメモリの装置の一実
施例の具体的な構成ブロック図、第２図に、そのメモリ
部とカメラ部との接続例を示す。第10,11図におけると
同一構成要素は同一（相当）符号で表わす。
施例の具体的な構成ブロック図、第２図に、そのメモリ
部とカメラ部との接続例を示す。第10,11図におけると
同一構成要素は同一（相当）符号で表わす。
（構成） 本実施例は、前記NTSC,PAL方式両用の固体メモリ装置
（パック）の例であり、メモリ装置内に、アドレスカウ
ンタ22をセットするための２つのプリセットROM23a,23b
を備えている。これらROM23a/bのセレクト信号23cは、
そのまま、外部電子カメラ側Ｃへの接点として出力され
ている。カメラ側Ｃには、その種類を示すための接点が
あらかじめ用意されており、カメラ側Ｃの固定の種類を
表わす通電配列によってメモリ装置側Ｍは、自動的に、
NTSC/PALの方式モードの区別をすることが可能なように
構成してある。
（パック）の例であり、メモリ装置内に、アドレスカウ
ンタ22をセットするための２つのプリセットROM23a,23b
を備えている。これらROM23a/bのセレクト信号23cは、
そのまま、外部電子カメラ側Ｃへの接点として出力され
ている。カメラ側Ｃには、その種類を示すための接点が
あらかじめ用意されており、カメラ側Ｃの固定の種類を
表わす通電配列によってメモリ装置側Ｍは、自動的に、
NTSC/PALの方式モードの区別をすることが可能なように
構成してある。
上記構成を第１図により、さらに詳細に説明すると、
25は、ランダムアクセスが可能な（IC）メモリ部（主記
憶部）、22はアドレスカウンタ、23aは、NTSC方式用プ
リセットROM、23bは、PAL方式用プリセットROMである。
24は格納状態保存メモリ、21は枚数カウンタであり、９
はタイミング発生器を示す。
25は、ランダムアクセスが可能な（IC）メモリ部（主記
憶部）、22はアドレスカウンタ、23aは、NTSC方式用プ
リセットROM、23bは、PAL方式用プリセットROMである。
24は格納状態保存メモリ、21は枚数カウンタであり、９
はタイミング発生器を示す。
（動作） つぎに、以上の構成における動作／作用を説明する。
まず、各プリセットROM23a/bの選定は、第２図におい
て、メモリ装置部Ｍをカメラ部Ｃに、装着することによ
り、自動的に行われる。カメラ部Ｃは、アドレス／コン
トロール端子11から格納状態保存メモリ24へのアクセス
コマンドを送出し、それによりメモリ24内に空スペース
があることを確認する。その後、撮影を行うと、カメラ
部Ｃは、アドレス／コントロール端子11より書込みコマ
ンドを送り、クロック信号12に同期させて、映像，音声
データ４を送出することにより、メモリに順次書込まれ
る。
て、メモリ装置部Ｍをカメラ部Ｃに、装着することによ
り、自動的に行われる。カメラ部Ｃは、アドレス／コン
トロール端子11から格納状態保存メモリ24へのアクセス
コマンドを送出し、それによりメモリ24内に空スペース
があることを確認する。その後、撮影を行うと、カメラ
部Ｃは、アドレス／コントロール端子11より書込みコマ
ンドを送り、クロック信号12に同期させて、映像，音声
データ４を送出することにより、メモリに順次書込まれ
る。
第３図に、この時の格納状態保存メモリ24の空エリア
の読出しタイミングチャートの、及び第４図に、この時
のデータの書込みタイミングチャートのそれぞれの代表
例を示す。
の読出しタイミングチャートの、及び第４図に、この時
のデータの書込みタイミングチャートのそれぞれの代表
例を示す。
（他の実施例） 第５図は、本発明による第２実施例のICメモリ装置構
成ブロック図を、また第６図に、メモリ部とカメラ部と
の接続例を示している。
成ブロック図を、また第６図に、メモリ部とカメラ部と
の接続例を示している。
第１実施例の第1,2図におけると同一（相当）構成要
素は同一符号で表わす。
素は同一符号で表わす。
25は、ランダムアクセス可能の主メモリ部、22はアド
レスカンウタ、40はマイクロコンピュータ（以下、略し
てマイコン）、41は、マイコン40の補助メモリとしての
状態格納保存メモリであるEEPROM（電気的に消去可能の
プログラマブルROM）である。
レスカンウタ、40はマイクロコンピュータ（以下、略し
てマイコン）、41は、マイコン40の補助メモリとしての
状態格納保存メモリであるEEPROM（電気的に消去可能の
プログラマブルROM）である。
このメモリ装置の構成においては、次のような使い方
をする。すなわち、マイコン40への通信は、カメラ側か
らのクロック信号12に同期して、ステータス線13及びア
ドレス／コントロール線11によって行う。EEPROM41に
は、メモリ部25内のブロックごとのデータの有／無なら
びにメモリのブロックのサイズ数及び主メモリの総数等
が、格納されており、該メモリ装置の出荷時には、メモ
リの総数のみ記入されており、メモリのブロックサイズ
数は０にしてある。
をする。すなわち、マイコン40への通信は、カメラ側か
らのクロック信号12に同期して、ステータス線13及びア
ドレス／コントロール線11によって行う。EEPROM41に
は、メモリ部25内のブロックごとのデータの有／無なら
びにメモリのブロックのサイズ数及び主メモリの総数等
が、格納されており、該メモリ装置の出荷時には、メモ
リの総数のみ記入されており、メモリのブロックサイズ
数は０にしてある。
第７図に、本実施例の動作シーケンスフローチャート
を示す。ステップS1において、カメラ部Ｃは、メモリ部
Ｍが接続されると、まず、ステータス13を通じてメモリ
のブロックサイズ数を読出す。ステップS2で、そのサイ
ズ数が０ならば（Yes）、ステップS3でこのメモリ装置
Ｍは、未使用と判断し、そのカメラＣに適したブロック
サイズを、マイコン40を通じてEEPROM41に書込む。さら
に、ステップS4でブロックごとのデータの有／無もすべ
て“無”としてEEPROM41への書込みを行う。もし、ステ
ップS2でサイズ数が０でない時（No）は、ステップS5へ
進み、メモリサイズがカメラ部Ｃのシステムコントロー
ラ内にあるサイズと一致しない時は（No）、ステップS5
aでカメラ部Ｃはその旨の警告を表示し、メモリ部Ｍへ
の書込み動作は行わない。
を示す。ステップS1において、カメラ部Ｃは、メモリ部
Ｍが接続されると、まず、ステータス13を通じてメモリ
のブロックサイズ数を読出す。ステップS2で、そのサイ
ズ数が０ならば（Yes）、ステップS3でこのメモリ装置
Ｍは、未使用と判断し、そのカメラＣに適したブロック
サイズを、マイコン40を通じてEEPROM41に書込む。さら
に、ステップS4でブロックごとのデータの有／無もすべ
て“無”としてEEPROM41への書込みを行う。もし、ステ
ップS2でサイズ数が０でない時（No）は、ステップS5へ
進み、メモリサイズがカメラ部Ｃのシステムコントロー
ラ内にあるサイズと一致しない時は（No）、ステップS5
aでカメラ部Ｃはその旨の警告を表示し、メモリ部Ｍへ
の書込み動作は行わない。
ステップS5において、もし読出したメモリブロックサ
イズが、カメラ部Ｃ内のサイズと一致した時（Yes）に
は、ステップS6でEEPROM41により、ブロックごとのデー
タの有／無の読出しを行う。カメラ部Ｃは、ステップS7
で空エリアの検出を検知次第（No）、ステップS8で撮影
まで、ウエイト（待機）状態に入る。撮影を行うと、ス
テップS9で、カメラ部Ｃはマイコン40に、書込みコマン
ドを送り、マイコン40は、アドレスを（空ブロック番号
ｘブロックサイズ）で計算し、計算終了後アドレスカウ
ンタ22にロードし、ステータス13に“Ready"を出力した
後、クロック信号12に同期して、主メモリ25にデータが
順次書込まれてゆく。もし、ステップS7で空ブロックが
ない場合（Yes）は、ステップS10でメモリ“フル”を表
示し終了する。
イズが、カメラ部Ｃ内のサイズと一致した時（Yes）に
は、ステップS6でEEPROM41により、ブロックごとのデー
タの有／無の読出しを行う。カメラ部Ｃは、ステップS7
で空エリアの検出を検知次第（No）、ステップS8で撮影
まで、ウエイト（待機）状態に入る。撮影を行うと、ス
テップS9で、カメラ部Ｃはマイコン40に、書込みコマン
ドを送り、マイコン40は、アドレスを（空ブロック番号
ｘブロックサイズ）で計算し、計算終了後アドレスカウ
ンタ22にロードし、ステータス13に“Ready"を出力した
後、クロック信号12に同期して、主メモリ25にデータが
順次書込まれてゆく。もし、ステップS7で空ブロックが
ない場合（Yes）は、ステップS10でメモリ“フル”を表
示し終了する。
以上のように、本第２実施例は、前記第１実施例に比
べて、余分な端子を必要としないほか、いかなるブロッ
クサイズにも適応可能である。また、誤って異なる記録
サイズで記録したメモリ装置への書込みを防止すること
ができる。
べて、余分な端子を必要としないほか、いかなるブロッ
クサイズにも適応可能である。また、誤って異なる記録
サイズで記録したメモリ装置への書込みを防止すること
ができる。
なお、第８図に、前記第５図における状態格納保存メ
モリ41の内容の一例図を示す。50はブロックサイズ数、
51は主メモリ偶数、また、52/53はそれぞれ第1/第２ブ
ロックを示し、“1"で“有",“0"で“無”を示す。
モリ41の内容の一例図を示す。50はブロックサイズ数、
51は主メモリ偶数、また、52/53はそれぞれ第1/第２ブ
ロックを示し、“1"で“有",“0"で“無”を示す。
また、第９図に、本発明によるICメモリ部とカメラ部
との接続の第３の実施例を示す。本例は、メモリ部Ｍと
カメラ部Ｃとの接合状態の安定化目的に使用する一対の
機械的な突起60をカメラ部Ｃに設け、また、メモリ部Ｍ
には、それぞれNTSC/PAL方式に対応する各穴61a/61bを
設け、下図に、この部の要部拡大図を示すように、第１
図に示した第１実施例のようなメモリ装置における、各
プリセットROM23a/23bの選択に使用したもので、このよ
うな構成によれば、メモリ部Ｍに余分な機械的形状を設
ける必要がなくなる。
との接続の第３の実施例を示す。本例は、メモリ部Ｍと
カメラ部Ｃとの接合状態の安定化目的に使用する一対の
機械的な突起60をカメラ部Ｃに設け、また、メモリ部Ｍ
には、それぞれNTSC/PAL方式に対応する各穴61a/61bを
設け、下図に、この部の要部拡大図を示すように、第１
図に示した第１実施例のようなメモリ装置における、各
プリセットROM23a/23bの選択に使用したもので、このよ
うな構成によれば、メモリ部Ｍに余分な機械的形状を設
ける必要がなくなる。
以上、説明したように、本発明によれば、ビデオカメ
ラの画像信号方式に対応してアドレス変換後の先頭アド
レスを切り換え可能な構成としたため、NTSCやPAL方式
などの、互いに単位画像あたりのデータ量が異なる複数
種の画像信号方式の画像を取り扱うビデオカメラに対し
ても、共通に用いることができ、しかも高速アクセスが
可能な汎用性の高い画像記憶装置が得られる。
ラの画像信号方式に対応してアドレス変換後の先頭アド
レスを切り換え可能な構成としたため、NTSCやPAL方式
などの、互いに単位画像あたりのデータ量が異なる複数
種の画像信号方式の画像を取り扱うビデオカメラに対し
ても、共通に用いることができ、しかも高速アクセスが
可能な汎用性の高い画像記憶装置が得られる。
第１図は、本発明の一実施例のICメモリ装置の構成ブロ
ック図、第２図は、第１図ICメモリ部とカメラ部との接
続例、第３図は、格納状態保存メモリ読出しタイミング
チャートの一例、第４図は、第３図のデータ書込みタイ
ミングチャートの一例、第５図は、発明の第２実施例の
構成ブロック図、第６図は、第５図のメモリ部とカメラ
部との接続例、第７図は、第２実施例の動作シーケンス
フローチャート、第８図は、第５図の状態格納保存メモ
リ内容の一例、第９図は、メモリ部／カメラ部接続の第
３実施例、第10図は、従来の全固体式スチルビデオカメ
ラの一例の構成ブロック図、第11図は、本発明の原理を
説明するために第10図のICメモリの内部構成ブロックの
例を示す図、第12図は、アドレス／コントロール信号の
タイミング例を示すタイミングチャート、第13図は、格
納状態保存メモリ内容の一例を示す図である。 22……アドレスカウンタ 23,23a,23b……プリセット値設定ROM（アドレス記憶発
生部） 23C……セレクト端子 25……メモリ部（主記憶部） Ｍ……メモリ部 Ｃ……電子カメラ部
ック図、第２図は、第１図ICメモリ部とカメラ部との接
続例、第３図は、格納状態保存メモリ読出しタイミング
チャートの一例、第４図は、第３図のデータ書込みタイ
ミングチャートの一例、第５図は、発明の第２実施例の
構成ブロック図、第６図は、第５図のメモリ部とカメラ
部との接続例、第７図は、第２実施例の動作シーケンス
フローチャート、第８図は、第５図の状態格納保存メモ
リ内容の一例、第９図は、メモリ部／カメラ部接続の第
３実施例、第10図は、従来の全固体式スチルビデオカメ
ラの一例の構成ブロック図、第11図は、本発明の原理を
説明するために第10図のICメモリの内部構成ブロックの
例を示す図、第12図は、アドレス／コントロール信号の
タイミング例を示すタイミングチャート、第13図は、格
納状態保存メモリ内容の一例を示す図である。 22……アドレスカウンタ 23,23a,23b……プリセット値設定ROM（アドレス記憶発
生部） 23C……セレクト端子 25……メモリ部（主記憶部） Ｍ……メモリ部 Ｃ……電子カメラ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高岩 敢 神奈川県川崎市高津区下野毛770番地 キヤノン株式会社玉川事業所内 (72)発明者 村田 好孝 神奈川県川崎市高津区下野毛770番地 キヤノン株式会社玉川事業所内 (72)発明者 平 純三 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 長沢 健一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 鈴木 隆史 神奈川県川崎市高津区下野毛770番地 キヤノン株式会社玉川事業所内 (56)参考文献 特開 昭63−261477（ＪＰ，Ａ) 特開 昭63−232689（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ビデオカメラと共に用いられる画像記憶装
置であって、 単位画像あたりのデータ量が互いに異なる複数種の画像
信号方式の夫々について少なくとも複数の画面を記憶可
能なメモリ部と、 前記ビデオカメラが前記複数種の画像信号方式の何れを
出力するかを示す選択指示信号を入力する選択指示信号
入力手段と、 前記メモリ部に書き込む画面を指定する画面対応番号を
発生する手段と、 前記画面対応番号を、前記画面対応番号が指定する画面
のデータの前記メモリ部に対する先頭アドレスに変換す
るアドレス変換手段とを具備し、 前記アドレス変換手段は前記選択指示信号に応じて前記
アドレス変換手段により変換される先頭アドレスを画像
信号方式に応じて切換え可能としたことを特徴とする画
像記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309933A JP3016083B2 (ja) | 1988-12-09 | 1988-12-09 | 画像記憶装置 |
| DE68927820T DE68927820T2 (de) | 1988-12-06 | 1989-12-06 | Bildaufnahmesystem |
| EP89122467A EP0372514B1 (en) | 1988-12-06 | 1989-12-06 | Image pick-up system |
| US07/987,240 US5418926A (en) | 1988-12-06 | 1992-12-07 | System and method for indicating whether a block size in a detachable memory device corresponds to a predetermined broadcasting system standard |
| US08/383,850 US5570130A (en) | 1988-12-06 | 1995-02-06 | Detachable memory with starting block address selected in accordance with detected television programming standard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309933A JP3016083B2 (ja) | 1988-12-09 | 1988-12-09 | 画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156496A JPH02156496A (ja) | 1990-06-15 |
| JP3016083B2 true JP3016083B2 (ja) | 2000-03-06 |
Family
ID=17999096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309933A Expired - Lifetime JP3016083B2 (ja) | 1988-12-06 | 1988-12-09 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016083B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0467683A3 (en) * | 1990-07-19 | 1992-09-02 | Canon Kabushiki Kaisha | Image processing apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507319B2 (ja) * | 1986-04-23 | 1996-06-12 | 株式会社日立製作所 | ビデオメモリ |
| JPS63166100A (ja) * | 1986-12-26 | 1988-07-09 | Hitachi Electronics Eng Co Ltd | アドレス変換方式 |
| JPS63232689A (ja) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | 特殊再生装置 |
| JPS63261477A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Hoso Kyokai <Nhk> | 映像信号記憶装置 |
-
1988
- 1988-12-09 JP JP63309933A patent/JP3016083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156496A (ja) | 1990-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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