JPS60217775A

JPS60217775A - デ−タ転送回路

Info

Publication number: JPS60217775A
Application number: JP59074366A
Authority: JP
Inventors: Koichi Katagiri; 片桐　光一; Toshifumi Uenishi; 上西　敏文; Satoru Maeda; 悟前田; Kazuo Motoki; 本木　和男; Ikuo Taniguchi; 谷口　郁夫
Original assignee: Nippon Telegraph and Telephone Corp; Sony Corp
Current assignee: Nippon Telegraph and Telephone Corp; Sony Corp
Priority date: 1984-04-13
Filing date: 1984-04-13
Publication date: 1985-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、例えばキャプテン、テレビジョン文字多重放
送等の文字画像情報システムにおい、て、ビデオＩ’Ｌ
ＡＭ　（ランダムアクセスメモリ）に書き込まれ、受像
管に表示されている文字画像データをハードコピー装置
に転送するのに使用して好適なデータ転送回路に関する
。

背景技術とその問題点一般にキャプテン、テレビジョン文字多重放送等の文字
画像情報システムにおけるハードコピー装置は、画面の
ライン毎の文字画像データをシリアルな印字データとし
て受け取り、１ドツト毎にコピーしていくものである。

そして、従来は８ビツトのマイクロコンピュータで予め
ビデオＲ，ＡＭに書き込まれている文字画像データを８
ビツトずつ読み出し、このビデオＲＡＭとノ・−トコピ
ー装置トの間に介在されるデータ転送回路にこれをセッ
トし、そしてこれが例えばシフトレジスタ等でシリアル
データに変換され、ハードコピー装置からの印字クロッ
クに同期して１ビツトずつハードコピー装置に転送され
る。そして、８ビット全部の出力が終了すると、このこ
とをＣＰＵ（中央処理装置）に割り込み等で知らせ、次
の印字クロックが来るまでに次の８ビツトの文字画像デ
ータをデータ転送回路にセットすることを要求する。そ
して、このような操作が−ライン分（国内の場合は３１
バイト（８ピツト×３１）分、ｌラインに情報があるの
で、３１回操作される。）終了すると、ラインフィード
信号を出力し、次のラインの処理に移るようになされて
いる。

第１図は、このデータ転送回路の例を示すものである。

同図において、（１）はビデオＲ，ＡＭ内に設けられた
ワークＲＩＡＭ（バッファメモリ）であシ、このワーク
ＲＡＭ　（１）は、例えば１ライン分（３１バイト）の
文字画像データをストアするだけの容量とされる。

このワークＲＡＭ　（１）には、ＣＰＵ（２）の制御に
ょシビデオＲＡＭ４Ｃ書き込まれている文字画像データ
が１ライン分ずつストアされる。ここで、（３）はアド
レスバス、（４）はデータ・々スである。

また、（５）は８ビツトラッチ回路を示し、ＣＰＵ（２
によシワークＲＡＭ（１）よシ読み出された８ビツトの
文字画像データＤｏ−Ｄ７までがバス（４）を通じて供
給されると共に、そのクロック端子ＣＫにＣＰ　Ｕ　（
２）よりラッチ信号８Ｌａが供給され、文字画像データ
Ｄ。

Ｄ７がラッチされる。

また、（６）は／４’ラレルデータをシリアルデータに
変換するためのシフトレジスタである。このシフトレジ
スタ（６）にはラッチ回路（５）でラッチされた文字画
像データＤｏ−Ｄ７がパス（力を通じて供給され、その
ロード端子りに供給される信号のタイミングでロードさ
れる。そしてそのクロック端子ＣＫには、端子（８）よ
シ印字クロックＣＣＫ（第２図Ｇに図示）が供給され、
出力端子Ｑには、この印字クロックＣＣＫに同期して、
データがシリアルデータとして出力され、これが端子（
９）に得られる。図示せずも、この端子（９）に得られ
るシリアルデータがハードコピー装置に印字データとし
て供給される。

また、α〔はＪ−にフリツノフロップを示し、そのクリ
ア端子ＣＬＲには、端子（１１）よシミ源投入後所定期
間低レベル＠０＃の信号ＦＯＲが供給され、その間この
フリツノフロッグ（ＩＩはクリア状態（出力端子Ｑに低
レベル″′０”の信号が得られる状態）とされる。また
、そのプリセット端子ＰＲには、ＣＰＵ（２）よシ印字
開始信号Ｐ３が供給され、このノクルスＰｓが供給され
るとこのフリッグフロッ７’ＱＩｔｉプリセット状態（
出力端子Ｑに高レベル″′１″の信号が得られる状態）
とされる。また、そのＪ端子は接地され、そのクロック
端子ＯＫには印字クロックＣＣＫが供給される。

また、ａのは８進カウンタを示し、そのクリア端子ＣＬ
Ｒは低レベル“Ｏ＃が供給されている間はクリア状態と
され、カウント動作をしない。このクリア端子ＣＬＲに
は、上述したフリッグフロツ７’（１１の出力端子Ｑに
得られる信号８１０が供給される。

また、そのクロック端子ＣＫには印字クロックＣＣＫが
供給され、これがカウントされる。この８進カウンタ０
りの端子Ｃに得られるキャリ出力Ｓ８ｃは、イン・々−
タ（１３を介してアンド回路（１４）に供給される。

また、このアンド回路（１４）にはフリツノフロッグ（
１・の出力信号８１０が供給され、このアンド回路（１
４）の出力信号がロード信号としてシフトレジスタ（６
）のロード端子りに供給される。

また、ｔｔＳは３２進カウンタを示し、そのクリア端子
ＣＬＲに低レベル”Ｏ”の信号が供給されている間はク
リア状態とされ、カウント動作をしない。

このクリア端子ＣＬＲには、上述したフリツゾフロツｆ
　Ｏ，Ｑ）の出力端子Ｑに得られる信号８１０が供給さ
れる。また、そのクロック端子ＣＫには印字クロックＣ
ＣＫが供給され、そのＴ端子に高レベル″′１”の信号
が供給されているときこれがカウントされる。この３２
進カウンタ（１つの端子Ｃに得られるキャリ出力８３２
Ｃは、フリツノフロッグ（１０）のに端子に供給される
。

また、（１ｉ９はＪ−にフリツノフロッグを示し、その
クリア端子ＣＬＲに低レベル“０”の信号が供給されて
いる間はクリア状態（その出力端子Ｑに低レベル″０”
の信号が得られる状態）が維持される。

また、そのＪ端子には、上述した８進カウンタｈａのキ
ャリ出力Ｓ８Ｃが供給され、そのに端子には上述した３
２進カウンタ（１９のキャリ出力５３２Ｃが供給される
。また、そのクロック端子ＣＫには印字クロックＣＣＫ
が供給される。このフリツノフロッグ（１６）の出力端
子Ｑに得られる信号８１６はアンド回路（１７）に供給
される。また、このアンド回路（１ηには、８進カウン
タ（ｌりのキャリ出力Ｓ８Ｃが供給され、このアンド回
路Ｕηの出力信号が３２進カウンタ０！１９のＴ端子に
供給される。また、このフリツプフロツプαｅの出力端
子Ｑに得られる（ｉｉ号８１．６は、印字指令信号とし
て端子（１８１に出力される。

また、（１１はＪ−にフリップフロップを示し、そのク
リア端子ＣＬＲに高レベル″′１＃の信号が供給されて
いる間はクリア状態（出力端子Ｑに低レベル“０″の信
号が得られる状態）とされる。ＣＰＵ（２）からのラッ
チ信号ＳＬａ及びフリツプフロツプ（ＩＩの出力端子Ｑ
に得られる信号８１０がアンド回路００に供給され、こ
のアンド回路（２ｆ）の出力信号がこのフリツゾフロツ
プ性鐘のクリア端子ＣＬＨに供給される。

また、そのＪ端子には８進カウンタ（１つのキャリ出力
８８Ｃが供給され、そのに端子は接地され、そのクロッ
ク端子ＣＫには印字クロックＣＣＫが供給される。そし
て、このフリラグフロツノ（１！Ｊの出力端子Ｑに得ら
れる信号８１９が割シ込み信号としてＣＰＵ（２）に供
給される。

第１図例は以上のように構成され、以下のような動作を
する。

電源投入後所定期間、端子Ｉに供給される信号ＦＯＲは
低レベル″０＃となる。この期間、フリツプフロツプ（
Ｉ〔の出力端子Ｑに得られる信号８１０は低レベル＠０
”であシ、８進力ウンタα本３２進カウンタＱ！１９等
はクリア状態である。

この期間が経過し、ＣＰＵ（２）よシフリングフロツノ
０００プリセツト端子ＰＲに時点１（、において印字開
始信号Ｐｓ　（第２図Ａに図示）が供給されると、この
フリツノフロラｆ（１１の出力端子ＱＫ得られる信号５
１０（第２図Ｂに図示）は直ちに高レベル１ビとなシ、
これに伴って８進カウンタ（１３，３２進カウンタＱ５
等のクリア状態が解除される。

このため、８進カウンタＱ功においては、そのクロック
端子ＣＫに供給される印字クロックＣＣＫのカワントが
開始される。そして、この８進カウンタ（１２＋の端子
Ｃには、第２図Ｈに示すようなキャリ出力Ｓ８ｃが得ら
れる。そのため、時点ｔ１において、シフトレジスタ（
６）のロード端子りにはアンド回路ａ０→低レベル”０
”の信号が供給され、予めラッチ回路（５）にラッチさ
れている第１バイト目の８ビツトの文字画像データＤｏ
−Ｄ７がシフトレジスタ（６）にロードされる。従って
、シフトレジスタ（６）の出力端子Ｑよシは、この時点
ｔ１の後第２図Ｆに示すように、データＤＯ−＋　Ｄ１
→Ｄ２→・・・・・・→Ｄ７の順に、印字クロックＣＣ
Ｋに同期してシリアルデータとして出力される。そして
これが端子（９）に得られ、ハードコピー装置（図示せ
ず）に供給される。

また、時点ｔ１においてフリップフロラ７’（１６１の
出力端子Ｑ及びＱに得られる信号８１６（第２図Ｃに図
示）及び８＋ａ　（第２図りに図示）は、低レベル″Ｏ
＃から高レベル＠１”及び高レベル“１＃から低レベル
″′０＃となる。そして信号Ｓ１は印字指令信号として
ノ・−トコビー装置に供給されるので、この時点ｔ１か
ら印字が開始される。

また、時点ｔ１においてフリップフロップａ樟の出力端
子Ｑに得られる信号５１９（第２図Ｋに図示）社低レベ
ル１０＃から高レベル″″１＃となる。この信号ｓｉｓ
はＣＰ　Ｕ　（２）に割り込み信号として供給されてい
るので、この時点ｔ１よりＣＰ　Ｕ　（２）に割シ込み
がかけら−れる。

ＣＰＵ（２）は、この時点ｔ１から第２バイト目の８ビ
ツトの文字画像データＤｏ−Ｄ７をワークＲＡＭ　（１
）よシ読み出し、これをラッチ回路（５）に供給すると
共に、このラッチ回路（５）に時点ｔ２にラッチ信号８
Ｌａを供給し、ラッチ回路（５）に第２バイト目の８ビ
ツトの文字画像データＤｏ−Ｄ７がラッチされる。

第２図Ｅはこのラッチデータの更新を示すものである。

時点ｔ２において、ＣＰＵ（２）よシラツチ信号ＳＬａ
が供給されるとフリッグフロツゾ員はクリア状態とされ
、出力端子Ｑに得られる信号５１９（第２図Ｋに図示）
はこの時点ｔ２において高レベル“１“から低しペ゛ル
＠０”とされ、ＣＰＵ（２）への割込みは解除される。

また、時点ｔ１において、３２進カウンタ（１９が１だ
けカウントされてそのカウント値が「０」から「１」と
なる（第２図工はこのカウント値゛を示すものである）
。

８進カウンタ収っで印字クロックＣＣＫ（第２図Ｇに図
示）が８クロツクカウントされ、従って、シフトレジス
タ（６）の出力端子Ｑよシ第１バイト目の８ビツトの文
字画像データＤｏ〜Ｄ７の最後のデータＤ７が出力され
た時点ｔ３において、シフトレジスタ（６）のロード端
子りにはアンド回路Ｑ４）よシ低レベル“０”の信号が
供給されるので、上述した時点ｔ２においてラッチ回路
（５）にラッチされている第２バイト目の８ビツトの文
字画像データＤＯ””’Ｄ７がシフトレジスタ（６）に
ロードされる。そして、以下上述した第１バイト目と同
様に動作をする。

以上のような動作が１ラインの文字画像データの３１バ
イト目が終了する時点ｔ４まで続く。

３２進カウンタＱ５１の端子Ｃには第２図Ｊに示すよう
なキャリ出力５３２Ｃが得られ、時点ｔ４において、フ
リツゾフロツ７’Ｑ（ｅの出力端子ＱＫ得られる信号８
１０　（第２図Ｂに図示）は低レベル″′０＃となる。

従って、この時点ｔ４において８進カウンタ（１Ｂ、３
２進カウンタ（１５、フリップフロップ（Ｌ６）等はリ
セット状態とされる。この時点ｔ４において、フリップ
フロップ（１ｅの出力端子Ｑに得られる信号Ｓｒ″６、
即ち印字指令信号は低レベル１０＃から高レベル″′１
＃となるので、印字指令が解除される。

次に、時点ｔ５においてＣＰ　Ｕ　（２）よシ新たに印
字開始信号ＰＳが供給されると、次のラインの動作が上
述したと同様に行なわれる。

この第１図例に示すように、従来のデータ転送回路によ
れば、ノ・−トコビー装置における８ビット印字毎にＣ
Ｐ　Ｕ　（２）に割少込みがなされ、そしてこれに続く
わずかな印字クロック期間に次の８ビツトの文字画像デ
ータＤＯ〜Ｄ７をラッチ県路（５）にセットしなければ
ならない。また、ビデオＲＡＭへのアクセスが垂直又は
水平のブランキング期間内にしか行なえないようなシス
テム（ちらつきが画面に生じないようにするため）では
、ノー−トコビー装置に同期して行なえないため上述第
１図例のように一旦ワークｎＡＭ（１）の領域に文字画
像データをストアしてから行なうことになる。従って、
ＣＰＵのソフト処理がスピード的に非常に難しくなる。

また、静止画像に重ねて表示する動画像がある場合には
、これら２′；１の和を取り、そしてワークＲＡＭ領域
にストアした上で上述したようにデータ転送回路にセッ
トするためにＣＰＵのソフト処理が一層難しくなる。尚
、ＣＰＵにおいてはコピー以外のソフト処理も当然にし
なければならない。

発明の目的本発明は斯る点に鑑みてなされたもので、ＣＰＵへの割
シ込み回数を少’＆＜Ｌ、ＣＰＵの処理時間が少なくす
るようにしたデータ転送回路を提案せんとするものであ
る。

発明の概要本発明は上記目的を達成するため、所定容量のバッファ
メモリと、上記バッファメモリの読み出しアドレスを発
生するカウンタと、上記ノ々ツファメモリにデータを書
き込む中央処理装置とを有し、上記カウンタの単位毎の
アドレスに応じて上記中央処理装置にパス要求を出し、
上記バッファメモリの所定容量の読み出しが終了したら
上記中央処理装置に割り込みをかけ、上記バッファメモ
リの内容を更新するようにしたものである。

このように構成することにより、ＣＰＵ（中央処理装置
）への割シ込み回数は減少し、ＣＰＵの処理時間が少な
くなり、そのソフト処理が簡単となる。

実施例以下、第３図を参照しながら本発明によるデータ転送回
路の一実施例について説明しよう。

同図において、ＱυはビデオＲＡＭ内に設けられたワー
クＲＡＭであシ、このワークＲ，ＡＭ（２１）は例えば
１ライン分（３１バイト）の文字画像データをストアす
るだけの容量を有するものである。とのワークＲＡＭ（
２１１にはＣＰＵ　（２りの制御によりビデ、オＲＡＭ
に書き込まれている文字画像データが１ライン分ずつス
トアされる。ここで、（ハ）はアドレス／々ス、（至）
はデータバスである。

また、１２ツは８ピットラッチ回路を示し、ワークＲＡ
Ｍｃ！Ｉ）より読み出された８ビツト（１バイト）の文
字画像データＤｏ、Ｄ７までがパスｃ！勾を通じて供給
されると共に、そのクロック端子ＣＫＩｆｃラッチ信号
ＳＬａが供給され、文字画像データＤＯ〜Ｄ７までがラ
ッチされる。

また、（ハ）はパラレルデータをシリアルデータに変換
するためのシフトレジスタである。このシフトレジスタ
（イ）には、ラッチ回路（ハ）でラッチされた文字画像
データＤｏ−Ｄ７がパスＣηを通じて供給され、そのロ
ード端子りに供給されるロード信号ＳＬのタイミングで
ロードされる。そして、そのクロック端子ＣＫには、端
子（霞よシ印字クロックＣＣＫ（第４図りに図示）が供
給され、出力端子Ｑには、この印字クロックＣＣＫに応
じてロードされた文字画像データＩ）ｏ−］）７が順次
シリアルデータとして出力され、これが端子器に得られ
る。図示せずも、この端子（ハ）に得られる信号が印字
データとしてハードコピー装置に供給される。

また、（至）はＪ−にフリップフロップを示し、そのク
リア端子Ｃ１には、端子ｃ３υよシミ源投入後所定期間
低レベル“０″となる信号ＦＯＲが供給され、この期間
フリップフロップ（３Ｑはクリア状態（出力端子Ｑに低
レベル″′Ｏ”の信号が得られる状態）とされる。また
、そのノリセット端子ＰＲには、ＣＰＵ（２３よシ印字
開始信号Ｐ３が供給され、この信号Ｐｓが供給されると
、このフリップフロップ（至）はノリセット状態（出力
端子Ｑに高レベル″′１＃の信号が得られる状態）とさ
れる。またそのＪ端子は接地され、そのクロック端子Ｃ
Ｋには印字クロックＣＣＫが供給される。そして、この
フリツノフロラｆ（至）の出力端子Ｑに得られる信号Ｓ
ＳＯが印字指令信号として端子０４に出力される。そし
て図示せずも、この信号がハードコピー装置に供給され
、この信号が低レベル＠０＃となるとき印字されるよう
になされる。

また、（ハ）は８進カウンタを示し、その、クリア端子
ＣＬＲに低レベル“０＃の信号が供給されている間はク
リア状態とされ、カウント動作をしない。

このクリア端子ＣＬＲには、上述したフリツノフロラ７
″（ト）の出力端子Ｑに得られる信号Ｓａｏが供給され
る。また、そのクロック端子ＣＫには印字クロックＣＣ
Ｋが供給され、これがカウントされる。この８進カウン
タ（至）の端子Ｃに得られるキャリ出力８８Ｃはインバ
ータ（ロ）を介してシフトレジスタ（イ）のロード端子
りにロード信号ＳＬとして供給される。

また、ｔ３！１９は３２進カウンタを示し、そのクリア
端子ＣＬＲに低レベル″０＃の信号が供給されている間
はクリア状態とされ、カウント動作をしない・このクリ
ア端子ＣＬＲには、上述したフリツノフロラ７６（至）
の出力端子Ｑに得られる信号８３０が供給される。また
、そのクロック端子ＣＫには印字クロックＣＣＫが供給
され、そのＴ端子には８進カウンタ（至）のキャリ出力
Ｓ８Ｃが供給される。従って、この３２進カウンタ（至
）においては、キャリ出力８ｓＣが高レベル”１＃とな
るとき印字クロックＣＣＫがカウントされる。この３２
進カウンタ（３ツのカウンタ出力ババス（３８Ｖ→パス
ドライバー０７）→パス（至）を通シてワークｌ（、Ａ
Ｍ（２１）にアドレス信号として供給される。

パスドライバー〇ηは、そのダート端子Ｇに低レベル″
′０″の信号が供給されるとき通じるようになされてい
る。

また、３２進カウンタ０９の端子Ｃに得られるキャリ出
力５３２Ｃはフリツノフロラ７″（至）のに端子に供給
される。

また、ＧＩはＪ−にフリップフロップを示し、そのクリ
ア端子ＣＬＲにはＣＰＵ（２３より印字開始信号Ｐ３が
供給され、このときクリア状態（出力端子Ｑに得られる
信号８３９が低レベル″０”の状態）とされる。また、
そのＪ端子には、３２進カウンタ（至）よシキャリ出力
８３２Ｃが供給され、そのに端子は接地される。また、
そのクロック端子ＣＫには印字クロックＣＣＫが供給さ
れる。また、このフリップフロップＧｌの出力端子Ｑに
得られる信号８３９は中央処理装置（２４に割り込み信
号として供給され、この信号８３９が高レベル″′ｌ＃
となるとき割シ込みがかけられる。

また、（４ＩはＪ−にフリップフロップを示し、そのＪ
端子及びに端子は夫々正の直流電圧子Ｂが供給される電
源端子（４１）に接続され、そのクロック端子ＣＫには
、ＣＰＵ（２りよシＣＰＵクロックＣＬＫ（第４図Ｆに
図示）が反転されて供給される。また、そのクリア端子
ＣＬＲにはＣＰ　Ｕ　（２３よシパスアクノロジー信号
ＢＵ８ＡＱが供給される。パスアクノロジーとは、後述
するパス開放を要求するパスリクエスト信号ＢＵ８ＲＱ
に対応して出されるもので、ＣＰＵ０りに通ずるアドレ
スバス、データバス、その他の制御信号をハイインピー
ダンス状態にした（パスが開放された）ということを示
すものである。

このフリッグフロツｆ（４Ｇの出力端子Ｑに得られる信
号８４０は、ナンド回路（４３に供給される。また、こ
のナンド回路（４りにはＣＰＵクロックＣＬＫが供給さ
れ、このナンド回路（４邊の出力がラッチ回路Ｃ２５＋
のクロック端子ＣＫにラッチ信号ＳＬａとして供給され
る。

また、このフリラグフロップ（４１の出力端子Ｑに得ら
れる信号８４０は、アンド回路（４３に供給される。

また、このアンド回路（４′３にはＣＰＵ（２渇よシＣ
ＰＵリード信号ＣＰＵＲＤが供給され、このアンド回路
（ハ）の出力がワークＲＡＭＱＩ）のチップセレクト端
子Ｃ８に供給される。

また、この信号８４０は、パスドライバーＣ３７）のｒ
−ト端子Ｇｖｃダート信号として供給される。

また、（財）はＤフリツプフロツプを示し、そのＤ端子
は重分端子（４１）に接続され、そのクロック端子ＣＫ
には８進カウンタ６■のキャリ出力Ｓ８Ｃが供給される
。また、そのクリア端子量にはフリツプフロツプ＋４１
の出力端子Ｑに得られる信号８４０が供給サレル。この
フリツプフロツプ（４４１はこの信号８４０が低レベル
＠０＃のときクリア状態（その出力端子Ｑに得られる信
号Ｓｎが高レベル”１”となる状態）が維持される。こ
のフリッグフロツ′ｆ＋４４）の出力端子Ｑに得られる
信号８４４は、ＣＰＵ（２３にパスリクエスト信号ＢＵ
Ｓ几Ｑとして供給される。

本例は以上のように構成され、以下のような動作をする
。

電源投入後所定期間、端子Ｇυに供給される信号ＦＯＲ
は低レベル゛０″となる。この期間フリッグフロツｆ（
至）の出力端子Ｑに得られる信号８３０は低レベル″′
０＃であシ、８進カウンタ（ト）及び３２進カウンタＣ
３５１はクリア状態にある。

この期間が経過し、ＣＰＵ（２）よシフリッグフロツｆ
（至）のプリセット端子ＰＲに時点ｔｏ′において印字
開始信号Ｐｓ　（第４図Ａに図示）が供給されると、と
の７リツゾフロツグ（７）の出力端子Ｑ及びＱに得られ
る信号Ｓａｏ　（第４図Ｂに図示）及びＳａｏ　（第４
図Ｃに図示）は、低レベル″′０”から高レベル″′１
＃及び高レベル″１＃から低レベル″０″となる。

信号５３０ｓ即ち印字指令信号が低レベルとなるので、
これによシバ−トコピー装置は印字状態とされる。

また、信号８３０が高レベル“１”となるので、これに
伴って８進カウンタ（至）及び３２進カウンタ６！９の
クリア状態は解除される・このため、８進カウンタ（至）においては、そのクロッ
ク端子ＣＫに供給される印字クロックＣＣＫ（第４図り
に図示）のカウントが開始される。そして、この８進カ
ウンタ（至）の端子Ｃには第４図Ｅに示すようなキャリ
出力８８Ｃが得られる。そのため時点１１／においてフ
リッグフロツ７’１４４）の出力端子Ｑに得られる信号
８４４　％即ちパスリクエスト信号ＢＵＳＲＱ（第４図
Ｇに図示）は高レベル＠１＃から低レベル″′Ｏ”とな
、９、ＣＰＵ（２３に対してパス開放を要求する。

ＣＰＵ＠においてパス開放が要求されると、ＣＰＵ（２
）はそのとき実行している命令を終了した後、アドレス
バス、データバスその他のＣＰＵ＠からの制御信号をハ
イインピーダンス状態にする。そして、ＣＰＵ（社）か
らのパスアクノロジー信号ＢＵＳＡＱ　（第４図Ｈに図
示）は時点ｔ２′〜ｔ５′の期間高レベル＠１”となる
。従って、とのｔ２′〜ｔ５′の期間７リツグフロツゾ
０Ｉのクリア状態は解除され、その出力端子Ｑ及びＱに
は、ｔ３′〜ｔ４′のｌＣＰＵクロック期間だけ夫々高
レベル“１・”及び低レベル″０”となる信号８４０　
（第４図工に図示）及び５ｒ６（第４図Ｊに図示）が得
られる。

従って、アンド回路（４３よりこのｔ３′〜ｔ４′の期
間、ワークＲＡＭ（２Ｄのチップセレクト端子Ｃ８に低
レベル＠０＃の信号が供給され、このワークＲＡＭ２υ
は読み出し状態とされる。

一方、この１３′〜ｔ４′の期間、信号８４０は低レベ
ル″″０＃となシ、これがパスドライバーｃ１？）のｒ
−ト端子Ｇに供給されるので、このパスドライバー〇っ
は通じ、３２進カウンタ（至）のカウンタアドレス（カ
ウンタ出力）がパス（至）→パスドライバー０７）→パ
ス（至）を通じてワークＲＡＭ＠１）に供給される。結
局、ｔ７−Ｉ　ＲＡＭｃｊＩ）ｊ　！Ｄはとノｔ３′〜
ｔ４′ノ間、３２進カウンタ（至）よシのカウンタアド
レスによって、第１パイト目の８ビツトの文字画像デー
タＤｏ〜１）７が読み出され、パスＣ勾を介してラッチ
回路（ハ）に供給される。

尚、時点１／においてフリップフロップ（４０の出力端
子Ｑに得られる信号Ｓπは低レベル“０＃となるので、
フリップフロップ（４荀はこの時点１３′でクリア状態
とされ、従って、パスリクエスト信号ＢＵＳＲＱはこの
時点ｔ３′において高レベル“ｌ＃とされる。

また、時点ｔ’〜ｔ４′の間フリップフロップ四の出力
端子Ｑに得られる信号８４０は高レベル“１″となるの
で、ナンド回路（４りよシ第４図工に示すようなラッチ
信号ＳＬａが供給される。従って、ワークＲＡＭ（２υ
よシカウンタアドレスに従って読み出された第１バイト
目の文字画像データＤｏ−Ｄ７がラッチされる。

そして、８進カウンタ（至）のキャリ出力Ｓｓｃ　（第
４図Ｅに図示）がインバータＧ３４）で反転されてシフ
トレジスタ（２６）のロード端子りに供給されるので、
時点ｔ６′においてラッチ回路（ハ）でラッチされた文
字画像データＤｏ　’＝　Ｄ７がこのシフトレジスタ（
イ）にロードされる（第４図Ｎはラッチデータを示す）
。

従って、シフトレジスタ（２ｅの出力端子Ｑからは、第
４図Ｏに示すように、時点ｔ６′よりデータＤＯ→Ｄ１
→・・・・・・→Ｄ７の順に印字クロックＣＣＫ（第４
図りに図示）に同期してシリアルデータとして出力され
、これが印字データとし、て端子−に得られる。

尚、第４図り及びＭは夫々ＣＰＵアドレス及びＣＰＵデ
ータを示すものである。

また、時点１６′において、３２進カウンタｔ３！ｌｉ
ｌは１カウントし、そのカウント値が変更される。即ち
、カウンタアドレスがワークＲＡＭ（２υの第２バイト
目の８ビツトの文字画像データＤｏ−Ｄ７を指定するも
のとされる。

時点ｔｓ’よシ８進カウンタ（至）で印字クロックＣＣ
Ｋがカウントされ、従ってシフトレジスタ（２Ｇの出力
端子Ｑよシ第１バイト目の８ビツトの文字画像データＤ
ｏ　−Ｄ７の最後のデータＤ７が出力された時点におい
て、この８進カウンタ（至）のキャリ出力８８Ｃがまた
高レベル＠１”となる。従って、このデータＤ７が出力
されている期間において、上述したと同様に動作する。

即ち、ワークＲＡＭ（２υよシカウンタアドレスに基づ
いて第２バイト目の８ビツトの文字画像データＤｏ−Ｄ
７が読み出され、これがラッチ回路（２！９でラッチさ
れ、そしてシフトレジスタ（イ）にロードされる。そし
て、このシフトレジスタ（至）よシ第１バイト目の文字
画像データに続いて第２バイト目の文字画像データが出
力される。尚、このとき３２進カウンタ６９は１だけカ
ウントし、そのカウント値が変更される。即ち、カウン
タアドレスがワークＲＡＭ（２υの第３バイト目の８ビ
ツトの文字画像データＤｏ−Ｄ７を指凱するものとされ
る。

以上のような動作がワークＲＡＭ（２１）にストアされ
る、例えば１ラインの文字画像データ（３１バイト）の
第３１バイト目が終了するまで続く。

第３１バイト目の動作が終了すると３２進カウンタｃ３
！１９のカウント値は「３１」となり、そのキャリ出力
８３２Ｃは高レベル“１”とな名。従って、この動作が
終了したと同時にフリツノフロラ７°（３ｄ）の出力端
子Ｑに得られる信号ＳａＯは低レベル″０＃となシ、８
進カウンタ０３）及び３２進カウンタ（３つはリセット
状態とされる。また、この動作が終了したと同時にフリ
ツノフロラ７’（３９の出力端子Ｑに得られる信号８３
９は低レベル″０＃から高レベル”１”となり、これよ
ＪＣＰＵｃ！３に割夛込みがかけられる。

ＣＰＵ（２２は割シ込みがかけられると、ワークＲ，Ａ
Ｍ（２υに次のラインの３１バイトの文字画像データを
ストアする。

ワークＲＡＭ（２υに次のラインの３１バイトの文字画
像データがストアされると、再度ＣＰ　Ｕ　（２１）よ
υ印字開始信号ＰＳが出力され、上述したと同様の動作
が開始される。

このように本例によれば、ＣＰＵｅ、！Ｚは印字すべき
データ（文字画像データ）をワークＲＡＭ（２υに１ラ
イン分ストアし、ｌラインの印字開始信号ＰＳを出力す
るだけでよい。即ちその後はこのワークＲＡＭ（２１）
から自動的に８ビツト（１バイト）ずつ読み出され、こ
れが印字クロックＣＣＫに同期してシリアルデータとし
て順次出力される。そして、１ライン分の出力後（正確
には最後のバイトのロード終了後）にＣＰ　Ｕ　（２３
に対してそのことを割シ込み等で知らせる。

ワークＲＡＭ（２ｍ）よシ８ピットの文字画像データを
読み出すとき、ＣＰＵ（２５からの信号をハイインピー
ダンスにし、とのＣＰ　Ｕ　Ｑ３をホールド状態で停止
させるが、その期間は印字クロックＣＣＫに対して非常
に短かい、例えば２０ＰＵクロツクサイクル（４ＭＨｚ
クロックで５００　ｎｓ　）に過ぎない。結局、８ピツ
ト毎にＣＰ　Ｕ　（２）に対し割り込みをかけ、ＣＰＵ
（２）によってデータ転送をする第１図例のものに比べ
、本例においてはＣＰ　Ｕ　（２３の処理時間は短かく
、よってそのソフト処理も簡単となる。

尚、上述実施例においては、ＣＰＵｃ！３は１ラインの
印字終了して割シ込みの後、次の印字開始信号を出すま
での間に、ワークＲＡＭ（２１）に１ライン分のデータ
をストアする訳であるが、この時間は長く必要である。

そこで、各ラインの印字間隔を短かくしたい場合は、ワ
ークＲＡＭ（２１）の領域を１ライン分増加し、印字し
ているラインの次のラインのデータを、印字している最
中にワークＲＡＭ（２υの他の１ライン分の領域にスト
アするようにすればよい。

ワークＲＡＭ（２ｍ）の領域は１ライン以上いくらでも
増加することができる。

発明の効果以上述べた実施例からも明らかなように、本発明による
データ転送回路によれば、所定容量のバッファメモリと
、上記バッファメモリの読み出しアドレスを発生するカ
ウンタと、上記バッファメモリにデータを書き込む中央
処理装置とを有し、上記カウンタの単位毎のアドレスに
応じて上記中央処理装置にバス要求を出し、上記バッフ
ァメモリの所定容量の読み出しが終了したら上記中央処
理装置に割込みをかけ、上記バッファメモリの内容を更
新するようにしたものである。従って、中央処理装置に
対する割シ込み回数が少なくなシ、そのためこの中央処
理装置（ＣＰＵ）の処理時間が減少する。よってそのソ
フト処理がスピード的に簡単となる。

【図面の簡単な説明】

第１図はデータ転送回路の従来例を示す構成図、第２図
はその説明に供する線図、第３図は本発明によるデータ
転送回路の一実施例を示す構成図、第４図はその説明に
供する線図である。ＱυはワークＲＡＭ、（２″１Ｊｉ１．ＣＰＵ５（ハ）
はラッチ回路、（至）はシフトレジスタ、（至）は８進
カウンタ、（至）は３２進カウンタ、（３ηはパスドラ
イバーである。

Claims

【特許請求の範囲】

所定容量のバッファメモリと、上記バッファメモリの読
み出しアドレスを発生するカウンタと、上記バッファメ
モリにデータを書き込む中央処理装置とを有し、上記カ
ウンタの単位毎のアドレスに応じて上記中央処理装置に
パス要求を出し、上記バッファメモリの所定容量の読み
出しが終了したら上記中央処理装置に割込みをかけ、上
記バッファメモリの内容を更新するようにしたデータ転
送回路。