JPH08320787A - パイプライン計算機 - Google Patents

Abstract

(57)【要約】 【目的】 パイプレジスタ不要として制御の制約をなく
し、高速化を図る。 【構成】 最小遅延パスＰ１及び最大遅延パスＰ２に
は、命令メモリ１１に入力される命令アドレスの確定時
間と命令メモリ１１から読み出される命令コードの確定
時間を示すためのマーカー信号となるサイクルスタート
信号を通過させる。これにより、命令メモリ１１では最
小フェッチ時間及び最大フェッチ時間をマークし、ある
命令の最大フェッチ時間から次の命令の最小フェッチ時
間の間ではそのある命令コードの確定が保証される。ま
た、これらの信号は、レジスタファイル１２ではレジス
タファイルの最小読み出し時間及び最大読み出し時間を
マークし、ある命令に対するレジスタファイルの最大読
み出し時間から次の命令に対するレジスタファイル最小
読み出し時間の間ではそのある命令のソースオペランド
の確定が保証される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の命令を並列に実
行するパイプライン計算機に関するものである。

【０００２】

【従来の技術】一般に、計算機の中央処理装置（以下Ｃ
ＰＵと記す）は、命令メモリ、レジスタファイル、演算
ユニット（以下ＡＬＵと記す）及びデータメモリを主な
ユニットとする。そして、ＣＰＵで実行される命令は、
例えば、命令フェッチ、命令デコード、命令実行、メモ
リアクセス及び結果格納の５つのステージから成る。従
って、各ステージが１クロックサイクルで実行されると
すると、１つの命令は５クロックサイクルで実行される
ことになる。また、パイプライン計算機では、上記各ユ
ニット間にパイプラインレジスタをそれぞれ設置すると
ともに、それらのパイプラインレジスタの内容をクロッ
クにより１クロックサイクルずつずらして更新する。そ
して、上記各ユニットにおいて、別々の命令を同じクロ
ックサイクルにおいて並列に実行する。一方、各ユニッ
トの動作はクロックにより同期される。これにより、上
記５つのステージが連続して実行される。従って、計算
機全体としては、平均すると１つの命令が１クロックサ
イクルで実行されることと等価となる（例えば、次の文
献を参照。文献名：“Computer Organizadon & Design,
The Hardware/Software Interface,Chapter 6:Enhancin
g Performance with Pipeline,pp364〜pp389”David A.
Patterson,John L.Hennessy 著、Morgan Kaufmann 出
版）。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、各
ステージのデータ処理のための回路遅延をいくら最小化
しても、各ステージ毎の処理結果をパイプラインレジス
タにセットするために、最小限の時間を確保しなければ
ならなかった。つまり、全てのパイプラインレジスタに
供給するクロックの位相バラツキ、入力データの確定時
間のバラツキ、セットアップタイム及びホールドタイム
の確保などのためにクロック周波数の上限が規定されて
しまった。これは、特に高速回路技術による大規模パイ
プライン計算機においては性能向上のための大きな障壁
となっていた。

【０００４】また、各ステージの処理を全て１クロック
周期で同期するために、必然的に最大遅延のステージが
クロック周波数の上限となってしまった。このため、複
雑な計算を行う命令があった場合、その計算のための回
路遅延が計算機全体のクロック周波数の上限を決定して
しまうことになり、性能向上のための制限となってい
た。更に、全てのステージにパイプラインレジスタを設
ける必要から、これによる回路規模の増大及びクロック
や入出力の配線のための配線量の増大と、消費電力の増
大を招いていた。

【０００５】

【課題を解決するための手段】本発明のパイプライン計
算機は、上述した課題を解決するため、命令メモリ、レ
ジスタファイル、演算ユニット及びデータメモリとから
構成される計算機において、以下の点を特徴とするもの
である。 （１）命令コード及び演算データに加え、各ユニットの
最小遅延パス及び最大遅延パスを設置し、これらを通過
する制御信号を循環させる。上記制御信号により、命令
実行の同期をとり、外部から与える同期クロック及びパ
イプラインレジスタを用いずに多重のパイプライン処理
を行う命令処理機構を備える。

【０００６】（２）（１）において、以下を特徴とす
る。演算ユニットによる演算結果により更新されるフラ
グのうち、分岐命令コードの分岐条件となるフラグを選
択する分岐制御部を備える。当該分岐制御部の出力に応
じて分岐アドレス及び次アドレスのいずれか一方を選択
する命令アドレス制御部を備える。

【０００７】

【作用】

（１）最小遅延パス及び最大遅延パスには、命令メモリ
に入力される命令アドレスの確定時間と命令メモリから
読み出される命令コードの確定時間を示すためのマーカ
ー信号となるサイクルスタート信号を制御信号として通
過させる。これにより、命令メモリでは、最小フェッチ
時間及び最大フェッチ時間をマークする。ある命令の最
大フェッチ時間から次の命令の最小フェッチ時間の間で
は、そのある命令の命令コードの確定が保証される。ま
た、これらの制御信号は、レジスタファイルでは、レジ
スタファイルの最小読み出し時間及び最大読み出し時間
をマークし、最大読み出し時間から次の命令のための最
小読み出し時間の間では、ソースオペランドの確定が保
証される。そして、ＡＬＵでは、最小演算時間及び最大
演算時間をマークし、最大演算時間から次の命令のため
の最小演算時間の間では、演算の結果データの確定が保
証される。更に、データメモリでは、最小アクセス時間
及び最大アクセス時間をマークし、最大アクセス時間か
ら次の命令のための最小アクセス時間の間では、演算の
結果データの書き込みが保証される。

【０００８】これらのマーカー信号を用いて、例えば、
レジスタのデータを演算してデータメモリに書き込む命
令の実行の際は、以下のような制御を行う。即ち、各ユ
ニットの動作状態において、ＡＬＵからデータメモリへ
の書き込みが確実に終了した後、レジスタからＡＬＵに
次のデータを入力する。そして、その入力が確実に終了
した後、命令メモリのアドレスを次に進める。この結
果、各ユニットの間にパイプラインレジスタを設けなく
ても、パイプライン制御を行うことができる。また、こ
れらの信号を用いて、例えば、レジスタ内のデータを入
れ換える命令の実行の際は、レジスタ内のデータの入れ
換えが確実に終了した後、命令メモリ１１のアドレスを
次に進める。この結果、先行する命令の実行を後続の命
令が妨げることはない。

【０００９】（２）（１）において、ＡＬＵの出力する
フラグを分岐制御部で判定し、命令アドレス制御部では
フラグの値により必要に応じてＮＯＰ命令を挿入する。
この結果、命令メモリに分岐命令が含まれる場合も、上
述したパイプライン制御を行うことができる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。 （第１実施例）図１及び図２は、本発明のパイプライン
計算機の第１実施例のブロック図である。また、図３及
び図４は、本発明のパイプライン計算機の動作シーケン
スを示す。一方、図５は、命令コードの構成を示す。図
１及び図２の計算機は、最小遅延パスＰ１、最大遅延パ
スＰ２を備えており、分岐命令を含まない命令セットを
実行する。

【００１１】図５に示すように、命令コードには、レジ
スタ演算命令、即値演算命令、メモリアクセス命令及び
分岐命令の４つのタイプがある。レジスタ演算命令は、
レジスタファイルにある２つのデータに対して演算を行
う命令である。これは、オペレーション指定フィールド
Ｆ１１、ソースレジスタＳＲ１の指定フィールドＦ１
２、ソースレジスタＳＲ２の指定フィールドＦ１３及び
デスティネーションレジスタ指定フィールドＦ１４から
構成される。即値演算命令は、レジスタファイルにある
データと命令コードで与えられる即値との演算を行う命
令である。これは、オペレーション指定フィールドＦ２
１、ソースレジスタＳＲ１の指定フィールドＦ２２、即
値フィールドＦ２３及びデスティネーションレジスタ指
定フィールドＦ２４から構成される。

【００１２】メモリアクセス命令は、レジスタファイル
にあるベースアドレスと命令コードで与えられるオフセ
ットを加算して得られるメモリアドレスに対してメモリ
読み出し、あるいはメモリ書き込みを行う命令である。
これは、オペレーション指定フィールドＦ３１、ソース
レジスタＳＲ１（ベースアドレスレジスタ）の指定フィ
ールドＦ３２、即値（オフセット）フィールドＦ３３及
びデスティネーションレジスタ指定フィールド（メモリ
読み出し命令の場合）あるいはメモリ書き込みデータレ
ジスタ指定フィールド（メモリ書き込み命令の場合）Ｆ
３４から構成される。分岐命令は、無条件分岐、あるい
は条件分岐を行う命令である。これは、分岐指定フィー
ルドＦ４１、及び分岐先アドレス（ＰＣ：プログラムカ
ウンタ、すなわち分岐命令の置かれる命令アドレスに対
する相対アドレス）のフィールドＦ４２から構成され
る。

【００１３】図１及び図２の計算機では、分岐命令を含
まない命令セットを実行するため、図５に示す命令コー
ドの構成のうち、レジスタ演算命令、即値演算命令及び
メモリアクセス命令のみを実行する。図１及び図２の計
算機は、概略的には、命令メモリ１１及び命令アドレス
制御部１６、レジスタファイル１２、ＡＬＵ１３、及び
データメモリ１４の４つのブロックから構成される。そ
して、クロック及びパイプラインレジスタは存在しな
い。その代わり、命令実行の同期をとるための幾つかの
制御信号と、その制御信号の通過するパスとを備える。
命令実行の基本タイミングは命令メモリ１１の読み出し
時間により決定される。つまり、命令読み出しの速度で
命令実行が進められるようなパイプライン構造を実現す
る。

【００１４】最小遅延パスＰ１は、ＩＭ最小遅延パスＰ
１１、ＲＦ最小遅延パスＰ１２、ＡＬＵ最小遅延パスＰ
１３、ＭＥＭ最小遅延パスＰ１４から成る。一方、最大
遅延パスＰ２は、ＩＭ最大遅延パスＰ２１、ＲＦ最大遅
延パスＰ２２、ＡＬＵ最大遅延パスＰ２３、ＭＥＭ最大
遅延パスＰ２４から成る。ＩＭ最小遅延パスＰ１１は、
命令メモリ１１の最小アクセス時間と等価な遅延回路で
構成される。また、ＩＭ最大遅延パスＰ２１は、命令メ
モリ１１の最大アクセス時間と等価な遅延回路で構成さ
れる。これらの遅延回路は、命令メモリ内部にそのメモ
リアクセス時間の最小となるパス、及びメモリアクセス
時間の最大となるパスを、それぞれ１つずつ複製して配
置することで実現できる。

【００１５】ＲＦ最小遅延パスＰ１２は、レジスタファ
イル読み出しの最小時間と等価な遅延回路で構成され
る。また、ＩＭ最大遅延パスＰ２２は、レジスタファイ
ル読み出しの最大時間と等価な遅延回路で構成される。
これらの遅延回路は、レジスタファイル内部にその読み
出し時間の最小となるパス、及び読み出し時間の最大と
なるパスを、それぞれ１つずつ複製して配置することで
実現できる。ＡＬＵ最小遅延パスＰ１３は、ＡＬＵ１３
での最小演算時間と等価な遅延回路で構成される。ま
た、ＡＬＵ最大遅延パスＰ２３は、ＡＬＵ１３での最大
演算時間と等価な遅延回路で構成される。これらの遅延
回路は、ＡＬＵ内部にその演算時間の最小となるパス、
及び演算時間の最大となるパスを、それぞれ１つずつ複
製して配置することで実現できる。

【００１６】ＭＥＭ最小遅延パスＰ１４は、データメモ
リ１４での最小アクセス時間と等価な遅延回路で構成さ
れる。また、ＭＥＭ最大遅延パスＰ２４は、データメモ
リ１４での最大アクセス時間と等価な遅延回路で構成さ
れる。これらの遅延回路は、データメモリ内部にそのア
クセス時間の最小となるパス、及びアクセス時間の最大
となるパスを、それぞれ１つずつ複製して配置すること
で実現できる。図３及び図４は、命令実行周期を示して
いる。但し、このための条件として、命令フェッチから
結果格納までの時間、即ち、１命令実行時間の最大時間
と最小時間の差（命令実行時間のバラツキの最大）は、
命令フェッチ時間の最大よりも小さいという条件（下記
式）を満たすことが必要となる。

【００１７】最大命令実行時間−命令実行時間の最小≦
最大命令フェッチ時間 従って、本発明の実施においては、命令実行のための各
ブロックの回路遅延時間のみならず、命令コードの内容
に依存するそのブロック内での回路遅延バラツキを最小
化することが、命令実行周期を最短化することになる。
命令実行は、命令フェッチ、命令デコード（及び、オペ
ランドフェッチ）、命令実行、メモリアクセス及び結果
格納の５つのステージにより行われる。図３及び図４で
は、命令フェッチ時間を“１”としたとき、命令デコー
ドを“２”、命令実行を“３”、メモリアクセスを
“４”及び結果格納を“２”としている。このため、１
つの命令のフェッチ開始から結果格納が終了するまでの
時間に１２個の命令をパイプライン処理することができ
る。本発明では、このように、命令フェッチ時間と命令
実行時間のバラツキを最小にすることで、命令処理能力
が決定される。

【００１８】次に、上述した装置の動作を図１乃至図４
を参照して詳細に説明する。図１で、本実施例では、命
令セットに分岐命令を含まないため、命令メモリ１１に
は常に連続する命令アドレスが入力される。これらの命
令アドレスは、命令アドレス制御部１６により生成され
る。命令アドレス制御部１６での次の命令アドレスの生
成時間は、命令メモリ１１の読み出し時間よりも小さい
ことが必要である。この条件は、既存技術で十分満足で
きる。また、命令メモリ１１に入力される命令アドレス
の確定時間と、命令メモリ１１から読み出される命令コ
ードの確定時間を示すためのマーカー信号となるサイク
ルスタート信号を用い、これをＩＭ最小遅延パス及びＩ
Ｍ最大遅延パスを通過させる。これにより、命令メモリ
１１の最小フェッチ時間及び最大フェッチ時間をマーク
する。

【００１９】つまり、ＩＭ最小遅延パスは命令メモリ１
１の最小アクセス時間と等価な遅延回路、また、ＩＭ最
大遅延パスは命令メモリ１１の最大アクセス時間と等価
な遅延回路で構成される。この遅延回路は、命令メモリ
内部にそのメモリアクセス時間の最小となるパス、及び
メモリアクセス時間の最大となるパスを、それぞれ１つ
ずつ複製して配置することで実現できる。ＩＭ最大遅延
パスの出力はフェッチエンドＭＡＸで、読み出された命
令コードの確定時間の開始を保証するタイミングマーカ
ーとなる。また、ＩＭ最小遅延パスの出力はフェッチエ
ンドＭＩＮで、直前に読み出された命令コードの確定時
間の終了を示すタイミングマーカーとなる。つまり、次
のレジスタファイル１２に入力される命令コードは、フ
ェッチエンドＭＡＸの立ち上がり時間から、次のフェッ
チエンドＭＩＮの立ち上がり時間までの間確定している
ことが保証される。即ち、下記の条件式を満たす必要が
ある。

【００２０】フェッチエンドＭＡＸ立ち上がり時間≦レ
ジスタファイルに入力される命令コード確定時間≦次の
フェッチエンドＭＩＮ立ち上がり時間 また、命令メモリ１１では、サイクルスタートの立ち上
がり時間に入力される命令アドレスをラッチする。これ
により、命令サイクルの間読み出される命令コードの確
定時間を保証する。命令メモリ１１から読み出された命
令コードは、その命令の種別により異なる動作を行って
実行される。

【００２１】まず、レジスタ演算命令の場合にはソース
レジスタＳＲ１指定及びソースレジスタＳＲ２指定で指
定されるレジスタファイル１２の特定レジスタの内容を
同時に読み出す。オペレーション指定は演算指定信号と
してＲＦ透過パスＲ４を、また、デスティネーションレ
ジスタ指定ＤＲはＲＦ透過パスＲ２をそれぞれ通過す
る。ＲＦ透過パスＲ１〜Ｒ４はそれぞれ入力信号をその
まま一定時間遅延させて出力する遅延回路で、遅延時間
はレジスタファイル読み出しの最小時間から最大時間の
間であることが条件である。即ち、下記式の条件が必要
である。 レジスタファイル読み出し最小時間≦ＲＦ透過パスＲ１
〜Ｒ４遅延時間≦レジスタファイル読み出し最大時間

【００２２】また、フェッチエンドＦＥＭＩＮはＲＦ最
小遅延パスを、フェッチエンドＦＥＭＡＸはＲＦ最大遅
延パスをそれぞれ通過する。ＲＦ最小遅延パス及びＲＦ
最大遅延パスは入力信号をそのまま一定時間遅延させて
出力する遅延回路で、ＲＦ最小遅延パスはレジスタファ
イル読み出し最小時間と等価な遅延を、また、ＲＦ最大
遅延パスはレジスタファイル読み出し最大時間と等価な
遅延をそれぞれ行う。この遅延回路は、レジスタファイ
ル内部にその読み出し時間の最小となるパス及び読み出
し時間の最大となるパスを、それぞれ１つずつ複製して
配置することで実現できる。

【００２３】ＲＦ最大遅延パスの出力はレジスタアクセ
スエンドＲＥＭＡＸで、レジスタファイル１２より読み
出されたソースオペランドＳＯ１及びソースオペランド
ＳＯ２の確定時間を保証するタイミングマーカーとな
る。また、ＲＦ最小遅延パスの出力はレジスタアクセス
エンドＲＥＭＩＮで、レジスタファイル１２から直前に
読み出されたソースオペランドＳＯ１及びソースオペラ
ンドＳＯ２の確定時間の終了を示すタイミングマーカー
となる。つまり、次のＡＬＵ１３に入力される命令コー
ドは、レジスタアクセスエンドＲＥＭＡＸの立ち上がり
時間から、次のレジスタアクセスエンドＲＥＭＩＮの立
ち上がり時間までの間確定していることが保証される。

【００２４】レジスタアクセスエンドＭＡＸ立ち上がり
時間≦ＡＬＵに入力されるソースオペランドＳＯ１、２
確定時間≦次のレジスタアクセスエンドＭＩＮ立ち上が
り時間 また、演算指定はＲＦ透過パスＲ４を経て演算指定遅延
としてＡＬＵ１３に入力される。ＲＦ透過パスＲ４の遅
延も上記の条件を満足する。従って、演算指定遅延の確
定時間もソースオペランドＳＯ１、２の確定時間と同等
となる。 レジスタアクセスエンドＭＡＸ立ち上がり時間≦ＡＬＵ
に入力される演算指定遅延確定時間≦次のレジスタアク
セスエンドＭＩＮ立ち上がり時間

【００２５】ＡＬＵ１３では、入力されたソースオペラ
ンドＳＯ１及びソースオペランドＳＯ２に対して、入力
された演算指定遅延で指定される演算を行う。また、Ｒ
Ｆ透過パスＲ２を経たデスティネーションレジスタ指定
遅延Ｄ１は、ＡＬＵ透過パスＡ２を通過する。ＡＬＵ透
過パスＡ１―３はそれぞれ入力信号をそのまま一定時間
遅延させて出力する遅延回路で、遅延時間はＡＬＵ１３
での演算の最小時間から最大時間の間であることが条件
である。 ＡＬＵ最小演算時間≦ＡＬＵ透過パスＡ１〜Ａ３遅延時
間≦ＡＬＵ最大演算時間

【００２６】また、レジスタアクセスエンドＲＥＭＩＮ
はＡＬＵ最小遅延パスを、レジスタアクセスエンドＲＥ
ＭＡＸはＡＬＵ最大遅延パスをそれぞれ通過する。ＡＬ
Ｕ最小遅延パス及びＡＬＵ最大遅延パスは入力信号をそ
のまま一定時間遅延させて出力する遅延回路で、ＡＬＵ
最小遅延パスはＡＬＵ１３での最小演算時間と等価な遅
延を、また、ＡＬＵ最大遅延パスはＡＬＵ１３での最大
演算時間と等価な遅延をそれぞれ行う。この遅延回路
は、ＡＬＵ内部にその演算時間の最小となるパス及び演
算時間の最大となるパスを、それぞれ１つずつ複製して
配置することで実現できる。ＡＬＵ最大遅延パスの出力
はＡＬＵエンドＡＥＭＡＸで、ＡＬＵ１３での演算出力
である結果データの確定時間を保証するタイミングマー
カーとなる。また、ＡＬＵ最小遅延パスの出力はＡＬＵ
エンドＡＥＭＩＮで、結果データの確定時間の終了を示
すタイミングマーカーとなる。つまり、次のＭＥＭ透過
パスＭ１に入力される、メモリアドレス、あるいは、結
果データは、ＡＬＵエンドＡＥＭＡＸの立ち上がり時間
から、次のＡＬＵエンドＡＥＭＩＮの立ち上がり時間ま
での間確定していることが保証される。

【００２７】ＡＬＵＡＥエンドＭＡＸ立ち上がり時間≦
ＭＥＭ透過パスＭ１に入力される結果データ確定時間≦
次のＡＬＵＡＥエンドＭＩＮ立ち上がり時間 ＡＬＵ透過パスＡ２を経たデスティネーションレジスタ
指定遅延Ｄ２はＭＥＭ透過パスＭ２に入力される。ＭＥ
Ｍ透過パスＭ１、Ｍ２はそれぞれ入力信号をそのまま一
定時間遅延させて出力する遅延回路で、下記式に示すよ
うに、遅延時間はデータメモリ１４の最小アクセス時間
から最大アクセス時間の間であることが条件である。 データメモリ最小アクセス時間≦ＭＥＭ透過パスＭ１、
Ｍ２遅延時間≦データメモリ最大アクセス時間

【００２８】また、ＡＬＵエンドＡＥＭＩＮはＭＥＭ最
小遅延パスを、ＡＬＵエンドＡＥＭＡＸはＭＥＭ最大遅
延パスをそれぞれ通過する。ＭＥＭ最小遅延パス及びＭ
ＥＭ最大遅延パスは入力信号をそのまま一定時間遅延さ
せて出力する遅延回路で、ＭＥＭ最小遅延パスはデータ
メモリ１４の最小アクセス時間と等価な遅延を、また、
ＭＥＭ最大遅延パスはデータメモリ１４の最大アクセス
時間と等価な遅延をそれぞれ行う。この遅延回路は、デ
ータメモリ内部にそのアクセス時間の最小となるパス及
びアクセス時間の最大となるパスを、それぞれ１つずつ
複製して配置することで実現できる。

【００２９】ＭＥＭ最大遅延パスの出力はメモリエンド
ＭＥＭＡＸで、データメモリ１４の読み出しデータの確
定時間を保証するタイミングマーカーとなる。また、Ｍ
ＥＭ最小遅延パスの出力はメモリエンドＭＥＭＩＮで、
メモリ読み出しデータの結果データの確定時間の終了、
言い換えれば、次のメモリ読み出しデータの最小アクセ
ス時間を示すタイミングマーカーとなる。また、ＭＥＭ
透過パスＭ１及びＭ２は、上記からデータメモリ１４の
アクセス時間と同等の遅延を行う。これにより、次のレ
ジスタファイル１２に入力されるデスティネーションデ
ータＤＤ及びデスティネーションレジスタ指定遅延Ｄ３
は、メモリエンドＭＥＭＡＸの立ち上がり時間から、次
のメモリエンドＭＥＭＩＮの立ち上がり時間までの間確
定していることが保証される。

【００３０】メモリエンドＭＥＭＡＸ立ち上がり時間≦
レジスタファイルに入力されるデスティネーションレジ
スタ指定遅延Ｄ３及びデスティネーションデータ確定時
間≦次のメモリエンドＭＩＮ立ち上がり時間 レジスタファイル１２では、デスティネーションレジス
タ指定ＤＲで指定されるレジスタにデスティネーション
データＤＤを書き込む。これにより命令実行結果の格納
が行われることになる。レジスタの指定信号であるデス
ティネーションレジスタ指定遅延ＤＲ３及び格納データ
であるデスティネーションデータＤＤの確定時間は上記
に示すメモリエンドＭＥＭＩＮ及びメモリエンドＭＥＭ
ＡＸにより保証されるため、レジスタファイル１２へは
この信号を用いてデータ書き込みを行う。

【００３１】すなわち、メモリエンドＭＥＭＩＮの立ち
上がりで書き込みデータの入力を開始し、メモリエンド
ＭＥＭＡＸの立ち上がりで入力したデータを保持するこ
とで、正しい命令実行結果を格納することができる。た
だし、デスティネーションレジスタ指定遅延ＤＲ３及び
デスティネーションデータＤＤの確定時間は、レジスタ
ファイル１２への書き込みに必要な時間を満足しなくて
はならない。このことは言い換えれば、命令フェッチフ
ェイズの開始から結果格納フェイズの終了時点までの最
大経過時間と最小経過時間の差、すなわち、命令実行時
間の最大バラツキは命令メモリアクセス時間の最大より
も小さくなければならないという、本実施例の説明の最
初に示した条件と等価である。以上が、本発明の第１実
施例の計算機によるレジスタ演算命令の実行動作の説明
である。

【００３２】（即値演算命令）命令メモリ１１から読み
出した命令コードが即値演算命令の場合も、ほとんどの
動作はレジスタ演算命令と同一である。異なるのは、Ａ
ＬＵ１３に入力するソースオペランドＳＯ２は、レジス
タファイル１２より読み出したデータではなく、命令コ
ードで即値ＩＮとして与えられる点である。命令コード
の即値データはＲＦ透過パスＲ１を通過してソースオペ
ランドＳＯ２としてＡＬＵ１３に入力される。ＲＦ透過
パスＲ１の遅延時間は先に示したようにレジスタファイ
ル１２の読み出し時間と同等の範囲であるので、これに
よりソースオペランドＳＯ２としての値の確定時間は保
証される。その他の動作は上述したレジスタ演算命令の
動作と同一である。以上が本発明の第１実施例の計算機
による即値演算命令の実行動作の説明である。

【００３３】（メモリアクセス命令）命令メモリ１１か
ら読み出した命令コードがメモリアクセス命令の場合
も、基本的な動作はレジスタ演算命令とほぼ同一であ
る。命令がメモリ読み出し命令の場合には、図５の命令
コードの構成に示すように、オペレーション指定、ベー
スアドレスレジスタを指定するソースレジスタＳＲ１指
定、メモリアドレスオフセット値となる即値及び読み出
したデータの格納先レジスタを指定するデスティネーシ
ョンレジスタ指定とから構成される。ロード命令の実行
はメモリアドレス計算と、そのメモリアドレスにあるデ
ータをデータメモリ１４から読み出してレジスタに格納
する操作とで行われる。メモリアドレス計算は、先に説
明した即値演算命令の実行と同様の動作により行われ
る。すなわち、ソースレジスタＳＲ１指定で指定される
レジスタの内容をソースオペランドＳＯ１とし、また、
命令コードの即値をＲＦ透過パスＲ１を通過させソース
オペランドＳＯ２としてＡＬＵ１３に入力する。ＡＬＵ
１３ではこれら２つのソースオペランドを加算する。こ
の加算結果がメモリアドレスＭＡとなる。

【００３４】メモリアドレスＭＡはデータメモリ１４に
入力される。同時に命令コードのオペレーション指定で
与えられるメモリ動作指定はＲＦ透過パスＲ３を通過し
てメモリ動作指定遅延Ｍ１となり、また、この信号はＡ
ＬＵ透過パスＡ３を通過してメモリ動作指定遅延Ｍ２と
なりデータメモリ１４に入力される。データメモリ１４
では入力されたメモリアドレスとメモリ動作指定遅延Ｍ
２とからメモリ読み出しを行う。読み出されたデータは
メモリ読み出しデータＭＲＤとしてデータメモリ１４か
ら出力される。メモリ読み出しデータＭＲＤはデスティ
ネーションデータＤＤとしてレジスタファイル１２への
書き込みデータとして入力される。

【００３５】一方、命令コードのデスティネーションレ
ジスタ指定ＤＲは、レジスタ演算命令及び即値演算命令
の実行の場合と同様に、ＲＦ透過パスＲ２、ＡＬＵ透過
パスＡ２及びＭＥＭ透過パスＭ２を通過して、デスティ
ネーションレジスタ指定遅延Ｄ３としてレジスタファイ
ル１２に入力される。レジスタファイル１２では、この
デスティネーションレジスタ指定遅延ＤＲ３で指定され
るレジスタにデスティネーションデータＤＤを書き込
む。このとき、入力されるデスティネーションレジスタ
指定遅延Ｄ３及びデスティネーションデータＤＤの確定
時間は、先に説明したレジスタ演算命令及び即値演算命
令の場合と同様に、メモリエンドＭＥＭＩＮ及びメモリ
エンドＭＥＭＡＸの立ち上がり時間で保証される。すな
わち、レジスタファイル１２への２つの入力信号は、メ
モリエンドＭＥＭＡＸの立ち上がり時間から、次のメモ
リエンドＭＥＭＩＮの立ち上がり時間まで確定する。

【００３６】メモリエンドＭＡＸ立ち上がり時間≦レジ
スタファイルに入力されるデスティネーションレジスタ
指定遅延ＤＲ３及びデスティネーションデータ確定時間
≦次のメモリエンドＭＩＮ立ち上がり時間 （メモリ書き込み命令）実行すべき命令がメモリ書き込
み命令の場合には、メモリへのデータの書き込みが行わ
れる。図５の命令コードの構成で示すメモリアクセス命
令で、メモリ書き込み命令は、オペレーション指定、ソ
ースレジスタＳＲ１指定、即値及びメモリ書き込みデー
タレジスタ指定とから構成される。メモリ書き込み命令
は、メモリアドレス計算及びレジスタファイル１２にあ
るデータを算出したメモリアドレスＭＡで指定されるデ
ータメモリ１４に書き込む操作とで実行される。メモリ
アドレス計算は、上記のメモリ読み出し命令の場合と同
様である。従って、メモリアドレスＭＡはメモリ読み出
し命令と全く同じパスを経てデータメモリ１４に入力さ
れる。

【００３７】一方、書き込みデータは命令コードのメモ
リ書き込みレジスタ指定で指定されるレジスタの内容で
ある。書き込みデータは、レジスタ演算命令の場合のソ
ースオペランドＳＯ２の読み出しと同様に行われる。レ
ジスタファイル１２から読み出されたソースオペランド
ＳＯ２は、メモリ書き込みデータとしてＡＬＵ透過パス
Ａ１を通過する。ＡＬＵ透過パスＡ１の出力はメモリ書
き込みデータ遅延としてデータメモリ１４に入力され
る。

【００３８】また、命令コードのオペレーション指定で
与えられるメモリ動作指定は、メモリ読み出し命令の場
合と同様に、メモリ動作指定遅延Ｍ２信号となりデータ
メモリ１４に入力される。データメモリ１４では入力さ
れたメモリアドレスとメモリ動作指定遅延Ｍ２及びメモ
リ書き込みデータ遅延ＭＤとでメモリ書き込みを行う。
このとき、これら３つの入力の確定時間はレジスタ演算
命令の動作説明と同様に、ＡＬＵエンドＡＥＭＩＮ及び
ＡＬＵエンドＡＥＭＡＸの立ち上がり時間で保証され
る。すなわち、メモリアドレス、メモリ動作指定遅延Ｍ
Ｄ２及びメモリ書き込みデータ遅延は、ＡＬＵエンドＡ
ＥＭＡＸの立ち上がり時間から、次のＡＬＵエンドＡＥ
ＭＩＮの立ち上がり時間まで確定する。

【００３９】ＡＬＵエンドＡＥＭＡＸ立ち上がり時間≦
データメモリに入力されるメモリアドレス、メモリ動作
指定遅延Ｍ２及びメモリ書き込みデータ遅延確定時間≦
次のＡＬＵエンドＡＥＭＩＮ立ち上がり時間 データメモリ１４では、ＡＬＵエンドＡＥＭＩＮの立ち
上がり時間で上記３つの入力の取り込みを開始し、ＡＬ
ＵエンドＡＥＭＡＸの立ち上がり時間でその３つの入力
を保持するような入力レジスタを用意する。実際のメモ
リセルへの書き込み動作は、この入力レジスタの出力を
使用して行われる。複数バンクから構成されるデータメ
モリ等のようにデータメモリ１４が１回のアクセス時間
内に複数のメモリアクセスを許容できる場合には、入力
レジスタを複数用意することで連続するメモリアクセス
命令をウエイトサイクルを発生させることなく実行する
ことができる。

【００４０】１回のメモリアクセス時間には一つのメモ
リアクセスのみを実行する構成のデータメモリ１４の場
合には、１回のメモリアクセス時間内には一つのメモリ
アクセス命令のみが実行されるように命令コードをスケ
ジュールするか、あるいは、そのような命令コードの並
べ変えが不可能な場合には、ＮＯＰ命令を挿入してウェ
イトサイクルを発生させることが必要となる。本発明で
は、メモリアクセス方式及びメモリアクセス時間に依存
する命令実行制御方式については言及しないが、いずれ
の方式を用いても本発明の実施は可能である。以上が本
発明の第１実施例の計算機によるメモリアクセス命令の
実行動作の説明である。

【００４１】本発明の実施例では、命令コード間でのデ
ータ参照依存及びデータ参照依存の制御方式については
言及しないが、どのようなデータ参照依存制御方式を用
いても本発明の実施は可能である。以上が本発明の第１
実施例による、レジスタ演算命令、即値演算命令及びメ
モリアクセス命令の実行動作の説明である。

【００４２】（第２実施例）図６及び図７は、本発明の
第２実施例によるパイプライン計算機の構成を示す。ま
た、図８は図７で示す分岐制御部１５の構成を、図９は
図６で示す同期制御部１７の構成を、そして、図１０は
図６で示す命令アドレス制御部１６の構成を、それぞれ
示す。また、図１１及び図１２は、図６〜図１０に示す
第２実施例の構成をもつパイプライン計算機の動作シー
ケンスを示す。第２実施例の計算機は図５に示す４つの
タイプの命令を実行する。図６及び図７の計算機は、図
１及び図２に示す第１実施例の計算機の構成に、分岐命
令実行のための制御部及び信号を追加したものである。

【００４３】従って、パイプラインを構成する基本ブロ
ックは、第１実施例と同様で、命令メモリ１１及び命令
アドレス制御部１６、レジスタファイル１２、ＡＬＵ１
３、及びデータメモリ１４の４つである。また、図５に
示す命令コードのうち、分岐命令を除く命令、すなわ
ち、レジスタ演算命令、即値演算命令及びメモリアクセ
ス命令の実行については、第１実施例と全く同じであ
る。従って、細部の説明は重複するため、省略する。

【００４４】以下では、図６〜図１２により、第２実施
例の計算機による、図５に示す分岐命令の実行動作につ
いて説明する。分岐命令には、無条件分岐命令と条件分
岐命令がある。無条件分岐命令は、無条件に命令実行シ
―ケンスを変更する命令である。そして、条件分岐命令
は、この命令実行時点での分岐条件が満足されている場
合に命令実行シーケンスの変更を行う一方、分岐条件が
満足されていない場合には命令実行シーケンスを変更せ
ず、連続して命令実行を行う命令である。第２実施例で
は、分岐条件はＡＬＵ１３による演算毎に更新されるＡ
ＬＵフラグＦとし、複数あるＡＬＵフラグＦのうちの一
つを分岐条件として命令コードで指定することにより選
択するものとする。無条件分岐命令及び条件分岐命令の
どちらの実行においても分岐アドレスの計算及び命令実
行シーケンスの変更のための動作が必要となる。また、
条件分岐命令の場合には、これに加えて分岐条件の判定
が必要となる。

【００４５】従って、以下では条件分岐命令の実行につ
いて説明を行う。無条件分岐命令の実行の動作は、以下
の説明のうち分岐条件の判定動作を除いた動作と同じで
ある。まず、分岐アドレス計算動作について説明する。
分岐アドレスは、実行する分岐命令の命令アドレスと図
５の分岐命令コードに示す即値とを加算して得る。図６
で、命令メモリ１１に入力された命令アドレス、すなわ
ち、分岐命令の格納されている命令アドレスは、命令メ
モリ１１に入力されるのと同時にＩＭ透過パスにも入力
される。ＩＭ透過パスでは命令メモリ読み出し時間と同
等の遅延、すなわちＩＭ最小遅延パスとＩＭ最大遅延パ
スとの間の遅延を生ずる。従って、ＩＭ透過パスの出力
である命令アドレス遅延Ｉ１は以下のタイミングで確定
する。

【００４６】フェッチエンドＭＡＸ立ち上がり時間≦命
令アドレス遅延Ｉ１確定時間≦次のフェッチエンドＭＩ
Ｎ立ち上がり時間 命令アドレス遅延Ｉ１はＲＦ透過パスＲ５を通過する。
ＲＦ透過パスＲ５ではレジスタファイル読み出し時間と
同等の遅延、すなわちＲＦ最小遅延パスＰ１２とＲＦ最
大遅延パスＰ２２との間の遅延を生ずる。また、命令ア
ドレス遅延Ｉ２はソースオペランドＳＯ１としてＡＬＵ
１３に入力される。従って、ソースオペランドＳＯ１は
以下のタイミングで確定する。 レジスタアクセスエンドＭＡＸ立ち上がり時間≦ソース
オペランドＳＯ１確定時間≦次のレジスタアクセスエン
ドＭＩＮ立ち上がり時間

【００４７】また、分岐命令の命令コードで与えられる
即値は、図１及び図２に示す第１実施例での即値演算命
令実行と同様に、図６及び図７の第２実施例において
も、ＲＦ透過パスＲ１を通過してソースオペランドＳＯ
２としてＡＬＵ１３に入力される。ソースオペランドＳ
Ｏ２の確定時間も上記のソースオペランドＳＯ１と同様
である。 レジスタアクセスエンドＭＡＸ立ち上がり時間≦ソース
オペランドＳＯ２確定時間≦次のレジスタアクセスエン
ドＭＩＮ立ち上がり時間

【００４８】ＡＬＵ１３では、ソースオペランドＳＯ
１、すなわち、分岐命令の命令アドレスと、ソースオペ
ランドＳＯ２、すなわち、分岐先アドレスのＰＣ（プロ
グラムカウンタ：分岐命令アドレスを示す）相対オフセ
ットとを加算して、必要な分岐アドレスを算出する。Ａ
ＬＵ１３の出力である分岐アドレスの確定時間は、図１
及び図２に示す第１実施例での即値演算命令実行の場合
と同様に、図６及び図７の第２実施例においても、ＡＬ
ＵエンドＭＡＸの立ち上がり時間から次の命令に対する
ＡＬＵエンドＭＩＮの立ち上がり時間までの間となる。 ＡＬＵエンドＭＡＸ立ち上がり時間≦分岐アドレス確定
時間≦次のＡＬＵエンドＭＩＮ立ち上がり時間

【００４９】一方、命令コードの分岐指定部は、ＲＦ透
過パスＲ６を通過して分岐指定遅延として出力される。
分岐指定遅延の確定時間は、ＡＬＵ１３に入力されるソ
ースオペランドＳＯ１及びソースオペランドＳＯ２の確
定時間と同様に、レジスタアクセスエンドＭＡＸの立ち
上がり時間から次の命令に対するレジスタアクセスエン
ドＭＩＮの立ち上がり時間までの間となる。 レジスタアクセスエンドエンドＭＡＸ立ち上がり時間≦
分岐指定遅延確定時間≦次のレジスタアクセスエンドエ
ンドＭＩＮ立ち上がり時間

【００５０】分岐指定遅延は、ＡＬＵ透過パスＡ４及び
分岐制御部１５に入力される。分岐指定遅延のＡＬＵ透
過パスＡ４出力は、ＡＬＵエンドＭＡＸの立ち上がり時
間から次の命令に対するＡＬＵエンドＭＩＮの立ち上が
り時間までの間となる。従って、この信号とＡＬＵエン
ドＭＡＸ信号とをアンド回路に入力し論理積をとること
により生成される分岐アドレスＭＡＸ信号は、ＡＬＵエ
ンドＭＡＸの立ち上がり時間から次の命令に対するＡＬ
ＵエンドＭＩＮの立ち上がり時間までの間確定する。従
って、この信号はＡＬＵ１３により計算される分岐アド
レスの確定時間のマーカーとなる。 ＡＬＵエンドＭＡＸ立ち上がり時間≦分岐アドレス及び
分岐アドレスＭＡＸ確定時間≦次のＡＬＵエンドＭＩＮ
の立ち上がり時間

【００５１】図７に示す分岐制御部の構成を図８に示
す。すなわち、分岐制御部１５はＡＬＵ１３による演算
結果により更新されるフラグのうち、分岐指定遅延、す
なわち、分岐命令コードの分岐指定で指定される分岐条
件となるフラグを選択するフラグ選択回路２５で構成さ
れる。このフラグ選択回路２５の出力は分岐判定とな
る。これは、指定されたフラグそのものの値であり、こ
の値が“１”の場合に分岐を行い、“０”の場合には分
岐を行わないことを示す。命令が無条件分岐命令の場合
には、この値は必ず“１”となる回路構成をもつ。従っ
て、無条件分岐命令の場合には分岐条件が必ず成立する
条件分岐命令として実行される。分岐条件となるＡＬＵ
フラグの確定時間と、これを分岐条件として判定する時
間の間の同期をとるために、必要に応じてＮＯＰ命令が
挿入される。ＮＯＰ命令はＡＬＵフラグも含め計算機内
部の状態を何も変化させない命令で、単に１クロックサ
イクル分の遅延を挿入するために用いられる。

【００５２】図１１に示す第２実施例の命令実行動作で
は、命令２としてＮＯＰ命令が挿入されている。これは
命令１の実行結果で確定するＡＬＵフラグの内容を命令
３の条件分岐命令で分岐条件として指定するための同期
命令としてはたらく。図１１では、命令１の命令実行フ
ェイズの終了時点でのＡＬＵフラグの内容を判定して分
岐判定を確定していることを示している。また、図１１
では、分岐指定及び分岐判定が、分岐先命令の実行が開
始される時点以降まで確定していることを示している。
これは、命令メモリ１１は、サイクルスタートの立ち上
がり時間から命令アクセスを開始し、次のサイクルスタ
ートの立ち上がり時間までは次の命令アクセスを行わ
ず、命令コードはその間同じ値を保持していることによ
るものである。サイクルスタートの制御については後述
する。

【００５３】このようにして生成された分岐アドレス、
分岐指定及び分岐判定は図６に示す命令アドレス制御部
１６に入力される。また、命令アドレス制御部１６に
は、ＰＣインクリメンタ１８により更新された分岐しな
い場合の連続命令アドレスである次命令アドレスも入力
される。ＰＣインクリメンタ１８は、連続する次の命令
アドレスを生成するために“１”を加算する回路であ
る。ＰＣインクリメンタ１８では、図１１に示すサイク
ルスタートの立ち上がり時間で命令アドレスのインクリ
メントを開始する。このタイミングで動作を行うことに
より、次の命令読み出しのためのアドレス生成を必要時
間内に行うことができる。命令メモリ１１ではサイクル
スタートの立ち上がり時間でアドレスをラッチして、そ
の命令サイクル時間同一命令アドレスからの命令読み出
しを行っている。このため、命令メモリ１１へのアドレ
ス入力はサイクルスタート信号の立ち上がり時間以降は
いつでもその値を更新することができる。

【００５４】図１０に示すように、命令アドレス制御部
は、命令アドレス選択回路２６及びアンド回路２８から
構成される。入力される分岐指定と分岐判定の論理積を
とり、“１”の場合には分岐アドレスが、“０”の場合
には次命令アドレスが、命令アドレス選択回路２６にて
選択され、命令アドレスとして出力される。選択された
命令アドレスは命令メモリ１１に入力され、次に実行す
べき命令を読み出す。図１１に、分岐指定、分岐判定、
分岐アドレスＭＡＸの確定時間を示す。

【００５５】分岐アドレスＭＡＸはＩＡ最大遅延パスを
通過する。ＩＡ最大遅延パスは、命令アドレス制御部１
６でのアドレス選択回路の最大遅延時間と同一の遅延を
生ずる。これにより、ＩＡ最大遅延パスの出力信号であ
る命令アドレスＭＡＸは、命令メモリ１１に入力される
命令アドレスの確定時間を示すマーカー信号となる。Ｉ
Ａ最大遅延パスは、図１１の選択回路の中に、その最大
遅延パスとなる回路を複製することにより実現できる。
命令アドレスＭＡＸ、フェッチエンドＭＡＸ及び分岐指
定の各信号は、図６に示す同期制御部１７に入力され
る。フェッチエンドＭＡＸは、ＩＭ最大遅延パスを通過
したサイクルスタートとなる。これは、先に説明した図
１及び図２の第１実施例の同じ信号と同様に、命令メモ
リ１１の最大読み出しアクセス時間と同一の時間に立ち
上がる信号である。

【００５６】サイクルスタートは、命令メモリ１１から
読み出した命令コードの確定時間を保証するマーカー信
号となる。分岐を行わない通常の命令シーケンスの実行
では、このフェッチエンドＭＡＸを次の命令読み出しを
開始するためのサイクルスタートとする。また、分岐指
定は、命令コードの分岐指定部で、命令メモリ１１から
読み出して実行をはじめた命令が分岐命令であることを
示す。同期制御部は図９に示すように同期信号選択回路
２７で構成される。分岐指定が“１”の場合には、命令
アドレスＭＡＸを、“０”の場合には、フェッチエンド
ＭＡＸを選択して、次の命令読み出しの開始信号である
サイクルスタートとして出力する。

【００５７】図１１では、命令３の分岐命令の次に分岐
先の命令読み出しを開始するために、命令アドレスＭＡ
ＸをサイクルスタートＳＳとして選択している。図１１
で示すタイミングのように、命令１〜３のためのサイク
ルスタートＳＳはフェッチエンドＭＡＸから、そして、
命令４に対するサイクルスタートは命令アドレスＭＡＸ
から、それぞれ生成されている。このように、本発明の
実施例では、サイクルスタートＳＳという命令実行制御
のためのマーカーを用いることで、命令読み出しの開始
時間を制御し、これにより命令間の実行時間の依存関係
を正しく制御することができる。

【００５８】以上の本発明の第１及び第２実施例によ
り、以下のような効果が得られる。即ち、命令メモリ１
１、レジスタファイル１２、演算ユニット（ＡＬＵ）１
３及びデータメモリ１４とから構成され、命令コード及
び演算データに加え、各ユニットの最小遅延パス及び最
大遅延パスを設置し、これらを通過する制御信号を循環
させることで、命令実行の同期をとり、外部から与える
同期クロック及びパイプラインレジスタを用いずに多重
のパイプライン処理を行う命令処理機構をもたせること
ができ、クロック及びパイプラインレジスタを必要とし
ない。

【００５９】このため、パイプラインレジスタに供給す
るクロックの位相バラツキ及び入力データの確定時間の
バラツキとセットアップタイム及びホールドタイムの確
保などのためにクロック周波数の上限が規定されてしま
う制限がなくなる。また、パイプラインを構成する各ス
テージの遅延がどのような大きさのものを含んでいて
も、このことが命令実行周期に制限を与えることはな
い。従って、命令メモリ１１の読み出し周期及び命令実
行に必要な回路の遅延バラツキにより、命令実行周期を
決定することができ、高速化が可能となる。更に、パイ
プラインレジスタ及びクロックを必要としないことか
ら、回路規模、配線量及び消費電力の大幅な削減ができ
る。

【００６０】尚、本発明は上述した実施例に限定される
ものではなく、種々の変形が可能であることはもちろん
である。例えば、実行される命令は、命令フェッチ、命
令デコード、命令実行、メモリアクセス及び結果格納の
５つのステージを経るものについて説明したが、これよ
り単純な命令又はこれより複雑な命令でも同様に実行す
ることができる。

【００６１】

【発明の効果】以上説明したように、本発明のパイプラ
イン計算機によれば、命令コード及び演算データに加
え、各ユニットの最小遅延パス及び最大遅延パスを設置
し、これらのパスを通過する制御信号を循環させるよう
にしたので、次のような効果がある。即ち、パイプライ
ンレジスタを不要とすることができ、これにより、クロ
ック周波数の上限が規定されることなく、高速回路技術
による大規模パイプライン計算機の性能を十分に発揮さ
せることができる。また、複雑な計算を行う命令があっ
た場合でも、その計算のための回路遅延に柔軟に対応す
ることができる。更に、パイプラインレジスタの削除に
より回路規模を縮小でき、クロックや入出力の配線のた
めの配線量と、消費電力を減少できる。

【図面の簡単な説明】

【図１】本発明のパイプライン計算機の第１実施例（そ
の１）のブロック図である。

【図２】本発明のパイプライン計算機の第１実施例（そ
の２）のブロック図である。

【図３】第１実施例のパイプライン計算機の動作（その
１）の説明図である。

【図４】第１実施例のパイプライン計算機の動作（その
２）の説明図である。

【図５】命令コードの構成の説明図である。

【図６】本発明のパイプライン計算機の第２実施例（そ
の１）のブロック図である。

【図７】本発明のパイプライン計算機の第２実施例（そ
の２）のブロック図である。

【図８】図７の分岐制御部の構成の説明図である。

【図９】図６の同期制御部の構成の説明図である。

【図１０】図６の命令アドレス制御部の構成の説明図で
ある。

【図１１】第２実施例のパイプライン計算機の動作（そ
の１）の説明図である。

【図１２】第２実施例のパイプライン計算機の動作（そ
の２）の説明図である。

【符号の説明】

１１ 命令メモリ １２ レジスタファイル １３ 演算ユニット（ＡＬＵ） １４ データメモリ １５ 分岐制御部 １６ 命令アドレス制御部 １７ 同期制御部 Ｐ１ 最小遅延パス Ｐ２ 最大遅延パス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令メモリ、レジスタファイル、演算ユ
   ニット及びデータメモリを含む各ユニットから構成され
   るパイプライン計算機において、 各ユニットの最大遅延時間を決定し、当該各ユニットの
   次段のユニットの動作の開始時期を表示する制御信号を
   循環させる最大遅延パスと、 前記各次段のユニットの最小遅延時間を決定し、当該次
   段のユニットの前段にある前記各ユニットの動作の終了
   時期を表示する制御信号を循環させる最小遅延パスとを
   備えたことを特徴とするパイプライン計算機。
2. 【請求項２】 前記演算ユニットによる演算結果により
   更新されるフラグのうち、分岐命令コードの分岐条件と
   なるフラグを選択する分岐制御部と、 当該分岐制御部の出力に応じて分岐アドレス及び次アド
   レスのいずれか一方を選択する命令アドレス制御部とを
   備えたことを特徴とする請求項１記載のパイプライン計
   算機。