JPH06236272A - スーパースカラ・プロセッサ・システムの同期化効率を向上させる方法およびシステム - Google Patents
スーパースカラ・プロセッサ・システムの同期化効率を向上させる方法およびシステムInfo
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- JPH06236272A JPH06236272A JP5319296A JP31929693A JPH06236272A JP H06236272 A JPH06236272 A JP H06236272A JP 5319296 A JP5319296 A JP 5319296A JP 31929693 A JP31929693 A JP 31929693A JP H06236272 A JPH06236272 A JP H06236272A
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- 230000001419 dependent effect Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
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- 238000004513 sizing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
Abstract
(57)【要約】
【目的】 複数のソース・オペランド及び宛先オペラン
ドをもつ命令を含むスーパースカラ・プロセッサ・シス
テムの命令同期の効率を上げる方法およびシステムを提
供すること。 【構成】 各命令用の２個の宛先オペランドによって２
個のソース・オペランドをインタロックすることのでき
る、データ依存性インタロック回路を使用する。３個以
上のソース・オペランドを有する命令は、最初の２個の
ソース・オペランドについて、既存のデータ依存性イン
タロック回路を使用してディスパッチ段階でインタロッ
クされる。その後はデータ依存性インタロック回路を使
用して最初の２個のソース・オペランドについてデータ
依存性ハザードが解消され、その命令に先行するすべて
の命令が完了しそのために第３のソース・オペランドに
ついてのデータ依存性ハザードがなくなった後に始め
て、その命令がディスパッチされる。
ドをもつ命令を含むスーパースカラ・プロセッサ・シス
テムの命令同期の効率を上げる方法およびシステムを提
供すること。 【構成】 各命令用の２個の宛先オペランドによって２
個のソース・オペランドをインタロックすることのでき
る、データ依存性インタロック回路を使用する。３個以
上のソース・オペランドを有する命令は、最初の２個の
ソース・オペランドについて、既存のデータ依存性イン
タロック回路を使用してディスパッチ段階でインタロッ
クされる。その後はデータ依存性インタロック回路を使
用して最初の２個のソース・オペランドについてデータ
依存性ハザードが解消され、その命令に先行するすべて
の命令が完了しそのために第３のソース・オペランドに
ついてのデータ依存性ハザードがなくなった後に始め
て、その命令がディスパッチされる。
Description
【０００１】
【産業上の利用分野】本発明は、全般的に、改良された
データ処理システムに関し、詳しくは、スーパースカラ
・プロセッサ・システムの命令同期化効率の向上に関す
る。さらに詳細には、本発明は、データ依存性インタロ
ック回路を使用してインタロックできるよりも多くのソ
ース・オペランドを有する命令を含むスーパースカラ・
プロセッサ・システムのデータ依存性ハザードを解消す
るための改良された方法およびシステムに関する。
データ処理システムに関し、詳しくは、スーパースカラ
・プロセッサ・システムの命令同期化効率の向上に関す
る。さらに詳細には、本発明は、データ依存性インタロ
ック回路を使用してインタロックできるよりも多くのソ
ース・オペランドを有する命令を含むスーパースカラ・
プロセッサ・システムのデータ依存性ハザードを解消す
るための改良された方法およびシステムに関する。
【０００２】
【従来の技術】現代の最新データ処理システムの設計者
は、絶えずそのようなシステムの性能面の向上に努めて
いる。データ処理システム効率を向上させる１つの技法
は、サイクル・タイムを短くし、１命令当たりサイクル
（ＣＰＩ）率を下げることである。このような技法を拡
張データ処理システムに巧みに応用した例に、インター
ナショナル・ビジネス・マシーンズ・コーポレーション
（ＩＢＭ）のＲＩＳＣシステム／６０００（ＲＳ／６０
００）コンピュータがある。ＲＳ／６０００システム
は、数値中心の科学技術の応用分野およびマルチユーザ
商業環境でうまく機能するように設計されている。ＲＳ
／６０００プロセッサは、スーパースカラ実施態様を使
用する。すなわち、複数の命令が同時に発行され実行さ
れる。
は、絶えずそのようなシステムの性能面の向上に努めて
いる。データ処理システム効率を向上させる１つの技法
は、サイクル・タイムを短くし、１命令当たりサイクル
（ＣＰＩ）率を下げることである。このような技法を拡
張データ処理システムに巧みに応用した例に、インター
ナショナル・ビジネス・マシーンズ・コーポレーション
（ＩＢＭ）のＲＩＳＣシステム／６０００（ＲＳ／６０
００）コンピュータがある。ＲＳ／６０００システム
は、数値中心の科学技術の応用分野およびマルチユーザ
商業環境でうまく機能するように設計されている。ＲＳ
／６０００プロセッサは、スーパースカラ実施態様を使
用する。すなわち、複数の命令が同時に発行され実行さ
れる。
【０００３】複数の命令を同時に発行して実行するに
は、高命令帯域幅で同時に実行できる独立した機能ユニ
ットが必要である。ＲＳ／６０００システムは、本来的
にパイプライン式の別々のブランチ処理ユニット、固定
小数点処理ユニット、および浮動小数点処理ユニットを
使ってこれを実現している。そのようなシステムにおけ
るプロセッサのパイプライン式という性質にかんがみ、
後続命令をディスパッチする前に、後続命令の実行に必
要な特定の命令の結果が得られるように配慮しなければ
ならない。そのようないわゆる「データ依存性ハザー
ド」が発生しないようにするための１つの技法は、特定
の命令のディスパッチを、たとえば、すべての先行命令
がディスパッチされるまで制限することである。この技
法によってデータ依存性ハザードは発生しなくなるが、
この技法を用いて発生する性能上の不利益は大きい。
は、高命令帯域幅で同時に実行できる独立した機能ユニ
ットが必要である。ＲＳ／６０００システムは、本来的
にパイプライン式の別々のブランチ処理ユニット、固定
小数点処理ユニット、および浮動小数点処理ユニットを
使ってこれを実現している。そのようなシステムにおけ
るプロセッサのパイプライン式という性質にかんがみ、
後続命令をディスパッチする前に、後続命令の実行に必
要な特定の命令の結果が得られるように配慮しなければ
ならない。そのようないわゆる「データ依存性ハザー
ド」が発生しないようにするための１つの技法は、特定
の命令のディスパッチを、たとえば、すべての先行命令
がディスパッチされるまで制限することである。この技
法によってデータ依存性ハザードは発生しなくなるが、
この技法を用いて発生する性能上の不利益は大きい。
【０００４】そのため、現代のスーパースカラ・データ
処理システムは、しばしばいわゆる「データ依存性イン
タロック回路」を使用している。そのような回路は、命
令ディスパッチ回路と協調して動作し、たとえばその命
令の正しい実行に必要な、先行命令の結果が得られる時
まで命令をディスパッチしないようにする論理機構を含
む。データ依存性インタロック回路を実現するのに必要
な論理の量は、各命令内のソース・オペランドの数に正
比例する。ソース・オペランドとは、命令の実行に使用
するために、レジスタ・ファイル内のオペランドにアク
セスするのに使用される、命令内のフィールドである。
処理システムは、しばしばいわゆる「データ依存性イン
タロック回路」を使用している。そのような回路は、命
令ディスパッチ回路と協調して動作し、たとえばその命
令の正しい実行に必要な、先行命令の結果が得られる時
まで命令をディスパッチしないようにする論理機構を含
む。データ依存性インタロック回路を実現するのに必要
な論理の量は、各命令内のソース・オペランドの数に正
比例する。ソース・オペランドとは、命令の実行に使用
するために、レジスタ・ファイル内のオペランドにアク
セスするのに使用される、命令内のフィールドである。
【０００５】データ依存性インタロック回路を用いる
と、上述の大きな性能上の不利益を発生させずにデータ
依存性ハザードを回避することができるが、多数のソー
ス・オペランドおよび宛先オペランドを含む命令用のデ
ータ依存性インタロック回路の設計および実施は極めて
複雑になる。既存のスーパースカラ・データ処理システ
ムは、２個のソース・オペランドを含む命令をしばしば
使用する。しかし、これらのシステムの複雑さが増大す
るにつれて、３個のソース・オペランド命令を使用する
方法がより一般的になりつつある。３Ｎ個のソース・オ
ペランドと２Ｎ個の宛先オペランドを含むことが可能な
Ｎ個の命令を処理することのできるデータ依存性インタ
ロック回路は、きわめて扱いにくい。
と、上述の大きな性能上の不利益を発生させずにデータ
依存性ハザードを回避することができるが、多数のソー
ス・オペランドおよび宛先オペランドを含む命令用のデ
ータ依存性インタロック回路の設計および実施は極めて
複雑になる。既存のスーパースカラ・データ処理システ
ムは、２個のソース・オペランドを含む命令をしばしば
使用する。しかし、これらのシステムの複雑さが増大す
るにつれて、３個のソース・オペランド命令を使用する
方法がより一般的になりつつある。３Ｎ個のソース・オ
ペランドと２Ｎ個の宛先オペランドを含むことが可能な
Ｎ個の命令を処理することのできるデータ依存性インタ
ロック回路は、きわめて扱いにくい。
【０００６】したがって、既存のデータ依存性インタロ
ック回路を使用してインタロックできるよりも多くのソ
ース・オペランドが含まれる命令を、効率的に同期化で
きるようにする方法およびシステムが必要なことは明白
である。
ック回路を使用してインタロックできるよりも多くのソ
ース・オペランドが含まれる命令を、効率的に同期化で
きるようにする方法およびシステムが必要なことは明白
である。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、改
良されたデータ処理システムを提供することである。
良されたデータ処理システムを提供することである。
【０００８】本発明の他の目的は、スーパースカラ・プ
ロセッサ・システムの命令同期化効率を上げるための改
良された方法およびシステムを提供することである。
ロセッサ・システムの命令同期化効率を上げるための改
良された方法およびシステムを提供することである。
【０００９】本発明の他の目的は、データ依存性インタ
ロック回路を使用してインタロックできるよりも多くの
ソース・オペランドを有する命令を含むスーパースカラ
・プロセッサ・システムのデータ依存性ハザードを解消
するための改良された方法およびシステムを提供するこ
とである。
ロック回路を使用してインタロックできるよりも多くの
ソース・オペランドを有する命令を含むスーパースカラ
・プロセッサ・システムのデータ依存性ハザードを解消
するための改良された方法およびシステムを提供するこ
とである。
【００１０】
【課題を解決するための手段】前述の目的は、以下に述
べるようにして達成される。複数の命令を同時にディス
パッチすると、ある命令の結果が第２の命令を実行する
ために必要になるので、ソース宛先間のデータ依存性の
問題が発生する。データ依存性ハザードは、各命令のデ
ィスパッチを、先行する命令が完了することによって可
能なすべてのデータ依存性が解決されるまで、禁止する
ことによって解消することができる。しかし、この技法
を使用すると、命令ディスパッチ効率が大幅に下がる。
データ依存性インタロック回路を使用して、データ依存
性ハザードを解消することができる。しかし、インタロ
ックされるソースおよび宛先の数が増すにつれて、その
ような回路の複雑さが劇的に増大する。本発明の方法お
よびシステムは、各命令用の２個の宛先オペランドによ
って２個のソース・オペランドをインタロックすること
のできる、データ依存性インタロック回路を使用する。
３個以上のソース・オペランドを有する命令は、最初の
２個のソース・オペランドについて、既存のデータ依存
性インタロック回路を使用してディスパッチ段階でイン
タロックされる。その後は、データ依存性インタロック
回路を使用して最初の２個のソース・オペランドについ
てデータ依存性ハザードが解消され、その命令に先行す
るすべての命令が完了しそのため第３のソース・オペラ
ンドについてのデータ依存性ハザードがなくなった後に
始めて、命令がディスパッチされる。このようにして、
３個のソース・オペランドを含む命令を、データ依存性
インタロック回路を大幅に増加する必要もなく、システ
ム効率がわずかに低下するだけで、同期化することがで
きる。
べるようにして達成される。複数の命令を同時にディス
パッチすると、ある命令の結果が第２の命令を実行する
ために必要になるので、ソース宛先間のデータ依存性の
問題が発生する。データ依存性ハザードは、各命令のデ
ィスパッチを、先行する命令が完了することによって可
能なすべてのデータ依存性が解決されるまで、禁止する
ことによって解消することができる。しかし、この技法
を使用すると、命令ディスパッチ効率が大幅に下がる。
データ依存性インタロック回路を使用して、データ依存
性ハザードを解消することができる。しかし、インタロ
ックされるソースおよび宛先の数が増すにつれて、その
ような回路の複雑さが劇的に増大する。本発明の方法お
よびシステムは、各命令用の２個の宛先オペランドによ
って２個のソース・オペランドをインタロックすること
のできる、データ依存性インタロック回路を使用する。
３個以上のソース・オペランドを有する命令は、最初の
２個のソース・オペランドについて、既存のデータ依存
性インタロック回路を使用してディスパッチ段階でイン
タロックされる。その後は、データ依存性インタロック
回路を使用して最初の２個のソース・オペランドについ
てデータ依存性ハザードが解消され、その命令に先行す
るすべての命令が完了しそのため第３のソース・オペラ
ンドについてのデータ依存性ハザードがなくなった後に
始めて、命令がディスパッチされる。このようにして、
３個のソース・オペランドを含む命令を、データ依存性
インタロック回路を大幅に増加する必要もなく、システ
ム効率がわずかに低下するだけで、同期化することがで
きる。
【００１１】本発明の前記その他の目的、特徴、および
利点は、以下の詳細な説明において明らかになろう。
利点は、以下の詳細な説明において明らかになろう。
【００１２】
【実施例】図面、特に図１を参照すると、本発明の方法
およびシステムを実施するために利用できるスーパース
カラ・データ処理システム１０の高水準ブロック図が示
されている。図のように、スーパースカラ・データ処理
システム１０は、データ、命令などを記憶するために利
用されるメモリ１８を含む。メモリ１８内に記憶される
データまたは命令には、当業者に周知の方法でキャッシ
ュ／メモリ・インタフェース２０を使用してアクセスす
ることが好ましい。キャッシュ・メモリ・システムのサ
イズ設定および利用法は、データ処理技術分野内の周知
の一部門であり、本発明では取り上げない。しかし、現
代の連想式キャッシュ技術を使用することにより、キャ
ッシュ／メモリ・インタフェース２０内に一時的に記憶
されたデータを利用して高率のメモリ・アクセスを達成
できることが、当業者には理解されよう。
およびシステムを実施するために利用できるスーパース
カラ・データ処理システム１０の高水準ブロック図が示
されている。図のように、スーパースカラ・データ処理
システム１０は、データ、命令などを記憶するために利
用されるメモリ１８を含む。メモリ１８内に記憶される
データまたは命令には、当業者に周知の方法でキャッシ
ュ／メモリ・インタフェース２０を使用してアクセスす
ることが好ましい。キャッシュ・メモリ・システムのサ
イズ設定および利用法は、データ処理技術分野内の周知
の一部門であり、本発明では取り上げない。しかし、現
代の連想式キャッシュ技術を使用することにより、キャ
ッシュ／メモリ・インタフェース２０内に一時的に記憶
されたデータを利用して高率のメモリ・アクセスを達成
できることが、当業者には理解されよう。
【００１３】キャッシュ／メモリ・インタフェース２０
からの命令は通常、好ましくは複数の待ち行列位置を含
む命令待ち行列２２にロードされる。スーパースカラ・
データ処理システムの典型的な実施例では、命令待ち行
列内の各位置が、４個ないし６個の命令を含むことがで
きるので、所与のサイクル中に、キャッシュ／メモリ・
インタフェース２０によって渡される有効な命令の数
と、命令待ち行列２２内で利用可能な空間の量に応じ
て、命令待ち行列２２に最高で６個の命令をロードする
ことができる。
からの命令は通常、好ましくは複数の待ち行列位置を含
む命令待ち行列２２にロードされる。スーパースカラ・
データ処理システムの典型的な実施例では、命令待ち行
列内の各位置が、４個ないし６個の命令を含むことがで
きるので、所与のサイクル中に、キャッシュ／メモリ・
インタフェース２０によって渡される有効な命令の数
と、命令待ち行列２２内で利用可能な空間の量に応じ
て、命令待ち行列２２に最高で６個の命令をロードする
ことができる。
【００１４】そのようなスーパースカラ・データ処理シ
ステムでは普通であるが、命令待ち行列２２が、複数の
実行ユニット２４に命令をディスパッチするために使用
される。図１に示すように、スーパースカラ・データ処
理システム１０は、浮動小数点処理ユニット２４、固定
小数点処理ユニット２６、およびブランチ処理ユニット
２８を含む。したがって、命令待ち行列２２は、単一の
サイクル中に、複数の命令を各実行ユニットに１個ずつ
ディスパッチすることができる。
ステムでは普通であるが、命令待ち行列２２が、複数の
実行ユニット２４に命令をディスパッチするために使用
される。図１に示すように、スーパースカラ・データ処
理システム１０は、浮動小数点処理ユニット２４、固定
小数点処理ユニット２６、およびブランチ処理ユニット
２８を含む。したがって、命令待ち行列２２は、単一の
サイクル中に、複数の命令を各実行ユニットに１個ずつ
ディスパッチすることができる。
【００１５】次に図２を参照すると、本発明の方法およ
びシステムを実施するために使用できる図１のスーパー
スカラ・データ処理システムの命令ディスパッチ回路の
さらに詳細なブロック図が示されている。この図には、
命令を命令待ち行列２２（図１を参照）からスーパース
カラ・データ処理システム１０内の複数の実行ユニット
にディスパッチするために使用される命令ディスパッチ
機構４０が示されている。これらの実行ユニットは、図
２では実行ユニット４８として集合的に示されている。
命令ディスパッチ機構４０からの命令のディスパッチ
は、制御ユニット４２を使用して制御される。制御ユニ
ット４２は、ハードウェアまたはソフトウェア要素を使
用して実施することができ、命令ディスパッチ機構４０
による実行ユニット４８への命令のディスパッチを制御
する働きをする。この図では、命令ディスパッチ機構４
０内に、３個のソース・オペランド、すなわちＳ１、Ｓ
２、Ｓ３を含む単一の命令が詳細に示してある。
びシステムを実施するために使用できる図１のスーパー
スカラ・データ処理システムの命令ディスパッチ回路の
さらに詳細なブロック図が示されている。この図には、
命令を命令待ち行列２２（図１を参照）からスーパース
カラ・データ処理システム１０内の複数の実行ユニット
にディスパッチするために使用される命令ディスパッチ
機構４０が示されている。これらの実行ユニットは、図
２では実行ユニット４８として集合的に示されている。
命令ディスパッチ機構４０からの命令のディスパッチ
は、制御ユニット４２を使用して制御される。制御ユニ
ット４２は、ハードウェアまたはソフトウェア要素を使
用して実施することができ、命令ディスパッチ機構４０
による実行ユニット４８への命令のディスパッチを制御
する働きをする。この図では、命令ディスパッチ機構４
０内に、３個のソース・オペランド、すなわちＳ１、Ｓ
２、Ｓ３を含む単一の命令が詳細に示してある。
【００１６】既存のスーパースカラ・データ処理システ
ムでは普通のことであるが、２個のソース・オペランド
を２個の宛先オペランドでインタロックすることのでき
るソース宛先間インタロック回路４４を提供して、これ
らのオペランドを含む命令をディスパッチする前にその
ようなデータ依存性ハザードを解消しておくことが可能
である。当業者には明らかなように、各ソース・オペラ
ンドは、レジスタ・ファイル４６内のオペランドにアク
セスするために使用される。
ムでは普通のことであるが、２個のソース・オペランド
を２個の宛先オペランドでインタロックすることのでき
るソース宛先間インタロック回路４４を提供して、これ
らのオペランドを含む命令をディスパッチする前にその
ようなデータ依存性ハザードを解消しておくことが可能
である。当業者には明らかなように、各ソース・オペラ
ンドは、レジスタ・ファイル４６内のオペランドにアク
セスするために使用される。
【００１７】本発明の重要な特徴によれば、ソース・オ
ペランドＳ１およびＳ２はソース宛先間インタロック回
路４４を使用してインタロックされ、ソース・オペラン
ドＳ３は実行ユニット４８に直接結合される。こうすれ
ば、実行ユニット４８は、ソース・オペランドＳ３をレ
ジスタ・ファイル４６に結合し、ソース・オペランドＳ
３に関連するオペランドを見つけてそれにアクセスする
ことができる。
ペランドＳ１およびＳ２はソース宛先間インタロック回
路４４を使用してインタロックされ、ソース・オペラン
ドＳ３は実行ユニット４８に直接結合される。こうすれ
ば、実行ユニット４８は、ソース・オペランドＳ３をレ
ジスタ・ファイル４６に結合し、ソース・オペランドＳ
３に関連するオペランドを見つけてそれにアクセスする
ことができる。
【００１８】本発明の重要な特徴によれば、ソース宛先
インタロック回路４４が、ソース・オペランドＳ１およ
びＳ２についてのデータ依存性ハザードが解消されたと
判定し、これらのソース・オペランドに関連するレジス
タ・ファイル４６からのデータが実行ユニット４８に返
された後、ソース・オペランドＳ３に先行するすべての
命令が完了したか否かを判定する。すべての先行する命
令が完了した後、ソース・オペランドＳ３に関連するデ
ータが、レジスタ・ファイル４６から実行ユニット４８
に返され、３個のソース命令が実行ユニットにディスパ
ッチされる。
インタロック回路４４が、ソース・オペランドＳ１およ
びＳ２についてのデータ依存性ハザードが解消されたと
判定し、これらのソース・オペランドに関連するレジス
タ・ファイル４６からのデータが実行ユニット４８に返
された後、ソース・オペランドＳ３に先行するすべての
命令が完了したか否かを判定する。すべての先行する命
令が完了した後、ソース・オペランドＳ３に関連するデ
ータが、レジスタ・ファイル４６から実行ユニット４８
に返され、３個のソース命令が実行ユニットにディスパ
ッチされる。
【００１９】このようにして、ソース・オペランドおよ
び宛先オペランドをインタロックするために必要なイン
タロック回路の複雑さが３３％削減され、スーパースカ
ラ・データ処理システム１０の全体的な性能はわずかだ
け低下する。なぜなら、３個のソース・オペランドが頻
繁に使用されることはないからである。したがって、本
発明の方法およびシステムは、そのような命令のディス
パッチを、すべての先行する命令が完了するまで遅延さ
せておくことによって、３個のソース・オペランドを処
理し、データ依存性ハザードを解消する。３個以上のソ
ース・オペランドを含む命令だけのディスパッチを遅延
させることによって、システムの全体的な性能は、すべ
ての命令のディスパッチをたとえば先行命令が完了する
時まで遅延させるシステムに比べて、大幅に向上する。
び宛先オペランドをインタロックするために必要なイン
タロック回路の複雑さが３３％削減され、スーパースカ
ラ・データ処理システム１０の全体的な性能はわずかだ
け低下する。なぜなら、３個のソース・オペランドが頻
繁に使用されることはないからである。したがって、本
発明の方法およびシステムは、そのような命令のディス
パッチを、すべての先行する命令が完了するまで遅延さ
せておくことによって、３個のソース・オペランドを処
理し、データ依存性ハザードを解消する。３個以上のソ
ース・オペランドを含む命令だけのディスパッチを遅延
させることによって、システムの全体的な性能は、すべ
ての命令のディスパッチをたとえば先行命令が完了する
時まで遅延させるシステムに比べて、大幅に向上する。
【００２０】次に図３を参照すると、本発明の方法およ
びシステムによる命令ディスパッチ・プロセスを示す論
理フローチャートが示されている。図のように、プロセ
スはブロック６０から開始し、次にブロック６２に進
む。ブロック６２で、現命令が３ソース・オペランド命
令であるか否か判定する。３ソース・オペランド命令で
ない場合は、たとえば３ソース・オペランド命令が発生
する時まで、このプロセスが単に繰り返される。さらに
ブロック６２を参照すると、現命令が３ソース・オペラ
ンド命令である場合、ブロック６４に進む。ブロック６
４で、従来技術で周知の方法でソース宛先間インタロッ
ク回路ユニット４４を使用して最初の２個のソース・オ
ペランドをインタロックする。
びシステムによる命令ディスパッチ・プロセスを示す論
理フローチャートが示されている。図のように、プロセ
スはブロック６０から開始し、次にブロック６２に進
む。ブロック６２で、現命令が３ソース・オペランド命
令であるか否か判定する。３ソース・オペランド命令で
ない場合は、たとえば３ソース・オペランド命令が発生
する時まで、このプロセスが単に繰り返される。さらに
ブロック６２を参照すると、現命令が３ソース・オペラ
ンド命令である場合、ブロック６４に進む。ブロック６
４で、従来技術で周知の方法でソース宛先間インタロッ
ク回路ユニット４４を使用して最初の２個のソース・オ
ペランドをインタロックする。
【００２１】次にブロック６６に進む。ブロック６６
で、現命令中の最初の２個のソース・オペランドがデー
タ依存性を解消しているか否か判定する。解消していな
い場合は、たとえばソース宛先インタロック回路４４が
最初の２個のソース・オペランドがデータ依存性を解消
したと判定する時まで、そのプロセスが単に繰り返され
る。その後ブロック６８に進む。ブロック６８で、現命
令の最初の２個のオペランドに関連するデータをレジス
タ・ファイル４６（図２を参照）から実行ユニットに戻
す。このデータは次に、ブロック７０で、実行ユニット
内に置かれる。
で、現命令中の最初の２個のソース・オペランドがデー
タ依存性を解消しているか否か判定する。解消していな
い場合は、たとえばソース宛先インタロック回路４４が
最初の２個のソース・オペランドがデータ依存性を解消
したと判定する時まで、そのプロセスが単に繰り返され
る。その後ブロック６８に進む。ブロック６８で、現命
令の最初の２個のオペランドに関連するデータをレジス
タ・ファイル４６（図２を参照）から実行ユニットに戻
す。このデータは次に、ブロック７０で、実行ユニット
内に置かれる。
【００２２】次にブロック７２に進む。ブロック７２
で、３個のソース・オペランドを含む現命令に先行する
すべての命令が解消されたか否か判定する。解消されて
いない場合は、すべての先行する命令が解消される時ま
で、そのプロセスが単に繰り返される。第３のソース・
オペランドを含む命令に先行するすべての命令が解消さ
れた後、ブロック７４に進む。ブロック７４で、第３の
ソース・オペランド用のデータをレジスタ・ファイルか
ら戻す。次に、ブロック７６で、データが実行ユニット
内に置かれる。最後に、ブロック７８で、プロセスがリ
ターンする。
で、３個のソース・オペランドを含む現命令に先行する
すべての命令が解消されたか否か判定する。解消されて
いない場合は、すべての先行する命令が解消される時ま
で、そのプロセスが単に繰り返される。第３のソース・
オペランドを含む命令に先行するすべての命令が解消さ
れた後、ブロック７４に進む。ブロック７４で、第３の
ソース・オペランド用のデータをレジスタ・ファイルか
ら戻す。次に、ブロック７６で、データが実行ユニット
内に置かれる。最後に、ブロック７８で、プロセスがリ
ターンする。
【００２３】前述の内容を参照すれば、３個以上のソー
ス・オペランドを含む命令を、通常最初の２個のソース
・オペランドについてインタロックできるようにし、そ
の後すべての先行する命令についてデータ依存性を想定
することによって、そのようなオペランドを含む命令を
処理する際の命令ディスパッチ効率を上げる方法が本発
明者等によって提供されたことが、当業者には理解され
よう。したがって、第３のソース・オペランドを含む命
令は、すべての先行する命令が完了するまで、ディスパ
ッチされない。このようにして、ソース宛先間インタロ
ック回路ユニットの複雑さを増大する必要をなくするこ
とにより、３個のソース・オペランドを含む命令の発生
時にシステムの性能がごくわずかしか低下せずに、シス
テムの効率が大幅に向上する。
ス・オペランドを含む命令を、通常最初の２個のソース
・オペランドについてインタロックできるようにし、そ
の後すべての先行する命令についてデータ依存性を想定
することによって、そのようなオペランドを含む命令を
処理する際の命令ディスパッチ効率を上げる方法が本発
明者等によって提供されたことが、当業者には理解され
よう。したがって、第３のソース・オペランドを含む命
令は、すべての先行する命令が完了するまで、ディスパ
ッチされない。このようにして、ソース宛先間インタロ
ック回路ユニットの複雑さを増大する必要をなくするこ
とにより、３個のソース・オペランドを含む命令の発生
時にシステムの性能がごくわずかしか低下せずに、シス
テムの効率が大幅に向上する。
【図１】本発明の方法およびシステムを実施するために
使用できるスーパースカラ・データ処理システムの高水
準ブロック図である。
使用できるスーパースカラ・データ処理システムの高水
準ブロック図である。
【図２】本発明の方法およびシステムを実施するために
使用できる図１のスーパースカラ・データ処理システム
の命令ディスパッチ回路のさらに詳細なブロック図であ
る。
使用できる図１のスーパースカラ・データ処理システム
の命令ディスパッチ回路のさらに詳細なブロック図であ
る。
【図３】本発明の方法およびシステムによる命令ディス
パッチ・プロセスを示す論理フローチャートである。
パッチ・プロセスを示す論理フローチャートである。
１０ スーパースカラ・データ処理システム １８ メモリ ２０ キャッシュ／メモリ・インタフェース ２２ 命令待ち行列 ２４ 浮動小数点処理ユニット ２６ 固定小数点処理ユニット ２８ ブランチ処理ユニット ４０ 命令ディスパッチ機構 ４２ 制御ユニット ４４ ソース宛先間インタロック回路 ４６ レジスタ・ファイル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カウ・チン・チェン アメリカ合衆国78749、テキサス州オース チン、ホイスルストップ・コーヴ 6000
Claims (6)
- 【請求項１】複数のソース・オペランドおよび宛先オペ
ランドを有する複数のスカラ命令を同時にディスパッチ
することができ、Ｎ個のソース・オペランドおよびＭ個
の宛先オペランドをインタロックしてデータ依存性ハザ
ードを防止することのできるソース宛先間依存性インタ
ロック回路を有する、スーパースカラ・プロセッサ・シ
ステムの命令同期化効率を向上させる方法であって、 前記ソース宛先間依存性インタロック回路が、データ依
存性ハザードが解消されたことを示したときに、せいぜ
いＮ個のソース・オペランドを含む前記スーパースカラ
・プロセッサ・システム内の各スカラ命令をディスパッ
チするステップと、 すべての先行する命令が完了した時に限って、Ｎ個より
多くのソース・オペランドを含む各スカラ命令をディス
パッチするステップとを含み、 追加の依存性インタロック回路を必要とせずに、３つ以
上のソース・オペランドを含むスカラ命令についてデー
タ依存性が解消されることを特徴とする方法。 - 【請求項２】すべての先行する命令が完了した時に限っ
て、Ｎ個より多くのソース・オペランドを含む各スカラ
命令をディスパッチする前記ステップが、前記ソース宛
先間インタロック回路を使用して前記ソース・オペラン
ドのうちの最初のＮ個をインタロックするステップと、
前記ソース宛先間依存性インタロック回路が、前記ソー
ス・オペランドのうちの前記最初の２つについてデータ
依存性ハザードが解消されたことを示し、すべての先行
するスカラ命令が完了したときに限って、Ｎ個より多く
のソース・オペランドを含む前記スカラ命令をディスパ
ッチするステップとをさらに含む請求項１に記載のスー
パースカラ・プロセッサ・システムの命令同期化効率を
向上させる方法。 - 【請求項３】前記スーパースカラ・プロセッサ・システ
ムがレジスタ・ファイルを含み、各スカラ命令内の各ソ
ース・オペランドに応じて、前記レジスタ・ファイルか
ら指定されたオペランドを読み取るステップをさらに含
む請求項１に記載のスーパースカラ・プロセッサ・シス
テムの命令同期化効率を向上させる方法。 - 【請求項４】複数のソース・オペランドおよび宛先オペ
ランドを有する複数のスカラ命令を同時にディスパッチ
することができ、Ｎ個のソース・オペランドおよびＭ個
の宛先オペランドをインタロックしてデータ依存性ハザ
ードを防止することのできるソース宛先間依存性インタ
ロック回路を有する、スーパースカラ・プロセッサ・シ
ステムの命令同期化効率を向上させるシステムであっ
て、 前記ソース宛先間依存性インタロック回路が、データ依
存性ハザードが解消されたことを示したときに、せいぜ
いＮ個のソース・オペランドを含む前記スーパースカラ
・プロセッサ・システム内の各スカラ命令をディスパッ
チする手段と、 すべての先行する命令が完了した時に限って、Ｎ個より
多くのソース・オペランドを含む各スカラ命令をディス
パッチする手段とを備え、 追加の依存性インタロック回路を必要とせずに、３つ以
上のソース・オペランドを含むスカラ命令についてデー
タ依存性が解消されることを特徴とするシステム。 - 【請求項５】すべての先行する命令が完了した時に限っ
て、Ｎ個より多くのソース・オペランドを含む各スカラ
命令をディスパッチする前記手段が、前記ソース宛先間
インタロック回路を使用して前記ソース・オペランドの
うちの最初のＮ個をインタロックし、前記ソース宛先間
依存性インタロック回路が、前記ソース・オペランドの
うちの前記最初の２個についてデータ依存性ハザードが
解消されたことを示し、すべての先行するスカラ命令が
完了したときに限って、Ｎ個より多くのソース・オペラ
ンドを含む前記スカラ命令をディスパッチする手段をさ
らに備える請求項４に記載のスーパースカラ・プロセッ
サ・システムの命令同期化効率を向上させるシステム。 - 【請求項６】前記スーパースカラ・プロセッサ・システ
ムがレジスタ・ファイルを含み、各スカラ命令内の各ソ
ース・オペランドに応じて、前記レジスタ・ファイルか
ら指定されたオペランドを読み取る手段をさらに含む請
求項４に記載のスーパースカラ・プロセッサ・システム
の命令同期化効率を向上させるシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US001863 | 1993-01-08 | ||
| US08/001,863 US5761473A (en) | 1993-01-08 | 1993-01-08 | Method and system for increased instruction synchronization efficiency in a superscalar processsor system utilizing partial data dependency interlocking |
| US1863 | 2001-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236272A true JPH06236272A (ja) | 1994-08-23 |
| JP2620505B2 JP2620505B2 (ja) | 1997-06-18 |
Family
ID=21698171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319296A Expired - Lifetime JP2620505B2 (ja) | 1993-01-08 | 1993-12-20 | スーパースカラ・プロセッサ・システムの同期化効率を向上させる方法およびシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761473A (ja) |
| EP (1) | EP0605870A1 (ja) |
| JP (1) | JP2620505B2 (ja) |
| CA (1) | CA2107045A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870616A (en) * | 1996-10-04 | 1999-02-09 | International Business Machines Corporation | System and method for reducing power consumption in an electronic circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974538A (en) * | 1997-02-21 | 1999-10-26 | Wilmot, Ii; Richard Byron | Method and apparatus for annotating operands in a computer system with source instruction identifiers |
| US6564298B2 (en) | 2000-12-22 | 2003-05-13 | Intel Corporation | Front end system having multiple decoding modes |
| US7000095B2 (en) * | 2002-09-06 | 2006-02-14 | Mips Technologies, Inc. | Method and apparatus for clearing hazards using jump instructions |
| AU2014352888B2 (en) | 2013-11-22 | 2019-05-09 | Sabre Therapeutics Llc | Autotaxin inhibitor compounds |
| US9051320B1 (en) | 2014-08-18 | 2015-06-09 | Pharmakea, Inc. | Methods for the treatment of metabolic disorders by a selective small molecule autotaxin inhibitor |
| CN116059203A (zh) | 2015-05-27 | 2023-05-05 | 赛博治疗有限责任公司 | 自分泌运动因子抑制剂及其用途 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651482A (en) * | 1968-04-03 | 1972-03-21 | Honeywell Inc | Interlocking data subprocessors |
| US3718912A (en) * | 1970-12-22 | 1973-02-27 | Ibm | Instruction execution unit |
| US4287561A (en) * | 1978-03-16 | 1981-09-01 | International Business Machines Corporation | Address formulation interlock mechanism |
| US5051940A (en) * | 1990-04-04 | 1991-09-24 | International Business Machines Corporation | Data dependency collapsing hardware apparatus |
| US4855947A (en) * | 1987-05-27 | 1989-08-08 | Amdahl Corporation | Microprogrammable pipeline interlocks based on the validity of pipeline states |
| US4916652A (en) * | 1987-09-30 | 1990-04-10 | International Business Machines Corporation | Dynamic multiple instruction stream multiple data multiple pipeline apparatus for floating-point single instruction stream single data architectures |
| US5131086A (en) * | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5150470A (en) * | 1989-12-20 | 1992-09-22 | International Business Machines Corporation | Data processing system with instruction queue having tags indicating outstanding data status |
| US5163139A (en) * | 1990-08-29 | 1992-11-10 | Hitachi America, Ltd. | Instruction preprocessor for conditionally combining short memory instructions into virtual long instructions |
| US5253349A (en) * | 1991-01-30 | 1993-10-12 | International Business Machines Corporation | Decreasing processing time for type 1 dyadic instructions |
-
1993
- 1993-01-08 US US08/001,863 patent/US5761473A/en not_active Expired - Fee Related
- 1993-09-27 CA CA002107045A patent/CA2107045A1/en not_active Abandoned
- 1993-12-20 JP JP5319296A patent/JP2620505B2/ja not_active Expired - Lifetime
- 1993-12-27 EP EP93120938A patent/EP0605870A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870616A (en) * | 1996-10-04 | 1999-02-09 | International Business Machines Corporation | System and method for reducing power consumption in an electronic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2620505B2 (ja) | 1997-06-18 |
| CA2107045A1 (en) | 1994-07-09 |
| US5761473A (en) | 1998-06-02 |
| EP0605870A1 (en) | 1994-07-13 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040922 |
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Effective date: 20041102 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20050329 Free format text: JAPANESE INTERMEDIATE CODE: A02 |