JPH06242954A - 独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステム - Google Patents
独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステムInfo
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- JPH06242954A JPH06242954A JP5325212A JP32521293A JPH06242954A JP H06242954 A JPH06242954 A JP H06242954A JP 5325212 A JP5325212 A JP 5325212A JP 32521293 A JP32521293 A JP 32521293A JP H06242954 A JPH06242954 A JP H06242954A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
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Abstract
(57)【要約】
【目的】 実行し、実行結果を指定された汎用レジスタ
に格納するために複数の命令を一群の実行ユニットに同
時にディスパッチするスーパースカラ・プロセッサ・シ
ステムにおいて、単一サイクル命令ディスパッチを可能
にする方法およびシステムを提供すること。 【構成】 各命令は一般に、少なくとも１つのソース・
オペランドと１つの宛先オペランドを含む。複数の中間
記憶バッファが提供され、利用可能な実行ユニットに命
令がディスパッチされるたびに、ディスパッチされた命
令内のどの宛先オペランドにも特定の１つの中間記憶バ
ッファが割り当てられ、指定された汎用レジスタまたは
指定された代替汎用レジスタを決定して選択する必要が
なくなるため、単一サイクル内で命令をディスパッチす
ることが可能になる。
に格納するために複数の命令を一群の実行ユニットに同
時にディスパッチするスーパースカラ・プロセッサ・シ
ステムにおいて、単一サイクル命令ディスパッチを可能
にする方法およびシステムを提供すること。 【構成】 各命令は一般に、少なくとも１つのソース・
オペランドと１つの宛先オペランドを含む。複数の中間
記憶バッファが提供され、利用可能な実行ユニットに命
令がディスパッチされるたびに、ディスパッチされた命
令内のどの宛先オペランドにも特定の１つの中間記憶バ
ッファが割り当てられ、指定された汎用レジスタまたは
指定された代替汎用レジスタを決定して選択する必要が
なくなるため、単一サイクル内で命令をディスパッチす
ることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、全般的に、改良型デー
タ処理システムに関し、詳しくは、スーパースカラ・プ
ロセッサ・システムにおける命令ディスパッチ効率を向
上させる方法およびシステムに関する。さらに詳細に
は、本発明は、独立にアクセスされる中間記憶域を利用
して、スーパースカラ・プロセッサ・システムにおける
命令ディスパッチを改善する方法およびシステムに関す
る。
タ処理システムに関し、詳しくは、スーパースカラ・プ
ロセッサ・システムにおける命令ディスパッチ効率を向
上させる方法およびシステムに関する。さらに詳細に
は、本発明は、独立にアクセスされる中間記憶域を利用
して、スーパースカラ・プロセッサ・システムにおける
命令ディスパッチを改善する方法およびシステムに関す
る。
【０００２】関連出願 本願発明は、米国特許出願第０８／００２３００号に関
連しており、この出願は以下の事項を開示している。ア
プリケーションによって指定された順序で一連のスカラ
命令を取り出し、同時に一群のスカラ命令を非逐次的に
適宜、複数の実行ユニットにディスパッチすることがで
きる、スーパースカラ・プロセッサ・システムにおける
命令ディスパッチ効率を向上させる方法およびシステム
を提供する。アプリケーションによって指定された順序
で非逐次的に適宜取り出された一群のスカラ命令が、本
発明で処理される。本発明では、処理中に逐次化を必要
とする条件を検出する。逐次化を必要とする条件の検出
に応じて、その一群のスカラ命令のうちの特定のスカラ
命令の処理が選択的に制御され、その後は、その一群の
スカラ命令の少なくとも一部分が逐次的に処理される。
連しており、この出願は以下の事項を開示している。ア
プリケーションによって指定された順序で一連のスカラ
命令を取り出し、同時に一群のスカラ命令を非逐次的に
適宜、複数の実行ユニットにディスパッチすることがで
きる、スーパースカラ・プロセッサ・システムにおける
命令ディスパッチ効率を向上させる方法およびシステム
を提供する。アプリケーションによって指定された順序
で非逐次的に適宜取り出された一群のスカラ命令が、本
発明で処理される。本発明では、処理中に逐次化を必要
とする条件を検出する。逐次化を必要とする条件の検出
に応じて、その一群のスカラ命令のうちの特定のスカラ
命令の処理が選択的に制御され、その後は、その一群の
スカラ命令の少なくとも一部分が逐次的に処理される。
【０００３】また、米国特許出願第０８／００１８７２
号にも関連しており、この出願は以下の事項を開示して
いる。複数の中間記憶バッファと、複数の汎用レジスタ
と、記憶バッファ・インデックスを有するスーパースカ
ラ・プロセッサ・システムにおける命令ディスパッチ効
率を向上させる方法およびシステムを提供する。複数の
スカラ命令を、ディスパッチ・バッファから複数の実行
ユニットに同時にディスパッチすることができる。複数
のスカラ命令はそれぞれ一般に、少なくとも１つのソー
ス・オペランドおよび１つの宛先オペランドを含む。複
数の中間記憶バッファのうちの特定の１つが、複数のス
カラ命令のうちの選択された１つの命令内の宛先オペラ
ンドに割り当てられる。中間記憶バッファのうちの特定
の１つと、複数の汎用レジスタのうちの指定された１つ
の間の関係が、ディスパッチされた命令がディスパッチ
機構でアプリケーション・プログラム・シーケンス中の
別の命令で置換されるとき、記憶バッファに記憶され
る。複数のスカラ命令のうちの選択された１つを実行し
た結果が、その命令が実行されたときに、特定の１つの
中間記憶バッファに記憶される。記憶バッファ・インデ
ックスを使用して、記憶バッファが特定の汎用レジスタ
用に割り当てられてから実行結果が記憶バッファから汎
用レジスタに移されるまでの間にディスパッチされる命
令のソース・オペランドとしてどの記憶バッファを使用
するかを決定する。
号にも関連しており、この出願は以下の事項を開示して
いる。複数の中間記憶バッファと、複数の汎用レジスタ
と、記憶バッファ・インデックスを有するスーパースカ
ラ・プロセッサ・システムにおける命令ディスパッチ効
率を向上させる方法およびシステムを提供する。複数の
スカラ命令を、ディスパッチ・バッファから複数の実行
ユニットに同時にディスパッチすることができる。複数
のスカラ命令はそれぞれ一般に、少なくとも１つのソー
ス・オペランドおよび１つの宛先オペランドを含む。複
数の中間記憶バッファのうちの特定の１つが、複数のス
カラ命令のうちの選択された１つの命令内の宛先オペラ
ンドに割り当てられる。中間記憶バッファのうちの特定
の１つと、複数の汎用レジスタのうちの指定された１つ
の間の関係が、ディスパッチされた命令がディスパッチ
機構でアプリケーション・プログラム・シーケンス中の
別の命令で置換されるとき、記憶バッファに記憶され
る。複数のスカラ命令のうちの選択された１つを実行し
た結果が、その命令が実行されたときに、特定の１つの
中間記憶バッファに記憶される。記憶バッファ・インデ
ックスを使用して、記憶バッファが特定の汎用レジスタ
用に割り当てられてから実行結果が記憶バッファから汎
用レジスタに移されるまでの間にディスパッチされる命
令のソース・オペランドとしてどの記憶バッファを使用
するかを決定する。
【０００４】さらに、米国特許出願第０８／００１８６
４号にも関連しており、この出願は以下の事項を開示し
ている。スーパースカラ・プロセッサ・システムにおい
て、複数の命令を、実行し、実行結果を指定された汎用
レジスタ内に格納するために、一群の実行ユニットに同
時にディスパッチする、単一サイクル命令ディスパッチ
を可能にするための方法およびシステムを提供する。各
命令は一般に、少なくとも１つのソース・オペランドと
１つの宛先オペランドを含む。複数の中間記憶バッファ
が設けられ、利用可能な実行ユニットに命令がディスパ
ッチされるたびに、ディスパッチされた命令中のどの宛
先オペランドにも中間記憶バッファが割り当てられ、指
定された汎用レジスタまたは指定された代替汎用レジス
タを決定し選択する必要がなくなることによって、単一
のサイクル内でその命令がディスパッチできるようにな
る。
４号にも関連しており、この出願は以下の事項を開示し
ている。スーパースカラ・プロセッサ・システムにおい
て、複数の命令を、実行し、実行結果を指定された汎用
レジスタ内に格納するために、一群の実行ユニットに同
時にディスパッチする、単一サイクル命令ディスパッチ
を可能にするための方法およびシステムを提供する。各
命令は一般に、少なくとも１つのソース・オペランドと
１つの宛先オペランドを含む。複数の中間記憶バッファ
が設けられ、利用可能な実行ユニットに命令がディスパ
ッチされるたびに、ディスパッチされた命令中のどの宛
先オペランドにも中間記憶バッファが割り当てられ、指
定された汎用レジスタまたは指定された代替汎用レジス
タを決定し選択する必要がなくなることによって、単一
のサイクル内でその命令がディスパッチできるようにな
る。
【０００５】さらに、米国特許出願第０８／００１８９
０号にも関連しており、この出願は以下の事項を開示し
ている。スーパースカラ・プロセッサ・システムにおい
て、逐次的に順序付けられた複数の命令を実行し、実行
結果を指定された汎用レジスタに格納するために、一群
の実行ユニットに適宜、同時にディスパッチする、非逐
次命令のディスパッチを可能にする方法およびシステム
を提供する。各命令は一般に、少なくとも１つのソース
・オペランドおよび１つの宛先オペランドを含む。複数
の中間記憶バッファが提供され、利用可能な実行ユニッ
トに命令がディスパッチされるたびに、ディスパッチさ
れた命令内のどの宛先オペランドにも特定の１つの中間
記憶バッファが割り当てられ、各命令の実行結果を中間
記憶バッファに記憶することができる。各命令の状況を
示す指示が完了バッファ内に維持され、その後は、それ
を使用して、中間記憶バッファ内の結果が、アプリケー
ションによって指定された順序と整合する順序で、選択
された汎用レジスタに選択的に転送される。したがっ
て、選択された命令の完了を妨げる割込みの発生を、完
了バッファ内で正確に識別することができる。
０号にも関連しており、この出願は以下の事項を開示し
ている。スーパースカラ・プロセッサ・システムにおい
て、逐次的に順序付けられた複数の命令を実行し、実行
結果を指定された汎用レジスタに格納するために、一群
の実行ユニットに適宜、同時にディスパッチする、非逐
次命令のディスパッチを可能にする方法およびシステム
を提供する。各命令は一般に、少なくとも１つのソース
・オペランドおよび１つの宛先オペランドを含む。複数
の中間記憶バッファが提供され、利用可能な実行ユニッ
トに命令がディスパッチされるたびに、ディスパッチさ
れた命令内のどの宛先オペランドにも特定の１つの中間
記憶バッファが割り当てられ、各命令の実行結果を中間
記憶バッファに記憶することができる。各命令の状況を
示す指示が完了バッファ内に維持され、その後は、それ
を使用して、中間記憶バッファ内の結果が、アプリケー
ションによって指定された順序と整合する順序で、選択
された汎用レジスタに選択的に転送される。したがっ
て、選択された命令の完了を妨げる割込みの発生を、完
了バッファ内で正確に識別することができる。
【０００６】さらに、米国特許出願第０８／００１８６
６号にも関連しており、この出願は以下の事項を開示し
ている。アプリケーションによって指定された順序で一
連のスカラ命令を取り出し、命令ディスパッチ機構を使
用して、一群のスカラ命令を複数の実行ユニットに同時
にディスパッチすることのできるスーパースカラ・デー
タ・プロセッサ・システム内で一群のスカラ命令を追跡
する方法を提供する。スーパースカラ・プロセッサ・シ
ステム内で現在実行中の各スカラ命令を一意的に識別す
るのに十分な大きさの一群の一意的識別番号を選択す
る。次に、各スカラ命令がプロセッサの命令ディスパッ
チ機構にロードされるときに、スーパースカラ・プロセ
ッサ・システム内で処理されている各スカラ命令に一意
的識別番号の１つを関連付ける。特定のスカラ命令の実
行完了後、その特定のスカラ命令とそれに関連する一意
的識別番号の間の関連付けが終了し、そのため一群の一
意的識別番号を再使用して、前記スーパースカラ・デー
タ・プロセッサ・システム内で以後のスカラ命令の実行
を追跡できるようになる。
６号にも関連しており、この出願は以下の事項を開示し
ている。アプリケーションによって指定された順序で一
連のスカラ命令を取り出し、命令ディスパッチ機構を使
用して、一群のスカラ命令を複数の実行ユニットに同時
にディスパッチすることのできるスーパースカラ・デー
タ・プロセッサ・システム内で一群のスカラ命令を追跡
する方法を提供する。スーパースカラ・プロセッサ・シ
ステム内で現在実行中の各スカラ命令を一意的に識別す
るのに十分な大きさの一群の一意的識別番号を選択す
る。次に、各スカラ命令がプロセッサの命令ディスパッ
チ機構にロードされるときに、スーパースカラ・プロセ
ッサ・システム内で処理されている各スカラ命令に一意
的識別番号の１つを関連付ける。特定のスカラ命令の実
行完了後、その特定のスカラ命令とそれに関連する一意
的識別番号の間の関連付けが終了し、そのため一群の一
意的識別番号を再使用して、前記スーパースカラ・デー
タ・プロセッサ・システム内で以後のスカラ命令の実行
を追跡できるようになる。
【０００７】
【従来の技術】現代の最新データ処理システムの設計者
は、絶えずそのようなシステムの性能面の向上に努めて
いる。データ処理システム効率を向上させる１つの技法
は、サイクル・タイムを短くし、１命令当たりサイクル
（ＣＰＩ）率を下げることである。このような技法を拡
張データ処理システムに巧みに応用した例に、インター
ナショナル・ビジネス・マシーンズ・コーポレーション
（ＩＢＭ）のＲＩＳＣシステム／６０００（ＲＳ／６０
００）コンピュータがある。ＲＳ／６０００システム
は、数値中心の科学技術の応用分野およびマルチユーザ
商業環境でうまく機能するように設計されている。ＲＳ
／６０００プロセッサは、スーパースカラ実施態様を使
用する。すなわち、複数の命令が同時に発行され実行さ
れる。
は、絶えずそのようなシステムの性能面の向上に努めて
いる。データ処理システム効率を向上させる１つの技法
は、サイクル・タイムを短くし、１命令当たりサイクル
（ＣＰＩ）率を下げることである。このような技法を拡
張データ処理システムに巧みに応用した例に、インター
ナショナル・ビジネス・マシーンズ・コーポレーション
（ＩＢＭ）のＲＩＳＣシステム／６０００（ＲＳ／６０
００）コンピュータがある。ＲＳ／６０００システム
は、数値中心の科学技術の応用分野およびマルチユーザ
商業環境でうまく機能するように設計されている。ＲＳ
／６０００プロセッサは、スーパースカラ実施態様を使
用する。すなわち、複数の命令が同時に発行され実行さ
れる。
【０００８】複数の命令を同時に発行して実行するに
は、高命令帯域幅で同時に実行できる独立した機能ユニ
ットが必要である。ＲＳ／６０００システムは、本来的
にパイプライン式の別々のブランチ処理ユニット、固定
小数点処理ユニット、および浮動小数点処理ユニットを
使ってこれを実現している。そのようなシステムにおけ
るプロセッサのパイプライン式という性質にかんがみ、
後続命令をディスパッチする前に、後続命令の実行に必
要な特定の命令の結果が得られるように配慮しなければ
ならない。そのようないわゆる「データ依存性ハザー
ド」が発生しないようにするための１つの技法は、特定
の命令のディスパッチを、たとえば、すべての先行命令
がディスパッチされるまで制限することである。この技
法によってデータ依存性ハザードは発生しなくなるが、
この技法を用いて発生する性能上の不利益は大きい。
は、高命令帯域幅で同時に実行できる独立した機能ユニ
ットが必要である。ＲＳ／６０００システムは、本来的
にパイプライン式の別々のブランチ処理ユニット、固定
小数点処理ユニット、および浮動小数点処理ユニットを
使ってこれを実現している。そのようなシステムにおけ
るプロセッサのパイプライン式という性質にかんがみ、
後続命令をディスパッチする前に、後続命令の実行に必
要な特定の命令の結果が得られるように配慮しなければ
ならない。そのようないわゆる「データ依存性ハザー
ド」が発生しないようにするための１つの技法は、特定
の命令のディスパッチを、たとえば、すべての先行命令
がディスパッチされるまで制限することである。この技
法によってデータ依存性ハザードは発生しなくなるが、
この技法を用いて発生する性能上の不利益は大きい。
【０００９】そのため、現代のスパースカラ・データ処
理システムは、しばしばいわゆる「データ依存性インタ
ロック回路」を使用している。そのような回路は、命令
ディスパッチ回路と協調して動作し、たとえばその命令
の正しい実行に必要な先行命令の結果が得られる時まで
命令をディスパッチしないようにする論理機構を含む。
データ依存性インタロック回路を実現するのに必要な論
理の量は、各命令内のソース・オペランドの数に正比例
する。ソース・オペランドとは、命令の実行に使用する
ために、レジスタ・ファイル内のオペランドにアクセス
するのに使用される、命令内のフィールドである。
理システムは、しばしばいわゆる「データ依存性インタ
ロック回路」を使用している。そのような回路は、命令
ディスパッチ回路と協調して動作し、たとえばその命令
の正しい実行に必要な先行命令の結果が得られる時まで
命令をディスパッチしないようにする論理機構を含む。
データ依存性インタロック回路を実現するのに必要な論
理の量は、各命令内のソース・オペランドの数に正比例
する。ソース・オペランドとは、命令の実行に使用する
ために、レジスタ・ファイル内のオペランドにアクセス
するのに使用される、命令内のフィールドである。
【００１０】データ依存性インタロック回路を用いる
と、上述の大きな性能上の不利益を発生させずにデータ
依存性ハザードを回避することができるが、多数のソー
ス・オペランドおよび宛先オペランドを含む命令用のデ
ータ依存性インタロック回路の設計および実施は極めて
複雑になる。
と、上述の大きな性能上の不利益を発生させずにデータ
依存性ハザードを回避することができるが、多数のソー
ス・オペランドおよび宛先オペランドを含む命令用のデ
ータ依存性インタロック回路の設計および実施は極めて
複雑になる。
【００１１】各プロセッサ・サイクルでの複数の命令の
同時実行に伴って発生するデータ依存性ハザードはま
た、「レジスタ名前変更」として知られる方法を利用し
て対処されてきた。レジスタ名前変更は、命令の最終結
果がレジスタ・ファイルに格納されるよりも前に、特定
の命令の結果を、後続命令が使用できるように、レジス
タに一時的に格納するために利用される技術である。レ
ジスタ名前変更は一般に、レジスタ・ファイル・アレイ
に、特別な位置と、論理レジスタに割り当てられた特定
の物理レジスタを識別するポインタ配列とを設けること
によって行われる。また従来技術の特定の手法では、複
数のレジスタ・ファイル・アレイを使用して、データ用
の多数の「読取り」ポート、または例外の場合のバック
アップ用に前の結果を保持するための多数の「読取り」
ポートを提供している。
同時実行に伴って発生するデータ依存性ハザードはま
た、「レジスタ名前変更」として知られる方法を利用し
て対処されてきた。レジスタ名前変更は、命令の最終結
果がレジスタ・ファイルに格納されるよりも前に、特定
の命令の結果を、後続命令が使用できるように、レジス
タに一時的に格納するために利用される技術である。レ
ジスタ名前変更は一般に、レジスタ・ファイル・アレイ
に、特別な位置と、論理レジスタに割り当てられた特定
の物理レジスタを識別するポインタ配列とを設けること
によって行われる。また従来技術の特定の手法では、複
数のレジスタ・ファイル・アレイを使用して、データ用
の多数の「読取り」ポート、または例外の場合のバック
アップ用に前の結果を保持するための多数の「読取り」
ポートを提供している。
【００１２】この技術は、普通なら逐次実行が必要な場
合に複数の命令を同時にディスパッチして実行する能力
を提供するが、そのような技法を利用して実行ユニット
に命令をディスパッチすることに関して問題が存在す
る。命令をディスパッチできるようにするには、命令の
実行結果を記憶する宛先位置と、その命令を実行するの
に必要なオペランドのソース位置を識別しなければなら
ない。複雑なレジスタ名前変更方式では、ルックアップ
・テーブルまたは論理回路、あるいはその両方を利用す
る必要があり、名前変更可能なレジスタを含むレジスタ
・ファイルへのアクセスを求めて実行ユニット間でしば
しば競合が発生し、そのようなシステムの処理効率が低
下する。
合に複数の命令を同時にディスパッチして実行する能力
を提供するが、そのような技法を利用して実行ユニット
に命令をディスパッチすることに関して問題が存在す
る。命令をディスパッチできるようにするには、命令の
実行結果を記憶する宛先位置と、その命令を実行するの
に必要なオペランドのソース位置を識別しなければなら
ない。複雑なレジスタ名前変更方式では、ルックアップ
・テーブルまたは論理回路、あるいはその両方を利用す
る必要があり、名前変更可能なレジスタを含むレジスタ
・ファイルへのアクセスを求めて実行ユニット間でしば
しば競合が発生し、そのようなシステムの処理効率が低
下する。
【００１３】したがって、データ宛先に対する実行ユニ
ット間の競合が最小限に抑えられるように独立にアクセ
ス可能な中間記憶装置を提供することによって、スーパ
ースカラ・プロセッサ・システム内での命令ディスパッ
チの改善を可能にする方法およびシステムが明らかに必
要である。
ット間の競合が最小限に抑えられるように独立にアクセ
ス可能な中間記憶装置を提供することによって、スーパ
ースカラ・プロセッサ・システム内での命令ディスパッ
チの改善を可能にする方法およびシステムが明らかに必
要である。
【００１４】
【発明が解決しようとする課題】本発明の一目的は、改
良されたデータ処理システムを提供することである。
良されたデータ処理システムを提供することである。
【００１５】本発明の他の目的は、スーパースカラ・プ
ロセッサ・システムにおける命令ディスパッチを改善す
るための改良された方法およびシステムを提供すること
である。
ロセッサ・システムにおける命令ディスパッチを改善す
るための改良された方法およびシステムを提供すること
である。
【００１６】本発明の他の目的は、独立にアクセスされ
る中間記憶域を利用して、スーパースカラ・プロセッサ
・システムにおける命令ディスパッチを改善する、改良
された方法およびシステムを提供することである。
る中間記憶域を利用して、スーパースカラ・プロセッサ
・システムにおける命令ディスパッチを改善する、改良
された方法およびシステムを提供することである。
【００１７】
【課題を解決するための手段】前述の目的は、以下に述
べるように達成される。本発明の方法およびシステムを
使用すると、スーパースカラ・プロセッサ・システムに
おいて、複数の命令を実行し、実行結果を指定された汎
用レジスタに格納するために、一群の実行ユニットに同
時にディスパッチする、改善された命令ディスパッチが
可能になる。各命令は一般に、少なくとも１つのソース
・オペランドと１つの宛先オペランドを含む。それぞれ
独立バスによってすべての実行ユニットに結合された、
複数の中間記憶バッファが提供される。利用可能な実行
ユニットに命令がディスパッチされるたびに、ディスパ
ッチされた命令内のどの宛先オペランドにも特定の１つ
の中間記憶バッファが割り当てられ、指定された汎用レ
ジスタまたは指定された代替汎用レジスタを決定して選
択する必要がなくなり、かつ実行ユニットが、独立バス
を介して、指定された中間記憶バッファに直接アクセス
できるようになって、アクセスを求める他の実行ユニッ
トとの競合がなくなるので、命令を効率的にディスパッ
チすることが可能になる。
べるように達成される。本発明の方法およびシステムを
使用すると、スーパースカラ・プロセッサ・システムに
おいて、複数の命令を実行し、実行結果を指定された汎
用レジスタに格納するために、一群の実行ユニットに同
時にディスパッチする、改善された命令ディスパッチが
可能になる。各命令は一般に、少なくとも１つのソース
・オペランドと１つの宛先オペランドを含む。それぞれ
独立バスによってすべての実行ユニットに結合された、
複数の中間記憶バッファが提供される。利用可能な実行
ユニットに命令がディスパッチされるたびに、ディスパ
ッチされた命令内のどの宛先オペランドにも特定の１つ
の中間記憶バッファが割り当てられ、指定された汎用レ
ジスタまたは指定された代替汎用レジスタを決定して選
択する必要がなくなり、かつ実行ユニットが、独立バス
を介して、指定された中間記憶バッファに直接アクセス
できるようになって、アクセスを求める他の実行ユニッ
トとの競合がなくなるので、命令を効率的にディスパッ
チすることが可能になる。
【００１８】本発明の上記その他の目的、特徴、および
利点は、以下の詳細な説明で明らかになろう。
利点は、以下の詳細な説明で明らかになろう。
【００１９】
【実施例】図面、特に図１を参照すると、本発明の方法
およびシステムを実施するために利用できるスーパース
カラ・データ処理システム１０の高水準ブロック図が示
されている。図のように、スーパースカラ・データ処理
システム１０は、データ、命令などを記憶するために利
用されるメモリ１８を含む。メモリ１８内に記憶される
データまたは命令には、当業者に周知の方法でキャッシ
ュ／メモリ・インタフェース２０を使用してアクセスす
ることが好ましい。キャッシュ・メモリ・システムのサ
イズ設定および利用法は、データ処理技術分野内の周知
の一部門であり、本発明では取り上げない。しかし、現
代の連想式キャッシュ技術を使用することにより、キャ
ッシュ／メモリ・インタフェース２０内に一時的に記憶
されたデータを利用して高率のメモリ・アクセスを達成
できることが、当業者には理解されよう。
およびシステムを実施するために利用できるスーパース
カラ・データ処理システム１０の高水準ブロック図が示
されている。図のように、スーパースカラ・データ処理
システム１０は、データ、命令などを記憶するために利
用されるメモリ１８を含む。メモリ１８内に記憶される
データまたは命令には、当業者に周知の方法でキャッシ
ュ／メモリ・インタフェース２０を使用してアクセスす
ることが好ましい。キャッシュ・メモリ・システムのサ
イズ設定および利用法は、データ処理技術分野内の周知
の一部門であり、本発明では取り上げない。しかし、現
代の連想式キャッシュ技術を使用することにより、キャ
ッシュ／メモリ・インタフェース２０内に一時的に記憶
されたデータを利用して高率のメモリ・アクセスを達成
できることが、当業者には理解されよう。
【００２０】キャッシュ／メモリ・インタフェース２０
からの命令は通常、好ましくは複数の待ち行列位置を含
む命令ディスパッチ機構２２にロードされる。スーパー
スカラ・データ処理システムの典型的な実施例では、命
令ディスパッチ機構内の各位置が、２ないし８個の命令
を含むことができ、したがって所与のサイクルで、キャ
ッシュ／メモリ・インタフェース２０によって渡される
有効な命令の数と、命令ディスパッチ機構２２内で利用
可能な空間の量とに応じて、命令ディスパッチ機構２２
に最高で８個の命令をロードすることができる。
からの命令は通常、好ましくは複数の待ち行列位置を含
む命令ディスパッチ機構２２にロードされる。スーパー
スカラ・データ処理システムの典型的な実施例では、命
令ディスパッチ機構内の各位置が、２ないし８個の命令
を含むことができ、したがって所与のサイクルで、キャ
ッシュ／メモリ・インタフェース２０によって渡される
有効な命令の数と、命令ディスパッチ機構２２内で利用
可能な空間の量とに応じて、命令ディスパッチ機構２２
に最高で８個の命令をロードすることができる。
【００２１】そのようなスーパースカラ・データ処理シ
ステムでは普通であるが、命令ディスパッチ機構２２
は、実行ユニット２４に命令をディスパッチするために
利用される。図１に示すように、スーパースカラ・デー
タ処理システム１０は、設計上の選択の問題として、１
つまたは複数の浮動小数点処理ユニット、固定小数点処
理ユニット、ロード／記憶ユニット、およびブランチ処
理ユニットを含むことができる。したがって、命令ディ
スパッチ機構２２は、単一のサイクル中に、複数の命令
を各実行ユニットに１つずつディスパッチすることがで
きる。実行ユニットは、設計の選択の問題として、単一
のサイクル中に単一の実行ユニットに複数の命令をディ
スパッチできるようにする、予約ステーションを含むこ
とができる。したがって、スーパースカラ・プロセッサ
中の複数の実行ユニットがそれぞれ、単一のサイクルで
複数の命令を受け取ることができる。また、マルチプロ
セッサ・システム中で、複数のプロセッサに関連する複
数の実行ユニット２４に命令をディスパッチすることが
できる。
ステムでは普通であるが、命令ディスパッチ機構２２
は、実行ユニット２４に命令をディスパッチするために
利用される。図１に示すように、スーパースカラ・デー
タ処理システム１０は、設計上の選択の問題として、１
つまたは複数の浮動小数点処理ユニット、固定小数点処
理ユニット、ロード／記憶ユニット、およびブランチ処
理ユニットを含むことができる。したがって、命令ディ
スパッチ機構２２は、単一のサイクル中に、複数の命令
を各実行ユニットに１つずつディスパッチすることがで
きる。実行ユニットは、設計の選択の問題として、単一
のサイクル中に単一の実行ユニットに複数の命令をディ
スパッチできるようにする、予約ステーションを含むこ
とができる。したがって、スーパースカラ・プロセッサ
中の複数の実行ユニットがそれぞれ、単一のサイクルで
複数の命令を受け取ることができる。また、マルチプロ
セッサ・システム中で、複数のプロセッサに関連する複
数の実行ユニット２４に命令をディスパッチすることが
できる。
【００２２】図２を参照すると、本発明の方法およびシ
ステムを実施するために使用できる図１のスーパースカ
ラ・データ処理システムの命令ディスパッチ回路のさら
に詳細なブロック図が示されている。図のように、キャ
ッシュ／メモリ・インタフェース２０からの命令は通
常、命令ディスパッチ機構２２に、グループ単位で、ア
プリケーションで指定された順序でロードされる。した
がって、実行ユニット２４内の１つまたは複数の実行ユ
ニットに適宜ディスパッチするために、設計上の選択の
問題として、２個、４個、または８個の命令がキャッシ
ュ／メモリ・インタフェース２０から命令ディスパッチ
２２にロードされる。図２に示した実施例に示すよう
に、これらの実行ユニットは、浮動小数点処理ユニット
２６、複数のロード／記憶ユニット２８および３０、複
数の固定小数点処理ユニット３２および３４、およびブ
ランチ処理ユニット３６を含むことができる。言うまで
もなく、前述のように、設計上の問題として、スーパー
スカラ・データ処理システム１０内に任意の数の複数の
タイプの実行ユニットを含めることができる。
ステムを実施するために使用できる図１のスーパースカ
ラ・データ処理システムの命令ディスパッチ回路のさら
に詳細なブロック図が示されている。図のように、キャ
ッシュ／メモリ・インタフェース２０からの命令は通
常、命令ディスパッチ機構２２に、グループ単位で、ア
プリケーションで指定された順序でロードされる。した
がって、実行ユニット２４内の１つまたは複数の実行ユ
ニットに適宜ディスパッチするために、設計上の選択の
問題として、２個、４個、または８個の命令がキャッシ
ュ／メモリ・インタフェース２０から命令ディスパッチ
２２にロードされる。図２に示した実施例に示すよう
に、これらの実行ユニットは、浮動小数点処理ユニット
２６、複数のロード／記憶ユニット２８および３０、複
数の固定小数点処理ユニット３２および３４、およびブ
ランチ処理ユニット３６を含むことができる。言うまで
もなく、前述のように、設計上の問題として、スーパー
スカラ・データ処理システム１０内に任意の数の複数の
タイプの実行ユニットを含めることができる。
【００２３】本明細書に示すタイプのようなスーパース
カラ・データ処理システムで典型的であるが、複数の汎
用レジスタも設けられている。図２に示した実施例で
は、浮動小数点汎用レジスタ４４および固定小数点汎用
レジスタ４６の２つのグループの汎用レジスタが設けら
れている。したがって、図２に示した実行ユニット内で
の複数の命令の実行結果が通常、将来使用できるよう
に、選択された汎用レジスタ内に記憶される。本発明の
重要な特徴によれば、浮動小数点中間記憶バッファ４０
および固定小数点中間記憶バッファ４２という複数の記
憶バッファも設けられる。本明細書で詳細に説明するよ
うに、各実行ユニットは、独立バスを介して各中間記憶
バッファに接続される。したがって、実行ユニットが必
要とするデータ、または実行ユニット内での命令の実行
によって生成されるデータを、他の実行ユニットで使用
できるように、または将来汎用レジスタに転送するため
に、独立バス上に置き、指定された中間記憶バッファ内
に格納することができる。
カラ・データ処理システムで典型的であるが、複数の汎
用レジスタも設けられている。図２に示した実施例で
は、浮動小数点汎用レジスタ４４および固定小数点汎用
レジスタ４６の２つのグループの汎用レジスタが設けら
れている。したがって、図２に示した実行ユニット内で
の複数の命令の実行結果が通常、将来使用できるよう
に、選択された汎用レジスタ内に記憶される。本発明の
重要な特徴によれば、浮動小数点中間記憶バッファ４０
および固定小数点中間記憶バッファ４２という複数の記
憶バッファも設けられる。本明細書で詳細に説明するよ
うに、各実行ユニットは、独立バスを介して各中間記憶
バッファに接続される。したがって、実行ユニットが必
要とするデータ、または実行ユニット内での命令の実行
によって生成されるデータを、他の実行ユニットで使用
できるように、または将来汎用レジスタに転送するため
に、独立バス上に置き、指定された中間記憶バッファ内
に格納することができる。
【００２４】このようにして、通常はレジスタ名前変更
方式に伴う複雑な参照テーブルを維持する必要がなくな
り、中間記憶バッファを、宛先オペランド用の記憶位置
として直接使用するために効率的に割り当てることがで
きるので、命令を単一のプロセッサ・サイクル内でディ
スパッチできるようになる。なぜなら、名前変更された
レジスタ・ファイル内でデータ位置を決定する必要がな
いからである。また、非順次的に命令を実行することが
でき、これらの命令の出力は、将来、汎用レジスタ内で
アプリケーションによって指定された順序でアセンブル
するために、中間記憶バッファ内に一時的に格納するこ
とができる。
方式に伴う複雑な参照テーブルを維持する必要がなくな
り、中間記憶バッファを、宛先オペランド用の記憶位置
として直接使用するために効率的に割り当てることがで
きるので、命令を単一のプロセッサ・サイクル内でディ
スパッチできるようになる。なぜなら、名前変更された
レジスタ・ファイル内でデータ位置を決定する必要がな
いからである。また、非順次的に命令を実行することが
でき、これらの命令の出力は、将来、汎用レジスタ内で
アプリケーションによって指定された順序でアセンブル
するために、中間記憶バッファ内に一時的に格納するこ
とができる。
【００２５】図示したように、固定小数点処理ユニット
３２および３４はそれぞれ、独立バスを介して固定小数
点中間記憶バッファ４２に接続されるが、浮動小数点処
理ユニット２６は、独立バスを介して各浮動小数点中間
記憶バッファ４０に接続される。当業者には明らかなよ
うに、ロード／記憶ユニット２８および３０は必然的
に、浮動小数点中間記憶バッファ４０および固定小数点
中間記憶バッファ４２に接続される。というのは、これ
らのユニットが浮動小数点データと固定小数点データの
両方をロードして記憶するからである。
３２および３４はそれぞれ、独立バスを介して固定小数
点中間記憶バッファ４２に接続されるが、浮動小数点処
理ユニット２６は、独立バスを介して各浮動小数点中間
記憶バッファ４０に接続される。当業者には明らかなよ
うに、ロード／記憶ユニット２８および３０は必然的
に、浮動小数点中間記憶バッファ４０および固定小数点
中間記憶バッファ４２に接続される。というのは、これ
らのユニットが浮動小数点データと固定小数点データの
両方をロードして記憶するからである。
【００２６】本発明の他の重要な特徴によれば、完了バ
ッファ４８が設けられる。完了バッファ４８は、実行ユ
ニット２４内で実行中の複数のスカラ命令の完了を追跡
するために使用される。前述のように、これら命令の実
行の結果は、それぞれ関連する中間記憶バッファ内に一
時的に格納され、命令または一群の命令が、アプリケー
ションで指定された順序で首尾よく完了したことが示さ
れたとき、完了バッファ４８を使用して、これらの完了
した命令データの結果の関連する汎用レジスタへの転送
を開始することができる。また、例外条件が発生した場
合は、完了バッファ４８を使用して、例外の前に完了し
た命令の実行結果の記憶を開始し、例外条件が発生した
点からプロセスを再開して、破壊されたデータまたは無
効なデータを有効な出力で効率的に置換できるように命
令ディスパッチ機構２２を制御し、あるいは、アプリケ
ーション特有のプログラムによって特定の例外タイプ用
に指定された新しい一連の命令を開始することができ
る。
ッファ４８が設けられる。完了バッファ４８は、実行ユ
ニット２４内で実行中の複数のスカラ命令の完了を追跡
するために使用される。前述のように、これら命令の実
行の結果は、それぞれ関連する中間記憶バッファ内に一
時的に格納され、命令または一群の命令が、アプリケー
ションで指定された順序で首尾よく完了したことが示さ
れたとき、完了バッファ４８を使用して、これらの完了
した命令データの結果の関連する汎用レジスタへの転送
を開始することができる。また、例外条件が発生した場
合は、完了バッファ４８を使用して、例外の前に完了し
た命令の実行結果の記憶を開始し、例外条件が発生した
点からプロセスを再開して、破壊されたデータまたは無
効なデータを有効な出力で効率的に置換できるように命
令ディスパッチ機構２２を制御し、あるいは、アプリケ
ーション特有のプログラムによって特定の例外タイプ用
に指定された新しい一連の命令を開始することができ
る。
【００２７】図３を参照すると、本発明の方法およびシ
ステムによる、図１のスーパースカラ・プロセッサ・シ
ステム内での中間記憶バッファの使用法を示す高水準ブ
ロック図が示されている。命令ディスパッチ機構２２が
アクセスできる記憶バッファ・インデックス５８が設け
られている。本明細書で詳細に説明するように、記憶バ
ッファ・インデックス５８は、複数の中間記憶バッファ
６０のそれぞれと指定された汎用レジスタ６２との関係
の指示を、後続命令の実行時に使用できるように、記憶
し維持するために使用される。
ステムによる、図１のスーパースカラ・プロセッサ・シ
ステム内での中間記憶バッファの使用法を示す高水準ブ
ロック図が示されている。命令ディスパッチ機構２２が
アクセスできる記憶バッファ・インデックス５８が設け
られている。本明細書で詳細に説明するように、記憶バ
ッファ・インデックス５８は、複数の中間記憶バッファ
６０のそれぞれと指定された汎用レジスタ６２との関係
の指示を、後続命令の実行時に使用できるように、記憶
し維持するために使用される。
【００２８】複数の中間記憶バッファ６０は、複数の独
立バス６４に接続することが好ましい。好ましい実施例
では、独立バス６４の数が中間記憶バッファ６０の数に
等しく、各中間記憶バッファは１本のバスに接続され
る。各中間記憶バッファ６０は、対応する独立バス６４
に対する読取りおよび書込みを行うことができる。設計
上の選択の問題として、使用するバスの数を変えられる
ことが、当業者には理解されよう。
立バス６４に接続することが好ましい。好ましい実施例
では、独立バス６４の数が中間記憶バッファ６０の数に
等しく、各中間記憶バッファは１本のバスに接続され
る。各中間記憶バッファ６０は、対応する独立バス６４
に対する読取りおよび書込みを行うことができる。設計
上の選択の問題として、使用するバスの数を変えられる
ことが、当業者には理解されよう。
【００２９】図の複数の実行ユニット２４ａ、２４ｂ、
２４ｃはそれぞれ、複数の独立バス６４のそれぞれに接
続される。好ましい実施例では、実行ユニット２４ａ、
２４ｂ、２４ｃは、浮動小数点処理ユニット２６、複数
のロード／記憶ユニット２８および３０、複数の固定小
数点処理ユニット３２および３４、およびブランチ処理
ユニット３６を含むことができる。しかし、設計上の選
択の問題として、実行ユニットの数およびタイプを変え
られることが、当業者には理解されよう。
２４ｃはそれぞれ、複数の独立バス６４のそれぞれに接
続される。好ましい実施例では、実行ユニット２４ａ、
２４ｂ、２４ｃは、浮動小数点処理ユニット２６、複数
のロード／記憶ユニット２８および３０、複数の固定小
数点処理ユニット３２および３４、およびブランチ処理
ユニット３６を含むことができる。しかし、設計上の選
択の問題として、実行ユニットの数およびタイプを変え
られることが、当業者には理解されよう。
【００３０】複数の実行ユニット２４ａ、２４ｂ、２４
ｃもそれぞれ、各独立バス６４に対する読取りおよび書
込みを行うことができる。したがって、複数の実行ユニ
ット２４ａ、２４ｂ、２４ｃはそれぞれ、複数の独立バ
ス６４を介して、複数の中間記憶バッファ６０のそれぞ
れに結合されている。したがって、実行ユニット内での
命令の実行によってデータが生成されるとき、実行ユニ
ットは、データを一時的に格納できるそのデータの宛先
として指定されている指定の中間記憶バッファに対応す
るバス上にそのデータを置くことができる。同時に、実
行ユニットは、「有効」ビットを適切な状態にセットす
ることによって、バス上のデータが有効であることを示
す。このようにして、データがバス上にある間、および
指定された中間記憶バッファ内にデータを格納する前ま
たはそれと同時に、そのデータを必要とする他のどの実
行ユニットもバスからそのデータを取り出すことができ
る。したがって、独立バスを設けることの１つの利点
は、データをバッファに記憶し、その後バッファ内のそ
のデータにアクセスする必要がなくなることである。デ
ータをバスから直接取り出せるので、プロセッサ・シス
テムの処理速度が大幅に向上する。
ｃもそれぞれ、各独立バス６４に対する読取りおよび書
込みを行うことができる。したがって、複数の実行ユニ
ット２４ａ、２４ｂ、２４ｃはそれぞれ、複数の独立バ
ス６４を介して、複数の中間記憶バッファ６０のそれぞ
れに結合されている。したがって、実行ユニット内での
命令の実行によってデータが生成されるとき、実行ユニ
ットは、データを一時的に格納できるそのデータの宛先
として指定されている指定の中間記憶バッファに対応す
るバス上にそのデータを置くことができる。同時に、実
行ユニットは、「有効」ビットを適切な状態にセットす
ることによって、バス上のデータが有効であることを示
す。このようにして、データがバス上にある間、および
指定された中間記憶バッファ内にデータを格納する前ま
たはそれと同時に、そのデータを必要とする他のどの実
行ユニットもバスからそのデータを取り出すことができ
る。したがって、独立バスを設けることの１つの利点
は、データをバッファに記憶し、その後バッファ内のそ
のデータにアクセスする必要がなくなることである。デ
ータをバスから直接取り出せるので、プロセッサ・シス
テムの処理速度が大幅に向上する。
【００３１】さらに図３を参照すると、複数の独立バス
６４がそれぞれ汎用レジスタ６２に結合されていること
が分かる。実行ユニットに命令をディスパッチすると
き、指定された中間記憶バッファと選択された汎用バッ
ファの関係を記憶バッファ・インデックス５８内に記憶
することが好ましい。その実行結果を他の実行ユニット
が必要とするときは、記憶バッファ・インデックス５８
内の情報を使用してそれらの結果の転送を実行できる。
本明細書で詳細に説明するように、記憶バッファ・イン
デックス５８内に記憶される情報は、汎用レジスタの識
別を使用してアクセスされる指定された中間記憶バッフ
ァの識別子、または指定された中間記憶バッファの識別
によってアクセスされる汎用レジスタの識別子とするこ
とができる。
６４がそれぞれ汎用レジスタ６２に結合されていること
が分かる。実行ユニットに命令をディスパッチすると
き、指定された中間記憶バッファと選択された汎用バッ
ファの関係を記憶バッファ・インデックス５８内に記憶
することが好ましい。その実行結果を他の実行ユニット
が必要とするときは、記憶バッファ・インデックス５８
内の情報を使用してそれらの結果の転送を実行できる。
本明細書で詳細に説明するように、記憶バッファ・イン
デックス５８内に記憶される情報は、汎用レジスタの識
別を使用してアクセスされる指定された中間記憶バッフ
ァの識別子、または指定された中間記憶バッファの識別
によってアクセスされる汎用レジスタの識別子とするこ
とができる。
【００３２】このようにして、通常はレジスタ名前変更
方式に伴う複雑な参照テーブルを維持する必要がなくな
る。なぜなら、汎用レジスタ・ファイルの名前変更を必
要とせずに、中間記憶バッファを、ディスパッチされる
命令内の各宛先オペランド用の記憶位置として直接割り
当てることができるからである。さらに、記憶バッファ
・インデックス５８により、非順次的に命令を実行する
ことができる。これは、各命令の実行結果が中間記憶バ
ッファ６０に一時的に記憶され、後で記憶バッファ・イ
ンデックス５８内の情報および完了バッファ４８の内容
を使用することによって、後続命令がこの実行結果を使
用できるからである（図２参照）。
方式に伴う複雑な参照テーブルを維持する必要がなくな
る。なぜなら、汎用レジスタ・ファイルの名前変更を必
要とせずに、中間記憶バッファを、ディスパッチされる
命令内の各宛先オペランド用の記憶位置として直接割り
当てることができるからである。さらに、記憶バッファ
・インデックス５８により、非順次的に命令を実行する
ことができる。これは、各命令の実行結果が中間記憶バ
ッファ６０に一時的に記憶され、後で記憶バッファ・イ
ンデックス５８内の情報および完了バッファ４８の内容
を使用することによって、後続命令がこの実行結果を使
用できるからである（図２参照）。
【００３３】図４を参照すると、本発明の方法およびシ
ステムによるディスパッチ制御プロセスの概略図が示さ
れている。この図では命令ディスパッチ・バッファ６４
内に複数の命令が示されている。すなわち、命令６６、
６８、７０、７２は、命令ディスパッチ・バッファ６４
に、アプリケーションによって指定された順序でロード
された複数の命令を示す。図示したように、各命令は一
般に、ソース・オペランドおよび宛先オペランドを含
む。しかし、さらに多くのオペランドが存在してもよい
ことが、当業者には理解されよう。
ステムによるディスパッチ制御プロセスの概略図が示さ
れている。この図では命令ディスパッチ・バッファ６４
内に複数の命令が示されている。すなわち、命令６６、
６８、７０、７２は、命令ディスパッチ・バッファ６４
に、アプリケーションによって指定された順序でロード
された複数の命令を示す。図示したように、各命令は一
般に、ソース・オペランドおよび宛先オペランドを含
む。しかし、さらに多くのオペランドが存在してもよい
ことが、当業者には理解されよう。
【００３４】本発明の重要な特徴によれば、命令７２の
ディスパッチを試みるには、宛先ＤN用に使用する中間
記憶バッファを割り当てる必要がある。また、ソース・
オペランドＳN用に使用する位置を指定する必要があ
る。本発明の方法およびシステムによれば、これは、ま
ずソース・オペランドＳNと、そのソース・オペランド
ＳNに先行する命令ディスパッチ・バッファ６４内の宛
先オペランドとを比較することによって行う。すなわ
ち、比較ユニット７４を使用して、宛先Ｄ3、Ｄ2、Ｄ1
をソース・オペランドＳNと比較する。このプロセスを
使用して、ソース・オペランドＳN用に指定された位置
が現在命令ディスパッチ・バッファ６４内にあるかどう
か判定する。各命令がそのソースの内容を順次修正する
ことができ、また命令ディスパッチ・バッファ６４内の
命令が、アプリケーションによって指定された順序で並
んでいるので、命令７２に先行し、ソース・オペランド
ＳNに等しい最も新しい宛先オペランドが使用される。
したがって、比較ユニット７４を使用する第１の比較が
一致を示す場合、ソース・オペランドＳNの指定は宛先
オペランドＤ3に等しく設定される。同様に、ソース・
オペランドＳNに一致する先行宛先オペランドがない場
合、ソース・オペランドＳNの指定を宛先オペランドＤ2
またはＤ1に設定することもできる。
ディスパッチを試みるには、宛先ＤN用に使用する中間
記憶バッファを割り当てる必要がある。また、ソース・
オペランドＳN用に使用する位置を指定する必要があ
る。本発明の方法およびシステムによれば、これは、ま
ずソース・オペランドＳNと、そのソース・オペランド
ＳNに先行する命令ディスパッチ・バッファ６４内の宛
先オペランドとを比較することによって行う。すなわ
ち、比較ユニット７４を使用して、宛先Ｄ3、Ｄ2、Ｄ1
をソース・オペランドＳNと比較する。このプロセスを
使用して、ソース・オペランドＳN用に指定された位置
が現在命令ディスパッチ・バッファ６４内にあるかどう
か判定する。各命令がそのソースの内容を順次修正する
ことができ、また命令ディスパッチ・バッファ６４内の
命令が、アプリケーションによって指定された順序で並
んでいるので、命令７２に先行し、ソース・オペランド
ＳNに等しい最も新しい宛先オペランドが使用される。
したがって、比較ユニット７４を使用する第１の比較が
一致を示す場合、ソース・オペランドＳNの指定は宛先
オペランドＤ3に等しく設定される。同様に、ソース・
オペランドＳNに一致する先行宛先オペランドがない場
合、ソース・オペランドＳNの指定を宛先オペランドＤ2
またはＤ1に設定することもできる。
【００３５】次に図５を参照すると、本発明の方法およ
びシステムによる単一のサイクル命令ディスパッチのプ
ロセスを示す論理フローチャートが示されている。図示
したように、プロセスはブロック８０から開始し、次に
論理ブロック８２に進む。ブロック８２で、特定の命令
に対する実行ユニット要求が生成されたか否か判定す
る。そうでない場合は、たとえば実行ユニット要求が生
成されるまでこのプロセスが単に繰り返される。しか
し、実行ユニット要求が生成された後は、ブロック８４
に進む。
びシステムによる単一のサイクル命令ディスパッチのプ
ロセスを示す論理フローチャートが示されている。図示
したように、プロセスはブロック８０から開始し、次に
論理ブロック８２に進む。ブロック８２で、特定の命令
に対する実行ユニット要求が生成されたか否か判定す
る。そうでない場合は、たとえば実行ユニット要求が生
成されるまでこのプロセスが単に繰り返される。しか
し、実行ユニット要求が生成された後は、ブロック８４
に進む。
【００３６】ブロック８４で、この命令に必要なタイプ
の実行ユニットが利用可能か否か判定する。利用可能で
ない場合、適切な実行ユニットが利用可能になるまで、
このプロセスが単に繰り返される。次にブロック８６に
進む。ブロック８６で、中間記憶バッファがディスパッ
チされる命令内の各宛先オペランドに利用可能か否か判
定する。本発明の重要な特徴によれば、中間記憶バッフ
ァが命令内の各宛先オペランドに割り当てられるので、
汎用レジスタ・ファイル内の名前変更レジスタの複雑な
決定を必要とせずに、命令とそれに関連するデータを単
一のプロセッサ・サイクル中にディスパッチすることが
できる。選択された命令内の宛先オペランドへの割当て
に中間記憶バッファが利用できない場合は、そのような
中間記憶バッファが利用可能になるまで待つ。
の実行ユニットが利用可能か否か判定する。利用可能で
ない場合、適切な実行ユニットが利用可能になるまで、
このプロセスが単に繰り返される。次にブロック８６に
進む。ブロック８６で、中間記憶バッファがディスパッ
チされる命令内の各宛先オペランドに利用可能か否か判
定する。本発明の重要な特徴によれば、中間記憶バッフ
ァが命令内の各宛先オペランドに割り当てられるので、
汎用レジスタ・ファイル内の名前変更レジスタの複雑な
決定を必要とせずに、命令とそれに関連するデータを単
一のプロセッサ・サイクル中にディスパッチすることが
できる。選択された命令内の宛先オペランドへの割当て
に中間記憶バッファが利用できない場合は、そのような
中間記憶バッファが利用可能になるまで待つ。
【００３７】次にブロック８８に進む。ブロック８８
で、そのような中間記憶バッファが利用可能になったと
き、選択された命令中の宛先オペランドに中間記憶バッ
ファが割り当てられる。次にブロック９０に進む。ブロ
ック９０で、選択された命令内のすべてのソース・オペ
ランドが指定されているか否か判定する。以下に詳細に
述べるように、命令をディスパッチできるようにするに
は、命令中に含まれる各ソース・オペランド用のデータ
を得るために、ソースまたは位置を指定する必要があ
る。選択された命令内のソース・オペランドのうちで指
定されていないものがある場合は、たとえば各ソース・
オペランドの指定が決定されるまで、このプロセスが単
に繰り返される。
で、そのような中間記憶バッファが利用可能になったと
き、選択された命令中の宛先オペランドに中間記憶バッ
ファが割り当てられる。次にブロック９０に進む。ブロ
ック９０で、選択された命令内のすべてのソース・オペ
ランドが指定されているか否か判定する。以下に詳細に
述べるように、命令をディスパッチできるようにするに
は、命令中に含まれる各ソース・オペランド用のデータ
を得るために、ソースまたは位置を指定する必要があ
る。選択された命令内のソース・オペランドのうちで指
定されていないものがある場合は、たとえば各ソース・
オペランドの指定が決定されるまで、このプロセスが単
に繰り返される。
【００３８】次に、選択された命令内のすべてのソース
・オペランドが指定された後、ブロック９２に進む。ブ
ロック９２で、現プロセッサ・サイクル中に選択された
命令およびデータ指定がディスパッチされる。したがっ
て、本発明の方法およびシステムでは、中間記憶バッフ
ァを各命令内の宛先オペランド用に割り当てられるよう
にすることにより、命令と、その命令を実行するのに必
要なデータ指定を、単一のプロセッサ・サイクル中にデ
ィスパッチすることができる。次にブロック９４に進
み、リターンする。前述のプロセス・ステップは順次実
行されるものとして示したが、効率を上げるために、こ
れらのステップは一般に、ほぼ同時に並列に実行される
ことが、当業者には理解されよう。
・オペランドが指定された後、ブロック９２に進む。ブ
ロック９２で、現プロセッサ・サイクル中に選択された
命令およびデータ指定がディスパッチされる。したがっ
て、本発明の方法およびシステムでは、中間記憶バッフ
ァを各命令内の宛先オペランド用に割り当てられるよう
にすることにより、命令と、その命令を実行するのに必
要なデータ指定を、単一のプロセッサ・サイクル中にデ
ィスパッチすることができる。次にブロック９４に進
み、リターンする。前述のプロセス・ステップは順次実
行されるものとして示したが、効率を上げるために、こ
れらのステップは一般に、ほぼ同時に並列に実行される
ことが、当業者には理解されよう。
【００３９】最後に図６を参照すると、本発明の方法お
よびシステムによる、選択された命令中のソース・オペ
ランドを指定するプロセスを示す論理フローチャートが
示されている。図示したように、このプロセスはブロッ
ク１００から開始し、次にブロック１０２に進む。ブロ
ック１０２で、指定すべき命令中のソース・オペランド
を識別する。次に、ブロック１０４に進む。ブロック１
０４で、命令ディスパッチ・バッファ内の命令中の先行
する宛先オペランドが、検討中の現ソース・オペランド
に等しいか否か判定する。等しい場合は、ブロック１０
６に進む。
よびシステムによる、選択された命令中のソース・オペ
ランドを指定するプロセスを示す論理フローチャートが
示されている。図示したように、このプロセスはブロッ
ク１００から開始し、次にブロック１０２に進む。ブロ
ック１０２で、指定すべき命令中のソース・オペランド
を識別する。次に、ブロック１０４に進む。ブロック１
０４で、命令ディスパッチ・バッファ内の命令中の先行
する宛先オペランドが、検討中の現ソース・オペランド
に等しいか否か判定する。等しい場合は、ブロック１０
６に進む。
【００４０】ブロック１０６で、ソース・オペランド指
定を、最も新しい先行する宛先オペランド・バッファの
割当てに設定する。言うまでもなく、アプリケーション
によって指定された順序の各連続命令が、特定の宛先に
割り当てられているバッファの内容を修正し得ること
が、当業者には理解されよう。したがって、最も新しい
先行する宛先オペランド・バッファ割当てを必ず使用す
る必要がある。次にブロック１１４に進み、リターンし
て、図５に関して述べたように、命令をディスパッチで
きるようになる。
定を、最も新しい先行する宛先オペランド・バッファの
割当てに設定する。言うまでもなく、アプリケーション
によって指定された順序の各連続命令が、特定の宛先に
割り当てられているバッファの内容を修正し得ること
が、当業者には理解されよう。したがって、最も新しい
先行する宛先オペランド・バッファ割当てを必ず使用す
る必要がある。次にブロック１１４に進み、リターンし
て、図５に関して述べたように、命令をディスパッチで
きるようになる。
【００４１】再びブロック１０４を参照すると、命令デ
ィスパッチ・バッファ内の先行する宛先オペランドのう
ちで現ソース・オペランドに等しいものがない場合、ブ
ロック１０８に進む。ブロック１０８で、このソース・
オペランド用の命令バッファがバッファ・インデックス
内ですでに割り当てられているか否か判定する。そうで
ある場合、ブロック１１０に進む。ブロック１１０で、
ソース・オペランド指定をバッファ・インデックス内に
割り当てられたバッファに設定する。次にブロック１１
４に進み、リターンする。このようにして、現命令中で
ソースとして機能する先行宛先に中間記憶バッファが割
り当てられているとき、先行する命令がディスパッチさ
れている場合でも、適切な中間記憶バッファの識別を行
うことができる。
ィスパッチ・バッファ内の先行する宛先オペランドのう
ちで現ソース・オペランドに等しいものがない場合、ブ
ロック１０８に進む。ブロック１０８で、このソース・
オペランド用の命令バッファがバッファ・インデックス
内ですでに割り当てられているか否か判定する。そうで
ある場合、ブロック１１０に進む。ブロック１１０で、
ソース・オペランド指定をバッファ・インデックス内に
割り当てられたバッファに設定する。次にブロック１１
４に進み、リターンする。このようにして、現命令中で
ソースとして機能する先行宛先に中間記憶バッファが割
り当てられているとき、先行する命令がディスパッチさ
れている場合でも、適切な中間記憶バッファの識別を行
うことができる。
【００４２】最後に、再度ブロック１０８を参照する
と、識別されたソース・オペランド用のバッファがバッ
ファ・インデックス内で割り当てられていない場合、ブ
ロック１１２に進む。ブロック１１２で、ソース・オペ
ランド指定を汎用レジスタ・ファイル内の指定された汎
用レジスタに設定する。次にブロック１１４で、リター
ンする。
と、識別されたソース・オペランド用のバッファがバッ
ファ・インデックス内で割り当てられていない場合、ブ
ロック１１２に進む。ブロック１１２で、ソース・オペ
ランド指定を汎用レジスタ・ファイル内の指定された汎
用レジスタに設定する。次にブロック１１４で、リター
ンする。
【００４３】本発明のフローチャート中のプロセスを順
次説明したが、命令ディスパッチの効率を上げるため、
先行する命令オペランドが現ソース・オペランドに等し
いか否か、命令バッファがバッファ・インデックス内で
すでに割り当てられているか否か、あるいは現ソース・
オペランドを指定するために汎用レジスタを指定する必
要があるか否かの判定が通常は並列に行われ、プロセス
の効率が大幅に高まることが、当業者には理解されよ
う。
次説明したが、命令ディスパッチの効率を上げるため、
先行する命令オペランドが現ソース・オペランドに等し
いか否か、命令バッファがバッファ・インデックス内で
すでに割り当てられているか否か、あるいは現ソース・
オペランドを指定するために汎用レジスタを指定する必
要があるか否かの判定が通常は並列に行われ、プロセス
の効率が大幅に高まることが、当業者には理解されよ
う。
【図１】本発明の方法およびシステムを実施するために
利用されるスーパースカラ・データ処理システムの高水
準ブロック図である。
利用されるスーパースカラ・データ処理システムの高水
準ブロック図である。
【図２】本発明の方法およびシステムを実施するために
利用される図１のスーパースカラ・データ処理システム
の命令ディスパッチ回路のさらに詳細なブロック図であ
る。
利用される図１のスーパースカラ・データ処理システム
の命令ディスパッチ回路のさらに詳細なブロック図であ
る。
【図３】本発明の方法およびシステムによる図１のスー
パースカラ・データ処理システム内の中間記憶バッファ
の利用法を示す高水準ブロック図である。
パースカラ・データ処理システム内の中間記憶バッファ
の利用法を示す高水準ブロック図である。
【図４】本発明の方法およびシステムによるディスパッ
チ制御プロセスの概略図である。
チ制御プロセスの概略図である。
【図５】本発明の方法およびシステムによる単一サイク
ル命令ディスパッチのプロセスを示す論理フローチャー
トである。
ル命令ディスパッチのプロセスを示す論理フローチャー
トである。
【図６】本発明の方法およびシステムによる選択された
命令中のソース・オペランドを指定するプロセスを示す
論理フローチャートである。
命令中のソース・オペランドを指定するプロセスを示す
論理フローチャートである。
１０ スーパースカラ・データ処理システム １８ メモリ ２０ キャッシュ／メモリ・インタフェース ２２ 命令ディスパッチ機構 ２４ 実行ユニット ２６ 浮動小数点処理ユニット ２８ ロード／記憶ユニット ３２ 固定小数点処理ユニット ３６ ブランチ処理ユニット ４０ 浮動小数点中間記憶バッファ ４２ 固定小数点中間記憶バッファ ４４ 浮動小数点汎用レジスタ ４６ 固定小数点汎用レジスタ ４８ 完了バッファ ５８ 中間記憶バッファ・インデックス ６４ 独立バス ７４ 比較ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カウ・チン・チェン アメリカ合衆国78749、テキサス州オース チン、ホイスルストップ・コーヴ 6000 (72)発明者 オーブリー・ディー・オグデン アメリカ合衆国78681、テキサス州ラウン ド・ロック、ストーンリース・ドライブ 1905 (72)発明者 アリー・エイ・ポウルセパンジ アメリカ合衆国78758、テキサス州オース チン、ブラチェッタ・ドライブ 11606 (72)発明者 ポール・カングオ・トゥー アメリカ合衆国78759、テキサス州オース チン、シエラ・オークス 10705 (72)発明者 ドナルド・イー・ウォールデッカー アメリカ合衆国78681、テキサス州ラン ド・ロック、アロウヘッド・サークル 3306
Claims (10)
- 【請求項１】アプリケーションによって指定された順序
で一連のスカラ命令を取り出し、一群の前記スカラ命令
を複数の実行ユニットに同時にディスパッチすることが
できる、スーパースカラ・プロセッサ・システムにおけ
る命令ディスパッチ効率を向上させる方法であって、 前記スーパースカラ・プロセッサ・システム内に、複数
の中間記憶バッファを提供するステップと、 前記複数の中間記憶バッファのそれぞれを、独立バスを
介して前記複数の実行ユニットのそれぞれに結合するス
テップと、 前記一群のスカラ命令のうちの選択された命令を、前記
複数の実行ユニットのうちの選択された実行ユニットに
適宜ディスパッチするステップと、 前記ディスパッチされた各スカラ命令の実行結果を、独
立バスを介して、前記複数の実行ユニットのうちの１つ
から前記複数の中間記憶バッファのうちの指定された１
つに転送するステップとを含み、 前記複数の実行ユニット間でのアクセスに対する競合な
しに前記結果を記憶することができ、前記複数の実行ユ
ニットのそれぞれに前記結果が利用できることを特徴と
する方法。 - 【請求項２】前記ディスパッチされた各スカラ命令の実
行結果を、前記複数の中間記憶バッファから、選択され
た汎用レジスタに転送するステップをさらに含む請求項
１に記載のスーパースカラ・プロセッサ・システムにお
ける命令ディスパッチ効率を向上させる方法。 - 【請求項３】前記スーパースカラ・プロセッサ・システ
ム内に複数の中間記憶バッファを提供する前記ステップ
が、前記スーパースカラ・プロセッサ・システム内に１
２個の中間記憶バッファを提供するステップを含む請求
項１に記載のスーパースカラ・プロセッサ・システムに
おける命令ディスパッチ効率を向上させる方法。 - 【請求項４】前記複数の中間記憶バッファのそれぞれを
独立バスを介して前記複数の実行ユニットのそれぞれに
結合する前記ステップが、１２本の独立バスを前記複数
の実行ユニットのそれぞれに結合するステップを含み、
前記１２本の独立バスがそれぞれ前記１２個の中間記憶
バッファのうちの１つに結合されることを特徴とする、
請求項３に記載の、スーパースカラ・プロセッサ・シス
テムにおける命令ディスパッチ効率を向上させる方法。 - 【請求項５】前記ディスパッチされた各スカラ命令の実
行結果を独立バスを介して前記複数の実行ユニットのう
ちの１つから前記複数の中間記憶バッファのうちの指定
された１つに転送する前記ステップが、前記転送に応答
して、前記独立バス上のデータが有効であることを示す
指示を提供するステップをさらに含む請求項１に記載の
スーパースカラ・プロセッサ・システムにおける命令デ
ィスパッチ効率を向上させる方法。 - 【請求項６】アプリケーションによって指定された順序
で一連のスカラ命令を取り出し、一群の前記スカラ命令
を複数の実行ユニットに同時にディスパッチすることが
できる、スーパースカラ・プロセッサ・システムにおけ
る命令ディスパッチ効率を向上させるシステムであっ
て、 前記スーパースカラ・プロセッサ・システム内の複数の
中間記憶バッファと、 前記複数の中間記憶バッファのそれぞれを、独立バスを
介して前記複数の実行ユニットのそれぞれに結合する手
段と、 前記１群のスカラ命令のうちの選択された命令を、前記
複数の実行ユニットのうちの選択された実行ユニットに
適宜ディスパッチする手段と、 前記ディスパッチされた各スカラ命令の実行結果を、独
立バスを介して、前記複数の実行ユニットのうちの１つ
から前記複数の中間記憶バッファのうちの指定された１
つに転送する手段とを備え、 前記複数の実行ユニット間でのアクセスに対する競合な
しに前記結果を記憶することができ、前記複数の実行ユ
ニットのそれぞれに前記結果が利用できることを特徴と
するシステム。 - 【請求項７】前記ディスパッチされた各スカラ命令の実
行結果を、前記複数の中間記憶バッファから、選択され
た汎用レジスタに転送する手段をさらに備える請求項６
に記載のスーパースカラ・プロセッサ・システムにおけ
る命令ディスパッチ効率を向上させるシステム。 - 【請求項８】前記スーパースカラ・プロセッサ・システ
ム内に複数の中間記憶バッファを提供する前記手段が、
前記スーパースカラ・プロセッサ・システム内に１２個
の中間記憶バッファを提供する手段を備える請求項６に
記載のスーパースカラ・プロセッサ・システムにおける
命令ディスパッチ効率を向上させるシステム。 - 【請求項９】前記複数の中間記憶バッファのそれぞれ
を、独立バスを介して前記複数の実行ユニットのそれぞ
れに結合する前記手段が、前記複数の実行ユニットのそ
れぞれに結合され、それぞれ前記１２個の中間記憶バッ
ファのうちの１つに結合された、１２本の独立バスを備
えることを特徴とする、請求項８に記載の、スーパース
カラ・プロセッサ・システムにおける命令ディスパッチ
効率を向上させるシステム。 - 【請求項１０】前記ディスパッチされた各スカラ命令の
実行結果を独立バスを介して前記複数の実行ユニットの
うちの１つから前記複数の中間記憶バッファのうちの指
定された１つに転送する前記手段が、前記転送に応答し
て、前記独立バス上のデータが有効であることを示す指
示を提供する手段をさらに含む請求項６に記載のスーパ
ースカラ・プロセッサ・システムにおける命令ディスパ
ッチ効率を向上させるシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1865 | 1993-01-08 | ||
| US08/001,865 US5898882A (en) | 1993-01-08 | 1993-01-08 | Method and system for enhanced instruction dispatch in a superscalar processor system utilizing independently accessed intermediate storage |
| US001865 | 1993-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06242954A true JPH06242954A (ja) | 1994-09-02 |
| JP2783505B2 JP2783505B2 (ja) | 1998-08-06 |
Family
ID=21698179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325212A Expired - Lifetime JP2783505B2 (ja) | 1993-01-08 | 1993-12-22 | 独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステム |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US5898882A (ja) |
| EP (1) | EP0605866B1 (ja) |
| JP (1) | JP2783505B2 (ja) |
| KR (1) | KR0124812B1 (ja) |
| CN (1) | CN1047245C (ja) |
| AT (1) | ATE182013T1 (ja) |
| CA (1) | CA2107306A1 (ja) |
| DE (1) | DE69325566T2 (ja) |
| TW (1) | TW280879B (ja) |
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| KR100411402B1 (ko) * | 1995-01-26 | 2004-03-20 | 선 마이크로시스템즈 인코퍼레이티드 | 파이프라인방식의프로세서에서잘못예측된분기로부터의복원방법및장치 |
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- 1993-12-20 KR KR1019930028552A patent/KR0124812B1/ko not_active IP Right Cessation
- 1993-12-22 JP JP5325212A patent/JP2783505B2/ja not_active Expired - Lifetime
- 1993-12-27 EP EP93120931A patent/EP0605866B1/en not_active Expired - Lifetime
- 1993-12-27 AT AT93120931T patent/ATE182013T1/de not_active IP Right Cessation
- 1993-12-27 DE DE69325566T patent/DE69325566T2/de not_active Expired - Fee Related
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-
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- 1994-01-06 CN CN94100117A patent/CN1047245C/zh not_active Expired - Fee Related
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