JPH04503582A - コンピュータの分散型パイプライン制御装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピュータの　刑バイブライン１　″　び　ゞｌ吸Ω宣量 本発明は、一般的にはコンピュータに関し、具体的にはコンピュータの効率的な パイプライン制御に関する。

複雑命令集合コンピュータ（ＣＩＳＣ）アーキテクチャの単サイクル実現には深 いパイプラインが必要である。Ｃｌ５Ｃアーキテクチヤによって直接支援されて いる複雑な特権及び保護検査及び強力なメモリ管理システムに、普通のパイプラ イン技術を組合わせると極めて複雑になる。現在の技術ではパイプラインは多重 チップ境界交差の効果を含まなければならない。

これらの交差を可能な限り多く排除すべく高レベルのＶＬＳ　Ｉ集積が選択され ている。システムが比較的少数のデバイスしか含んでいないと、全ての目的のた めの専用バスを走らせるのに充分な信号ビンは存在しない。これはバスを多目的 に使用しなければならないこと、従って集中制御及びスケジューリングメカニズ ム設計プロセスが極めて複雑になることを意味している。

及豆二里！ 本発明は、プロセッサ内の機能ユニット全体に分散するパイプライン制御システ ムを提供する。各ユニットは、それ自身のインタロック及びパイプラインタイミ ングを限定する。このタイミングは、集中制御装置内で正確に監視することはな い。機能ユニットは自律性であるので、自分以外の全てのユニットが各命令をど のように処理するのかの詳細を正確に知る必要がなく、パイプラインタイミング の複雑なシミュレーションが大幅に減少する。本発明は、発生させてはならない 機械状態に対する変更のバックアウトを可能ならしめることによって、パイプラ インの分散制御を支援する。本発明は、複雑な特別なパイプライン制御論理では なく一般化された技術を使用し、それによってパイプラインの正しい動作をより 有望ならしめている。

不要の変化をバックアウトする能力と組合わされた分散制御によって順不同な実 行、ペナルティサイクル、及び機能ユニット内及び機能ユニット間の命令の並列 処理の領域における性能に重要な長所を得ることができる。これらの能力を実現 するための付加的なコスト及び複雑さは極めて僅かである。

詳述すれば、デコーダ論理は各々が対応付けられたタグを有する疑似演算（ｐ− ｏｐまたはｐ−ｏｐｓ　）を、独立的にｐ−ｏｐｓを実行できる複数の機能ユニ ットに発行する。任意時点にはｎまでのｐ−ｏｐｓを未済とすることができる。

タグは、２つの未済ｐ−。

ｐｓの相対年齢（時間）を決定できるようにするために順次に発行される。特定 の実施例においては、タグは、少な（とも２ｎの範囲に亙って発行され、リサイ クルされる。この範囲は、単純な減算によって相対年齢を決定可能ならしめるの に充分である。この実施例では、１６タグが発行され、　７　ｐ−ｏｐｓを未済 とすることが許される。

未済ｐ−ｏｐｓは、それらの発行順に引退するａ　ｐ−０ｐＳは、それが完了し た時にのみ、即ち通常は全関連機能ユニットによってそれが終了させられた時に のみ引退することができる。若干の場合には、通常ならば引退資格を有する完了 したｐ−ｏｐｓが、ｌまたはそれ以上の隣接する若いｐ−ｏｐｓも完了するまで 未済に保たれるｌ古の未済ｐ−ｏｐｓのタグが機能ユニットへ通信されるので、 各ユニットは機械の状態を取り消し不能なように変更できるようになった時点を 決定できる。

未済ｐ−ｏｐｓは、もしそれが機能ユニットによって異常に終了させられれば、 打ち切られる。古いｐ”ｏｐｓも、もしそれらの引退が異常に終了するｐ−ｏｐ が成功裏に完了することを条件としているのであれば、打ち切ることができる。

打ち切られる最古の未済ｐ−ｏｐのタグは、機能ユニットへ通信される。これに よって、予期せざるプログラムの迂回及び機械が迂回点へ戻された場合に実行の 打ち切りを可能ならしめる。

ｍ個のプログラマ可視（仮想）レジスタが存在し、またｎまでのレジスタ変更用 ｐ−ｏｐｓが未済であることを許される命令集合アーキテクチャの場合には、少 なくとも（ｍ＋ｎ）個の物理レジスタが設けられる。仮想レジスタを物理レジス タ内に写像（マツピング）するメカニズムが設けられている。この写像は仮想レ ジスタを変更する各ｐ−ｏｐの宛先としてそれまでに未使用の物理レジスタを使 用するために変更されるので、古い仮想レジスタの値をそれが以前に写像されて いた物理レジスタ内に保持することができる。写像内に置換された物理レジスタ を順番に再使用するのであれば、ある物理レジスタを再使用しなければならない 時まで、ある仮想レジスタへ写像されていたｐ−ｏｐが引退または打ち切られる であろうことを保証するための充分な物理レジスタが存在している。仮想対物理 写像を限定するポインタの集合及び使用可能なレジスタのリストがｎ個の最も新 しく発行されたｐ−ｏｐｓ毎に維持されるので、未済のｐ−ｏｐｓを打ち切って 、レジスタ間にデータを移動させることな（仮想レジスタを先行値に戻すことが できるようになる。

プロセッサの状態を戻すことを可能ならしめる別の技術は、書き込み待ち行列の 使用を必要とする。少な（とも発信ｐ−ｏｐ（アドレス及びデータを生成するｐ −ｏｐ　）が未済である期間中に、書き込み予約待ち行列バッファがメモリまた はデータキャッシュへ書き込む。処理が、メモリ書き込みのバックアウトを必要 となり得る点を通過した時だけ、書き込み予約待ち行列エントリをメモリへ出力 する。もし発信ｐ−ｏｐが打ち切られれば待ち行列エントリは待ち行列から削除 される。若い読み出しｐ−ｏｐが、未済書き込みｐ−ｏｐによって書き込まれる メモリ位置へのアクセスを探索する場合には、書き込み予約待ち行列内に記憶さ れているデータが読み出しｐ−ｏｐへ供給される。もし書き込みｐ−ｏｐが引退 すれば読み出しｐ−ｏｐは、その引退を待機することなく正しいデータを取得し ている。反対に、もし書き込みｐ”ｏｐが打ち切られれば若い読み出しｐ−ｏｐ も打ち切られ、　Ｆ！１械状態は書き込み前の点へ成功裏に戻される。　゛本発 明の本質及び長所の更なる理解は、以下の説明及び図面を参照することによって 実現されよう。

図面の簡単な説明 図１は、本発明を組み入れたコンピュータシステムのブロック線図、 図２は、デコーダ（ＤＥＣ）の高レベルブロック線図、図３は、ＤＥＣの詳細な ブロック線図、図４も、ＤＥＣの詳細なブロック線図、図５も、ＤＥＣの詳細な ブロック線図、図６Ａ−Ｂは、特定シーケンスの追跡を示すブロック線図、図７ Ａ−Ｂも、特定シーケンスの追跡を示すブロック線図、図８は、レジスタ再割当 てを示す概要図、図９は、メモリ及びキャッシュ制御装置（ＭＣＣ）のブロック 線図、 図１０は、整数実行ユニット（ＩＥＵ）のブロック線図。

図１１は、図１０の整数実行ユニット（Ｉ　ＥｔＪ）のブロック線図の続き。

表９呈至久双」 表１は、ｐ−ｏｐバスフォーマット。

表２は、物理アドレスバス（ＰＡｄｅＢｕｓｌフォーマット、表３は、データキ ャッシュバス（ＤＩＯＢｕｓｌ　フォーマット、表４は、データ交換バス（ＤＸ Ｂｕｓｌフォーマット、表５は、ＩＥＬＩ終端バスフォーマット、表６は、ＡＰ 終端バスフォーマット、 表７は、ｐ−ｏｐ発行及び終端のシーケンス。

！篤ヨ 乞ムニム五盟１ 図１は、本発明を組み入れたＣＰｔＪ　１０のブロック線図である。Ｆ８６と呼 ばれることもあるＣＰＵは、カリフォルニア州すンタクララのインテル・コーポ レーションから１９８６年に刊行されたＩｎｔｅｌ　８０３８６プログラマーズ リフアレンスマニユアルに記載されているＩｎｔｅｌ　８０３８６の命令集合と 互換性のある命令集合（マクロ命令）を実行するように設計されている。図中の 各ブロックは、一般的に現在具体化されている分離した集積回路チップまたはチ ップ群に対応する。ＣＰＵは、システムバス１１を介してメモリ制御装置、Ｉ１ ０デバイス、及び多分他のＣＰＬＩのような外部デバイスと通信する０機能ユニ ットの下部に示す参照番号は、これらの外部デバイスではないＣＰｔＪ１０内の 要素を意味するものと理解されたい。

命令デコーダ（ＤＥＣ）１２は命令取り込み、命令デコード及びバイブライン制 御を遂行する。ＤＥＣ１２は、３つまでの同時命令の流れの命令先取りを任意選 択的に交互配置する。

ＤＥＣ１２は、完全に連想型の分岐予測キャッシュ（ＢＰＣ１１３を含む、ＢＰ Ｃは集積された構造であり、分岐履歴データ、物理分岐目標アドレス、及び分岐 目標バッファを各キャッシュメモリ毎に含む。分岐命令がデコードされると、Ｂ ＰＣはその分岐に関する情報を調べる。予測される方向には無関係に分岐は単一 のサイクル中に実行され、パイプラインバブルを生じさせることはない。

各サイクルに、ＢＰＣ内の３つの命令バッファまたは分岐目標バッファの１つか らマクロ命令が選択される。このマクロ命令はデコードされ、疑似ｏｐ　（ｐ− ａｐｌ　とも、または命令もしくは演算とも呼ばれることがある内部９６ビツト デコ一ド済命令語にアセンブルされ、各種機能ユニットヘディスパツチされる。

命令のデコードは、一般に単一サイクルレートで進められる。

ＤＥＣ１２が発行する各ｐ−ｏｐには、機械内で現在未済の各ｐ−ｏｐを独特に 識別するタグを与えられる。タグは昇順で発行され任意の２つのタグの相対年齢 を容易に決定できるようにしている。チップ間のバストランザクションは発信ｐ −ｏｐのタグを含む０機能ユニットは、ｐ−ｏｐ、アドレス、及びオペランドと これらのタグとを組（対）にする。

ＤＥＣ１２はまた未済ｐ−ｏｐのステータスの追跡と、パイプラインの制御と、 必要に応じての例外処理の呼出しとに責を負っている。

アドレス準備ユニット（ＡＰ）　１５は実行アドレスを計算し。

、セグメント再配置を遂行し、要求時ページングされるメモリ管理システムを実 現する。ＡＰは変換索引バッファｆＴＬＢ）を含む。

整数実行ユニットｆＩＥＬＩ）　１７は殆どの整数命令の単一サイクル実行を遂 行する。ＩＥＬＩは、８Ｘ３２乗算器及び累算器アレイ、並びに乗算命令及び除 算命令のマイクロコードを含む。パイプライン制御アーキテクチャは、ＩＥＬＩ の整数命令の並列実行及び順不同の実行の両方または何れか一方の遂行を可能な らしめる。

数値プロセッサ（ＮＰ）２０は、任意選択的に、ＣＰＵ内に含ませることができ る。これはＩ　ＥＥＥ浮動小数点標準を高性能に実現する。ＮＰはパイプライン 内に集積され、命令及びオペランドの転送に関して何等の特別なオーバヘッドも 賦課しない、整数ｆＩＥＬｌ＋及び浮動小数点（ＮＰ）命令は同時に遂行される 。

メモリ及びキャッシュ制御装置（ＭＣＣ）　２５は、命令及びデータキャッシュ を制御する責を負い、キャッシュコヒーレンシープロトコルを実現する。ＭＣＣ はシステムバス１１へのインタフェースを制御して、キャッシュとメモリとの間 の高速車−及びブロックモード転送を支援する。後述するように、ＭＣＣは、整 数、浮動小数点、及びシステム書き込みのための書き込み予約表をも含み、また リードアフタライト短絡回路経路を含む。

命令キャッシュサブシステムは、タグＲＡＭチップ（ＩＴＡＧ）２７及びキャツ シュＲＡＭチップ（ＩＣＡＣＨＥ）　３０を含む、工ＴＡＧ　２７内の各エント リは、ＩＣＡＣＨＥ　３０内の対応する線のためのアドレスタグ、有効ビット、 及びアテンションビットを含む。アテンションビットは、ＤＥＣチップもＢＰＣ 内にキャッシュされたこの線からのデータを有することができることを指示する 。ＩＴＡＧ２７は、命令流アドレスレジスタ３１の集合をも含み、各レジスタは ３つのどうあっても未済の流れの１つ１つに対応付けられた取り込みアドレスを 含む。

データキャッシュサブシステムは、タグＲＡＭチップｆＤＴＡＧ１３２及びキャ ツシュＲＡＭチップ（ＤＣＡＣＨＥ）　３５を含む。ＤＴＡＧ　３２は、ＤＣＡ ＣＨＥ　３５内の各線のためのアドレスタグ及び線状態ビットを含む、考えられ る線状態は、欠落、共用読み出し、オウンドクリーン、及びオウンドダーティー であり、ライトバックマルチプロセッサキャッシュコヒーレンシープロトコル（ 変更された書き込み１度）を支援する。タグＲＡＭはデュアルポート型であり、 単一のサイクル中にＣＰＵ及びバスの両者がキャッシュルックアップをスヌーブ することを可能ならしめる。データキャッシュインタフェース（ＤＣＩＩチップ ３７はＤＣＡＣＨＥ　３５をシステムバス１１へインタフェースする。

各機能ユニットは、電力及び接地ブレーン、並びに組合わされた減結合コンデン サを含む特注のセラミックＰＧＡ内にパッケージされている。ビンのほぼ２５％ は電力及び接地に当てられている。０．８ミクロン乃至１．２ミクロンプロセス の場合Ｉ１０遅延はオンチップ限界経路と対等である。チップ間Ｉ１０はパイプ ライン内に組み込まれているので機械にサイクル時間を付加しない、ＩＣＡＣＨ Ｅ　３０及びＤＣＡＣＨＥ　３５は普通のスタティックＲＡＭを使用している。

種々の機能ユニット間の通信は多数の内部バスを介して遂行される。これらには 、命令取り込み用６４ビツトＩ　ＦＥＴＣＨＤＡＴＡバス５０１発行されたｐ− ｏｐｓをＡＰ、ＩＥＵ、ＭＣＣ及びＮＰへ通信する１０４ビットｐ−ｏｐパス５ ２、未済ｐ−ｏｐｓ情報をＡＰ、ＩＥｔＪ、ＭＣＣ及びＮＰへ通信する５ビツト タグ状態バス５３、物理アドレスを通信する３２ビツト物理アドレスバス（ＰＡ ｄｒＢｕｓｌ　５５、データキャッシュ転送用６４ビツト（各方向に３２ビツト ）データキャッシニバス（ＤＩＯＢｕｓ）、チップ間交換用３２とットデータ交 換バス（ＤＸＢｕｓｌ　５８、キャッシュ／メモリ更新用６４とットバス、及び 複数の終了バス（即ち各機能ユニットからＤＥＣ１２までのＡＰ終了バス６０％ 　ＩＥＬＩ終了バス６２、ＮＰ終了バス６３、及びＭＣＣ終了バス６５）が含ま れる。これらのバスの若干は全幅であり、若干は半幅（時間多重化）である。一 般的に、機能ユニット間の対話は内部プロセッサバス上に充分に限定されたトラ ンザク。

ジョンに制限される。

複数のこれらのバスの詳細に関しては後述する。標準ＣＭＯＳスタイル時間多重 化Ｉ１０の使用方法によれば、転送はシステムクロックのフェーズ１　（φ１） とフェーズ２（φ２）との間の境界で発生することを暗示している。φ２転送は 、送信チップがφ１の終りの前に有効データをそのＩ１０ドライバへ準備する必 要がある。有効データは後続ψ２中に受信チップのＩ１０受信器によって供給さ れる。φ１転送は丁度反対のタイミングである。

表１〜６はそれぞれ、ｐ−ｏｐババス２、ＰＡｄｒＢｕｓ５５、ＤＩＯＢｕｓ５ ７、ＤＸＢｕｓ５８、ＩＥＬＩ終了バス６２、及びＡＰ終了バス６０のバスフォ ーマットを示す。

バイブライン匍　システムの プロセッサのパイプライン制御は上述の機能ユニットにまたがって分散している 。パイプラインの集中スケジューリングまたはスコアボーディングは遂行されな い。ＤＥＣ１２はアーキテクチャ内の若干の総合資源制約を観測し、資源制限を 犯すｐ−ｏｐの発行を適時遅らせる。各機能ユニットは、それ自身の内部操作を スケジュールする責を負う、インクロック検査はローカルレベルで遂行される。

深くパイプライン化された機械では、パイプラインの種々の段階における例外検 出が制御に重大な困難をもたらす、各段階は、他の段階が未だに先行命令の例外 を検出できる間は、状態の変更を遅らせるに当たって注意深くなければならない 。専用制御論理が一般的であり、パイプラインシミュレーションを注意深（遂行 しなければならない。

プロセッサは、単純で、一般的で且つパワフルな幾つかの技術を使用してこの複 雑さを処理する。ＤＥＣ１２はデコードされた命令（ｐ−ｏｐｓ）を発行し、機 能ユニットは他の機能ユニットによる例外の検出の結果には拘りなくアドレス及 びオペランドを処理する。前述のように、各ｐ−ｏｐにはそれが発行される時に ＤＥＣ１２によってタグが割り当てられており、ＤＥＣはこのタグを使用してｐ −ｏｐを追跡する。

ＤＥＣ１２は、実行が例外の点を過ぎて進行した時点を決定する責を負う。以下 に説明する技術を使用してＤＥＣは機械の状態を、例外を生じさせたｐ−ｏｐの 直前の点（障害例外）または後続点（トラップ例外）に復元する。

上述したように、各機能ユニットはＤＥＣ１２へ戻る終了パスを有している。こ れらのバス上の信号は（タグによって）ｐ−ｏｐが完了した時点と、そのユニッ トによってどの例外（もしあれば）が検出されたのかを指示する。ＤＥＣはこの 情報を使用して１機械内でどのｐ−ｏｐｓが未済であるかを追跡し、資源制約を 追跡し、そして例外処理を開始しなければならない時点を決定する。

異常終了に応答してＤＥＣ１２は、機械の状態を例外の点へ戻し、例外ハンドラ を呼出して異なる命令流かまたはマイクロ命令のシーケンスの何れかを発行し始 める。プロセッサは５つの一般的メカニズムの１またはそれ以上を使用して、異 常終了へのＤＥＣの応答の部分としての特定状態へ機械を戻すことができるよう にする。これらは打ち切りサイクルの発行、レジスタの再割り当て、書き込み予 約表の使用、履歴スタックの使用、及び機能ユニット直列化である。

打ち切りサイクルは、ＤＥＣ１２が発行した命令を機械から一掃しなければなら ない時にＤＥＣが発行する。打ち切りサイクル中に、完了することを許すべき命 令と機械から追放しなければならない命令との間の境界を識別するタグが全ての 機能ユニットに供給される。

レジスタ再割り当ては、一般的レジスタファイル及びセグメントレジスタファイ ルの状態を復元し、打ち切らなければならない命令のために行われた変更を流出 させるために使用される。機能ユニットは、命令集合が指定するよりも多くの物 理的に使用可能なレジスタを有している。ＤＥＣ１２は、プログラマ可視（もし くは仮５）レジスタを物理レジスタへ写像するポインタの集合を維持している。

デコードされた命令をアセンブルするに当たってＤＥＣは、適切な物理レジスタ 番号をレジスタ指定フィールドに置換する。

仮想レジスタを変更する場合、ＤＥＣは先ず新しい物理レジスタを割り当て、ポ インタ集合を変更し、割り当てられたレジスタ番号を宛先レジスタとして使用す る。命令の実行の後でも古い物理レジスタは未だ仮想レジスタの変更された値を 含んでいる。レジスタ変更をバックアウトするためには、ＤＥＣはポインタ集合 を命令発行前の値に復元しなければならない。

解放された物理レジスタは、物理レジスタの内容を必要としなくなった後までそ れらが自由リストの先頭に現れることがないように充分に長くした自由リストの 終りに配置される。ＤＥＣは、以下に説明するように、ポインタ値の履歴スタッ クを維持している。

書き込み予約表はＭＣＣ２５において使用され、その書き込みを打ち切ってはな らないことが知られるまでデータ書き込みを待機させる。ＭＣＣは内部データバ ス上のアドレス及びオペランドを受信し、それらをタグによって突き合わせ、そ のようにしても安全である場合に不可逆書き込みを遂行する。

履歴スタックは、レジスタ再割り当てポインタ、フラグレジスタ、及びプログラ ムカウンタのような雑機械状態を保管及び復元するために使用される。

稀にしか変更されない機械状態の場合、値の履歴スタックのコストは無視される 。これらの場合、変更を遂行する機能ユニット（そしてそのユニットだけ）が処 理を停止し、機械内の最古の未済命令のタグ（ＤＥＣから供給される）が各サイ クルに調べられて機械内の全ての古い命令が成功裏に完了した時点が決定される 。この時点になると機械状態の古い値を予約する必要はな（なり、また機能ユニ ットは機械状態の不可逆な変更を行う。

状態変更をパックアウトする能力と組合わされた分散型パイプライン制御スキー ムは、多くの性能最適化を可能にする。

各機能ユニットは全てのｐ−ｏｐｓを受信できるが、実際にそのユニットにおい て処理を必要とするｐ−ｏｐｓだけを処理する。これは１段が有用な作業を行う と否とに拘らず命令が全ての段を通って流れる普通のパイプラインとは対照的で ある。

更に各ユニットは、全ての入力オペランドが使用可能になると直ちに演算を遂行 する。直ちに実行する準備が整っていないｐ−ｏｐｓはそのユニットのｐ−ｏｐ 待ち行列内に記憶される。完了すると、その結果はさらなる処理を行うために次 の段に渡され、次の演算が調べられる。１つの段は、その段が実行するために使 用可能な何ものをも有していない場合に限って実行を停止する。

この挙動によって機能ユニット間で順不同の実行が可能になる。例えばアドレス 生成インクロックを有するメモリ書き込みの場合、ＡＰはメモリアドレスを計算 することはできないであろう。しかしＩＥｔＪはデータを供給することができ、 直ちにそれを行い、その後送の命令へ継続する。ＡＰのインクロックは他のパイ プライン最内にパイプラインバブルを作成する必要はない。後刻、ＩＥｔＪは乗 算の遂行を遅らせるか、またはメモリオペランドを待機することができる。この 時点でＡＰはＩＥＴＪに追いつく機会を有する。

特定の機能ユニットの観点からすれば、これは複雑な概念ではない。機能ユニッ トは局部的に決定を行い、それが命令を完全に順不同ならしめているかも知れな いことに全く気付かない。パイプライン制御メカニズムは、順不同に実行された 命令によって行われた変更を流出させ得ることを保証する。機能ユニットは特別 な検査は行わない。

機能ユニット間の順不同な実行は、プロセッサ内で行われる分散した決定の結果 として自由に発生する。１つの機能ユニット内においてさえ、命令は安全に順不 同で実行し得る。ＩＥＵ１７は、この内部順不同実行の例を提供する。ＩＥｔＪ はその命令待ち行列の先頭を調べて、その実行準備が整っているか否かを見出す 。もしデータインクロックが直ちに実行することを阻止していれば、ＩＥＬＩは 次に若い命令を調べて、その実行準備が整っているか否かを見出す、このプロセ スは実行できる命令を見出すまで続けられる。ＩＥＬＩは、実行の準備が整って いる使用可能な命令が存在しない場合に限ってデータインクロックペナルティを 支払う。

たとえＩＥＬＩがインクロックペナルティを払ったとしても、それはプロセッサ が全体として１つのサイクルを失ったことを意味するものではない。たとえＩＥ Ｕが遅れたとしても、後にＩＥＬＩを必要としない命令が発行された時に追いつ くことができる。最後に、１または複数のペナルティサイクルは、ＡＰ１５から の１または複数のペナルティサイクルと重なり合うことができる。

命令を順不同に実行することを選択する機能ユニットの特別な場合は１機能ユニ ット内における命令の並列実行である。即ち、この概念は、複数のサイクルを要 する命令に適用される。

他の単一サイクル命令の並列実行は、多重サイクル命令が１サイクルの実効スル ーブツトを有することを可能にする。

ＤＣａｃｈｅミスは、通常は全キャッシュミスペナルティのためにバイブライン を停止させる。機能ユニットがキャッシュデータを用いずに実行できる演算を見 出すことができる範囲までキャッシュミスペナルティは減少される。このことは ＡＰチップのＴＬＢにおけるミスに関しても真である。これらの場合は、ペナル ティサイクルの数が通常かなり高くそれらを有用作業に完全に重ね合わせること が困難な他の場合とは異なる。

０　バスフォーマット 表１にｐ−ｏｐババス２のフォーマットを示す、このバスは５２ビツト幅であり 、時間多重化されたバスである。ＤＥＣ１２は単独でこのバスを駆動してｐ−ｏ ｐｓをＡＰ、ＩＥＬＩ、及びＮＰへ発行する。バスは標準ＣＭＯＳスタイル時間 多重化Ｉ１０を使用する。

典型的には、１つの３８６／３８７マクロ命令はＤＥＣによって関連機能ユニッ トへ発行される１つのｐ−ｏｐに変換される。若干の場合には、１つのマクロ命 令が発行済ｐ−ｏｐｓのシーケンスをもたらす。このｐ−ｏｐ発行シーケンスは アトミック（ａｔｏａ＋ｉｃｌであり、即ち１つのマクロ命令のｐ−ｏｐｓの発 行が別のマクロ命令のｐ−ｏｐｓの発行（または例外処理シーケンス）と交互配 置されることはない。

典型的なマクロ命令の場合、１つのｐ−ｏｐは、全ての関連機能ユニットにその マクロ命令の必要演算を遂行可能ならしめるのに充分な情報を含む、これは、メ モリオペランドアドレス計算及びセグメント、発信及び宛先オペランドレジスタ 、ＡＬＬＩ演算、オペランドサイズ、オペランド経路指定、ステータスフラグ変 更、及びｐ−ｏｐフラグ並びに関連した変位及び即値データ値の両方または何れ か一方の指定を含む。Ｎ　Ｐ　ｐ−ｏｐｓもマイクロアドレスを指定する。

殆どのｐ−ｏｐｓは、１クロツクサイクル中に両クロックフェーズ（φｌ及びφ ２）を使用してｐ−ｏｐババス上転送される。φ１はｐ−ｏｐ内に含まれる殆ど 全ての制御情報を転送するために使用され、φ２は変位及び即値の両方または何 れか一方を（制御情報の僅かな雑特別ビットと共に）転送するために使用される 。変位及び即値の両方を含むｐ−ｏｐｓの若干の場合（５２ビツトにパックする ことができない）には、即値を転送するために第２クロツクサイクルが使用され る。この第２サイクルは常に第１クロツクサイクルの直後に続く。変位は第１サ イクルのφ２に転送され、即値は第２サイクルのφ２に転送される。

ＤＥＣ１２は、全てのクロックサイクル中にｐ−ｏｐババス駆動する。通常はこ れは正常ｐ−ｏｐであるが、ＤＥＣが正常ｐ−ｏｐを発行する準備が整っていな いか、または発行できないサイクル中は、ＤＥＣは代わりに空ｐ−ｏｐを送る。

Ｐ−ｏｐ内に情報をエンコードすることのフィロソフイは、何よりも先ずあるク ロックサイクル内の可能な限り早い時点にエンコードされていないか、または迅 速にデコードできる形状で制御情報を供給することである。これは特に各機能ユ ニットにおける速さが臨界的な演算の開始に関して、及び変位及び即値の抽出と 適切なアドレス及びデータオペランドの導出とに関して真である。それ程臨界的 ではない制御情報だけがφ２中に転送されるが、一般的にはφ２中には各機能ユ ニットはレジスタ及びｐ”ｏｐの両方からのオペランドのアセンブル／取り込み を行って１次のφｌに各機能ユニットが内部計算等を開始できるようにすべきで ある。

前述のように殆どのマクロ命令は単一のｐ−ｏｐに変換される。これは若干のよ り複雑なマイクロ命令を含み、この複雑さはマイクロ命令を介して機能ユニット の１つにおいて処理（例えば、ＩＥＵ、ＡＰ内のＰＯＰＡにおける乗算）されな ければならない。しかし可能な場合には、複雑なマクロ命令は、総合的なシーケ ンスには気付くことなく機能ユニットによって独立的に実行されるｐ−ｏｐクシ −ンスに変換される。若干の場合には、例えば複数のレジスタ再割り当てｆｐ− ｏｐ当たり１つだけが許される）、適切なメモリ要求生成のためにＡＰが要求す る複数のｐ−ｏｐフラグまたはＡＰによる複数のレジスタ及びフラグの更新をＡ Ｐに通信する必要がある制御情報の量または本質のために、ｐ−ｏｐクシ−ンス が本質的に必要である。

若干の複雑なマクロ命令の場合、上述の組合わせも発生し得る。即ち、ｐ−ｏｐ のシーケンスが発行され１機能ユニットの１つがマイクロコード内へ進んでマク ロ命令のコア部分または全部を後続するｐ−ｏｐｓと共に実行する。例えばシー ケンスの最初のｐ−ｏｐがＡＰ及びＩＥＬＩによって処理され、別にＡＰはマイ クロコード内へ進んでさらなる演算を遂行する。これらのさらなる演算は発行さ れる後続ｐ−ｏｐＳに対応する。概念的には、シーケンスのｐ−ｏｐｓは機能ユ ニットによって独立的に実行され、この場合にはこれはＩＥＵに関して文字通り 真である。しかしマクロ命令の本質のために、ＡＰはｐ−ｏｐクシ−ンスを大域 的に知る必要がある。従ってこの場合、ＡＰはマイクロコード内へ進み、単純に 後続ｐ−ｏｐｓと同期する。外歓ではＡＰは各ｐ−ｏｐを独立的に実行し終了す るが、内部的にはＡＰはｐ−ｏｐタグと各ｐ−ｏｐの１または２フイールドだけ を使用するのである。

機能ユニットによるｐ−ｏｐｓの発行と認識に関して一般的な性質の２つの付加 的な説明をしておく。第１に、殆どのｐ−ｏｐｓは全ての機能ユニットによるそ れらのｐ−ｏｐ入力待ち行列内への待ち合わせをしない、その結果、各機能ユニ ットは、全てのｐ−ｏｐｓを見ず、処理せず、または時間を消費しない。一般的 な場合には、　ｐ−ｏｐは、ＡＰ及びＩＥＬＩによって、またはＡＰ及びＮＰに よって認識される。若干のｐ−ｏｐｓはＡＰだけが見ればよく、１または２　Ｐ −０１）Ｓは３つの全機能ユニットによって認識される。ＡＰだけが全てのｐ− ｏｐｓを見るのである。

第２に、ＤＥＣが例外処理に入るある理由が存在する場合にはＤＥＣはそのよう にし、ｐ−ｏｐｓに関連するより新しい例外処理の打ち切りを要するかも知れな い未済先行ｐ−ｏｐｓが未だに存在していても、対応付けられたｐ−ｏｐｓを発 行する。一般に、ＤＥＣはマクロ命令の観点から適切な演算を保証するように、 ｐ−ｏｐｓ発行に当たって最低必要な自制を遂行する。

関連点は、微視的観点から（即ち個々のｐ−’ｏｐｓのレベルにおいて）、ＤＥ Ｃが発行できるｐ−ｏｐクシ−ンスに対して、またはそれらの発行のタイミング に対して極めて僅かな見掛は上の制約が存在し、従って機能ユニットが僅かな仮 定をなし得ることである。これは特に、ｐ−ｏｐｓの打ち切りに関して僅かな仮 定をなすことができるという事実に適用される。許される未済ｐ−ｏｐｓの最大 全数及び許される未済ＮＰｐ−ｏｐｓの最大数、及び任意時点にどのｐ−ｏｐｓ が活動／未済であり得るかに関する保証のような最も基本的な制約だけが明白で ある。

適切な巨視的命令実行を保証することに関して、簡単に説明する価値がある１つ の面が存在する。若干のｐ−ｏｐｓは、Ｆ８６マイクロアーキテクチヤがｐ−ｏ ｐによる変更後にバックアウトする能力を支援しないプログラマ可視状態を変更 する。概念的には、これは、ｐ−ｏｐｓが全て実行される前にそのｐ−ｏｐを永 続的に実行することをＤＥＣが保証できるように、機能ユニットのある程度の静 止を必要とする。これは、全ての機能ユニットが静止状態に到達してしまうまで ＤＥＣがそのＩ）−０ｐ（及び全ての後続ｐ−ｏｐｓ）の発行を遅らせるという 一般的な技法では行われない。その代わりとして、所与のｐ−ｏｐに対して静止 を必要とする各ユニットだけによる局所化された（機能ユニット）基準で行われ る。ＤＥＣは関連機能ユニットによって必要な程度の静止を遂行しながら、これ と後続するｐ−ｏｐｓとを発行することができる。更に、静止内に含まれないユ ニットは、後続ｐ−ｏｐｓを完全に実行し続けることができる。

ＤＥＣの　才　Ｏ゛　、　′−１ 桐疑似ｏｐ　（ｐ−ｏｐ）がＤＥＣからＰ−Ｏｐババス上発行されると、それは 適切な機能ユニット（ＡＰ、ＩＥｔＪ、ＮＰ）によって待機させられる０次いで 各機能ユニットは他のユニットにゆるく結合されているｐ−ｏｐの流れを処理し 、各ｐ−ｏｐが完了するとＤＥＣ１２へ終了を通知する。図２にブロック線図で 示すＤＥＣ１２は、フロントエンド１００、デコーダ１０２及びバックエンド１ ０５からなる。図３はＤＥＣフロントエンドを、図４はＤＥＣデコーダを、図４ はＤＥＣバックエンドを示ＤＥＣフロントエンド１００は命令バイトを取り込み 、デコーダへ供給する責を負う。命令はＢＰＣ１３から、またはＩＦＥＴＣＨＤ ＡＴＡバス５０によって供給されている３つの命令バッファの１つから供給され る。命令バイトは、命令をＰＣ（プログラムカウンタ）レジスタ１１２からの情 報に基づいて位置合わせする回転／けた移動論理１１０へ供給される（一時に２ ４バイト）。８バイトがデコーダ１０２へ供給され、デコーダ１０２は命令長を 決定してそれをＰＣ論理１１２へへ通信する。命令が８バイトより長い場合には 、１サイクルに８バイトが通信され、８バイトを超える命令は次のサイクルに通 信される。

フロントエンド論理１１５は流れスタック１１７を制御し、流れアドレスをＩＴ ＡＧ　２７へ供給する。２つまでの未済分岐が、従って３つの未済の流れが存在 可能である。制御論理はどの流れを取り込むのかを指定する命令要求をＩＴＡＧ 　２７内の命令流アドレスレジスタ３１へ発行し、流れを識別する有効ビットを 受信する。ＩＴＡＧがアドレスを供給すると、それは適切なアドレスレジスタを インクリメントさせる。制御論理１１５は、自己修飾コードに関する命令の流れ 内への書き込みを検出するＰＡＤＨ監視論理１２０からの信号も受信する。

ＤＥＣデコーダ１０２はマクロ命令をデコードし、全てのｐ−ｏｐクシ−ンスを ｐ−ｏｐババス２上に発行する。デコーダは、命令レジスタ１３０内にロードさ れている命令バイト（マクロ命令）をフロントエンド１００から受信する。マク ロ命令はデコード論理１３２によってデコードされ、ｐ−ｏｐ型デコード論理１ ３５はｐ−ｏｐ型に関する情報をフロンテンド及びバックエンドへ送信し、一方 命令長デコード論理１３７はフロントエンド内のｐｃ論理１１２と通信する。

デコーダｐ−ｏｐアセンブリ論理１４０はデコード論理１３２からｐ−ｏｐを受 信し、バックエンドからのレジスタ割り当て情報に従ってそれらを変更する。ｐ −ｏｐｓは、ｐ−ｏｐババス２上に駆動されるとｐ−ｏｐ出力待ち行列１４２内 にロードされる。発行は、バックエンドからの制御信号に基づいて発行保持論理 １４５によって遅らされる。

デコーダ１０２は、多重ｐ−ｏｐｓが単一マクロ命令を発生する場合に発行を制 御するシーケンサ１４７を含む。デコード保持論理１５０は、フロントエンドか ら有効命令バイトが到来しない場合に処理を阻止する＊　ｐ−ｏｐの発行に伴っ てデコーダ１０２はタグを割り当てる。タグは循環シーケンスで発行され、従っ て再使用されるが所与の時点には１つのｐ−ｏｐだけがそのタグに対応付けられ ている。タグの範囲は、相対年齢を決定できるように、未済が許されるｐ−ｏｐ の数に対して充分に大きくなければならない。未済ｐ−ｏｐの最大数の少な（と も２倍の範囲とすれば単純な減算によってこのような決定が可能になる。

バックエンド１０５は、全ての未済ｐ−ｏｐｓがＣＰｔＪの周囲に浮動するのを 追跡し続ける。信頼できる動作（ｐ−ｏｐ　、アドレス、及びデータ処理を制御 するＣＰＵのタグ付はスキームに関連する）を保証し、機能ユニット終了によっ て知らされる異常状態を調停し、そして遣切な動作を開始するようにｐ−ｏｐｓ の発行を適切に制御する必要がある。デコーダがｐ−ｏｐを発行すると、それは そのｐ−ｏｐに関する情報と共にバックエンドに渡される。これは上述のタスク を遂行するために必要な正しい動作を識別するのに使用される。

バックエンドは、全ての未済ｐ−ｏｐｓを追跡し続ける追跡論理１６０と、未済 ｐ−ｏｐｓに応答しＣＰＵの正しく且つ信頼できる動作に要求される種々の制約 （後述）を絶えず満足するようにデコーダによる爾後のｐ−ｏｐｓの発行を制御 する保持条件論理１６５とを含む、追跡論理１６０は、最古の未済ｐ−ｏｐのタ グ（Ｏ○タグ）を含む情報をタグステータスバス５３へ供給する。バックエンド は、ｐ”ｏｐｓの打ち切りを処理する打ち切り論理１７０と、後述するポインタ 集合アレイ１７７及び自由リストアレイ１７８を維持するレジスタ再割り当て論 理１７５と、タグステータスバス５３を制御するタグ生成論理１７９をも含む。

バックエンド終了バス論理１８０は各機能ユニットから終了情報を受信し、追跡 論理１６０及び打ち切り論理１７０が各未済ｐ”ｏｐのステータスを維持するこ とを可能ならしめる。若干はある将来時点まで累積される。正常動作中のこの追 跡は主として爾後のｐ−ｏｐｓの発行に影響を与える。しかし対応する終了によ って機能ユニットから異常が通知されると、バックエンドは所与のｐ−ｏｐの多 重異常終了を解決し、適切な応答を開始する。これは、ＣＰＵの状態をｐ”ｏｐ 処理のある先行状態まで戻すように他の全ての機能ユニット（ＭＣＣも含む）へ 打ち切りサイクルを送ることを含む。

追跡論理１６０及び打ち切り論理１７０は、全ての未済ｐ−ｏｐｓに関する特定 情報を記憶するレジスタを含む。これらのレジスタは、未済ｐ−ｏｐｓのタグの ３最下位ビットに対応する番号Ｏ〜７を付された８つの同一レジスタ集合として 編成されている。多くとも７　ｐ−ｏｐｓが未済であることができ、またタグが 準じに発行されるから、相対年齢は位置番号に基づいて決定することができる。

追跡論理１６０は関連論理を有する８つずつの状態レジスタ１９０、終了レジス タ１９２．及びｐ−ｏｐ情報レジスタ１９３を含む。打ち切り論理１７０は関連 論理を有する８つずつの応答選択レジスタ１９５、優先順位論理レジスタ１９７ 、及び終了記憶情報レジスタ１９８を含む。

各状態レジスタ１９０は、その位置に対応するタグを有するｐ−ｏｐが未済であ ればセットされる単一の状態ビットを記憶する。各終了レジスタ１９２は、機能 ユニット当たり１つの終了ビットを記憶する。このビットは機能ユニットがｐ− ｏｐを終了するか、または機能ユニットがｐ−ｏｐに対して動作を起こす必要が ない時にセットされる。

各ｐ−ｏｐ情報レジスタ１９３は対応付けられたｐ−ｏｐに関係する８ビツトを 記憶する。これらは、機能ユニットが操作するｐ−ｏｐのタグの最上位ビット、 ｐ−ｏｐの型（例えば浮動小数点。

分岐）、分岐予測情報、及び打ち切り群ビットを含む。即ち。

“０゛はｐ−ｏｐが最終番号ではな（従って単独では引退できないことを表し、 一方“１”は打ち切り群ビットに“Ｏ”を有する隣接の古いｐ−ｏｐｓを打ち切 ることなくそのｐ−ｏｐを打ち切ることはできないことを表す。

状態ビットの収集は最古の未済ｐ−ｏｐを識別可能ならしめる。ｐ−ｏｐの位置 はタグの３最下位ビットを供給し、情報レジスタは最上位ビットを供給する。状 態ビット及びｐ−ｏｐ情報レジスタ１９３内のビットは、後述するように保持条 件計算論理１６５が保持条件を決定することを可能にする。

各応答選択レジスタ１９５は、どの応答が必要なのかに関する情報をフロントエ ンドに供給する。各優先順位論理レジスタ１９７は、所与のｐ−ｏｐの多重異常 終了に対する応答に対して取るべき適切な動作を指定する。各終了記憶レジスタ １９８は関連ｐ−ｏｐに作用する機能ユニットからの異常終了の詳細を含む詳細 な終了情報を維持する。

打ち切りが発生した場合を除く殆どの場合、機能ユニットは未済ｐ”ｏｐｓのス テータスに関係はない。これに対する主な例外はＭＣＣ２５であり、ＭＣＣはキ ャッシエ内へのメモリ及びＩ１０書き込み及びシステムの残余への出力の両方ま たは何れか一方を実際に遂行するに当たって安全であることを知る必要。

がある。特別な場合にはＡＰ及びＩＥＵも若干のｐ−ｏｐｓを実行することが安 全であることを知る必要がある。これらの要求は全て、Ｏ○タグ及び信号打ち切 りを表すタグステータスバス５３上に各クロックサイクル毎に連続的に情報を発 行するバックエンドによって満足される。

タグステータスバス タグステータスバス５３は５ビツトのバスであり、それらの信号はφ１だけに限 定される。殆どのサイクルにおいてそうであるが、ビットく５〉がＯである時に は、ビット＜４．、Ｏ＞は最古の未済ｐ−ｏｐのタグである○○タグを表す。ビ ットく５〉が１である時には打ち切りが指示され、ビット＜４．、Ｏ＞はｐ−ｏ ｐのタグをもとに戻って打ち切ることを指示する。これは打ち切りタグ（ＡＴａ ｇ）と呼ばれる。打ち切りサイクル中にバックエンド１０５は、デコーダの次の ｐ−ｏｐの発行を無効にし、２つの型の空ｐ−ｏｐｓの１つを発行させる。タグ ステータスバスが、タグ＝ｉを有するｐ−ｏｐが最古の未済ｐ−ｏｐであること を指示している場合には、これは全ての古いｐ−ｏｐｓ　（即ち、４ビツトの２ の補数演算に基づいてタグ〈ｉを有するｐ−ｏｐｓ）は最早未済ではなく、引退 するものと見做すことを意味する。

ｐ−ｏｐ　ｆｉ）を含む全ての若い発行済ｐ−ｏｐｓ　（即ち、タグ≧ｉを有す るｐ−ｏｐｓ）は未済である。勿論これは１発行済で爾後に打ち切られるｐ−ｏ ｐｓを除外する。

未済であると見做すｐ−ｏｐは、それは未だ打ち切り可能であることを意味し、 実際にこれはｐ−ｏｐｓを引退させる時を決定するに当たってバックエンド１０ ５が使用する演算定義である。

全ての機能ユニットによってｐ−ｏｐｓの処理が完了すると、（それらの終了に 基づいて）可能な限り直ちにそれらを引退させるのが一般である。しかしｐ−ｏ ｐｓを実際に引退させることができるようになった時には種々の制約がある。そ の詳細の若干を以下に説明する。

最古の未済ｐ−ｏｐを引退させる時、タグステータスバスはこれを○Ｏタグ＝ｉ 指示から○Ｏタグ＝ｉ＋１指示へ前進させることによって表示する。各及び全ク ロックサイクルに最古の未済タグを前進させることができる。また○○タグ＝ｉ から○○タグ＝ｉ＋ｎ（但し、１≦ｎ≦７）ヘジャンブさせて１クロツクサイク ルに幾つかのｐ−ｏｐｓを効果的に引退させることもできる。もし未済ｐ−ｏｐ ｓが存在しなければ、タグステータスバスは発行される次のタグを最古の未済と して指示する。

タグ＝ｉを有するｐ−ｏｐ　（ｐ−ｏｐ　（ｉｔ　）までの打ち切りは、タグ≧ ｉを有する全てのｐ−ｏｐ　（４ビット符号を付けた２の補数演算に基づいて） を流出させ、ＣＰｔＪの状態をｐ−ｏｐ　ｆｉ−１１とｐ−ｏｐ（ｉｔとの間に あった時の状態までロールバックさせるべきである。これは次のｐ−ｏｐフラを 発行することを含む。換言すれば打ち切りはｐ−ｏｐ　［ｉ）及び全ての若いｐ −ｏｐｓを流出させ、ＣＰＵをこれらのｐ−ｏｐｓが見掛は上発行されない状態 に復元すべきである。

タグ＝１までの打ち切りは随時発生させることができ、ｐ−ｏｐ（１）が最古の 未済ｐ−ｏｐになるまで遅延させる必要はない。またこのような打ち切りはタグ ≧ｉを有するｐ−ｏｐｓが存在市内場合にも発生させることができる。しかしそ れでも、打ち切りタグ及び全ての未ｉ　ｐ−ｏｐｓのタグは、相対年齢に関する 全てのタグ比較が未だに信頼できるものであることを保証される。（傍注として １例えばもし７つの未済ｐ−ｏｐｓが存在していてこの打ち切りが発生すれば、 打ち切りタグは７番目の（即ち最も若い）ｐ−ｏｐのタグより１つ大きくなけれ ばならない、）この流出及び状態のローリングバックは、（概略で）打ち切りが 通知されたサイクル中に各機能ユニットによって遂行されなければならない。デ コーダ１０２は、その次のサイクルに新しいｐ−ｏｐｓの発行を開始するかも知 れないから、このことが必要なのである。これは特に、方向または型（遠方への 制御の転送のための）が誤予測された「制御の転送」マクロ命令に関して真であ る。

要約すれば、各機能ユニットは１サイクル中にそれ自身を空にし、そのサイクル の終りまでに処理の状態を正常に戻さなければならない。

一般的に、打ち切りサイクルに続（サイクルには、別の打ち切りサイクルを発生 させることができるか、ｐ−ｏｐを発行（より多（の爾後のサイクルを用いて） できるか、または単純な空ｐ−ｏｐを発行（デコーダは未だ次のｐ−ｏｐを発行 する準備が整っていないから）できるの何れかとなる。ある打ち切りサイクルに 続く次のサイクルが別の打ち切りサイクルではないものとすれば、最古の未済を 指示するｐ−ｏｐフラは、その打ち切りサイクルに先行するものと同じであって も、または戻って打ち切られたタグまで前進せしめられたタグの番号を有してい てもよい。この最後の場合は、打ち切り後に全ての先行〔古い）　ｐ−ｏｐｓが 引退し、そして勿論全ての若い未済ｐ−ｏｐｓが最早存在しない時に発生する。

又ｌユ亘 以下の説明はｐ−ｏｐフラと、それらが何であるかの概要と、ＤＥＣ１２がそれ らをどのように発行するかに関する。全てのタグは発行される全てのｐ−ｏｐｓ の一部としてＤＥＣから発せられる。各ｐ−ｏｐタグは、各ｐ−ｏｐに関連する アドレス及びデータにタグを付けるために機能ユニットによって使用される。７ つまでの未ｉ　ｐ−ｏｐｓが許されるものとすれば、少なくとも３ビツトのタグ が必要である。これは、相対年齢に関してｐ−ｏｐフラを比較するのを簡易化す るように、更に１つの上位ビットを用いて４ビツトタグに拡張される。即ち、以 下に説明するようにしてタグを割り当てると、４ビツトの２の補数符号付き比較 が２つのタグの相対年齢を確実に指示する。ｐ−ｏｐｓを明確に識別するために は任意の時点に３最下位ビットだけが必要であることに注目されたい。

マクロ命令の順番に対して、これらの命令から得られる全てのｐ−ｏｐｓは順番 に発行され、タグも順番に割り当てられる。

１６のタグ値は全て有効タグと考えられ、タグ類は［次のタグ］　・＝（「現タ グ」＋１）モジュロ１６として定義される。従って相対年齢に関する上記比較は 確実に作業する。

打ち切りがない命令処理中は、以上の説明がそのまま適用される。タグ＝ｉまで 戻って打ち切りが発生し、ＣＰＵ状態がｐ−ｏｐｓ（ｉｌの直前までロールバッ クすると、タグ割り当てもタグ＝ｉまで戻ってリセットされる。相対年齢比較の 信頼性を保証し続けるために、ＤＥＣはこの時点からタグ＝ｉで始まる新しいｐ −ｏｐｓを発行しなければならない。効果的に、打ち切られたｐ−ｏｐｓのタグ が新しいｐ−ｏｐｓに再発行される。これは、例えば、先行打ち切りより前の点 まで戻った打ち切りが、あたかも第２の打ち切りだけが発生したかのような効果 を呈することを意味する。

より一般的には、打ち切りサイクル及びｐ−ｏｐフラ発行に関して仮想的に制約 されないシナリオの集合が発生し得る。例えばｐ−ｏｐｓ　（３−７）が未済中 であればｐ−ｏｐ　（５）まで打ち切り、タグ５−８を発行し、ｐ−ｏｐ　（６ １まで打ち切り、ｐ−ｏｐ　（４）　まで打ち切り、タグ４−５を発行し、ｐ− ｏｐ　（３１まで打ち切り、より多（のｐ−ｏｐｓを発行する等である。ＣＰＵ の動作とＤＥＣの機能的挙動を与えてこのシナリオは可能であるかも知れないし 可能ではないかも知れないが、主眼□点は上記タグ発行挙動の直後を、ｐ−ｏｐ ｓの発行と打ち切りとの間の関係とすべきことなのである。前節で説明したよう に、各打ち切りで各機能ユニットは迅速に空となり、正常動作状態に戻り、打ち 切りを忘れるべきである。

錫Ｉ訂ｎΔ虹屋 各機能ユニットによってｐ−ｏｐｓが処理されると、そのユニットの終了バスを 介して終了がＤＥＣに通知され、その機能ユニットによるｐ−ｏｐの完了が指示 される。これらはバックエンドによって監視され、追跡されてｐ−ｏｐｓが引退 する時点が制御される。バックエンドがあるｐ−ｏｐの引退を何故遅延させるか には特別な内部的理由はあるが、一般的にはｐ−ｏｐが引退する時点を支配する ２つの発行が存在する。即ち正常環境における適切なＣＰＵ挙動を確保すること と、マクロ命令（及び例外処理シーケンス）の適切な打ち切り可能性を確保する ことである。

最も基本的なｐ−ｏｐは、全ての機能ユニットがそのｐ−ｏｐの（一般的には正 常な）終了を通知するまでは引退することはできない。ＤＥＣのデコーダがある ｐ−ｏｐを発行すると、そのｐ”ｏｐの型に関する情報もバックエンドに渡され る。これは、そのｐ−ｏｐを処理するであろう、従って終了することが期待され る機能ユニットを含む、この情報に基づいて、完全に終了、即ち完了した後、他 の制約を条件として、バックエンドは可能な限り速やかにｐ−ｏｐを引退させる ことになる。

単一の、そして短いｐ−ｏｐシーケンスマクロ命令の場合、もし何れかのｐ−ｏ ｐｓに障害例外が検出されれば、ＤＥＣは全命令（即ちその全ｐ−ｏｐ　）の打 ち切りを取り扱わなければならない。これは、それらの全部が完了（正常な終了 で）するまではバックエンドがどのｐ−ｏｐｓも引退させないことを要求する。

それらが成功裏に完了すると、それらは全て同時に引退することになる。

７　ｐ−ｏｐｓ未済の最大限界に接近しているｐ−ｏｐの場合には。

命令打ち切りへのこの接近が望ましいものではなくなることに注目されたい。例 えば、ある命令が７　ｐ−ｏｐクシ−ンスであるとすれば、７番目のｐ−ｏｐを 発行した後、それ以上のｐ−ｏｐｓを発行する前の７　ｐ−ｏｐｓの全部の完全 終了を待機しながらＤＥＣは実効的に静止する。長さが７　ｐ−ｏｐｓより長い ｐ”ｏｐクシ−ンスの場合には、適切な命令打ち切りを支援する上で異なるアプ ローチが絶対的に必要である。

若干の場合には、これはとにかく命令による若干のメモリ書き込みを実際に発生 可能にするある組合わせを介して処理できる。若干の場合には、ｐ−ｏｐクシ− ンスの初めに１またはそれ以上の特別ｐ−ｏｐｓを使用して、この検査を行わな ければシーケンス内の後のｐ−ｏｐｓの１つまで検出されない例外障害を検出す る若干の特別検査を行うことも可能または受け入れることができる。本発明は、 これらの特別アップフロント検査の間に実ｐ−ｏｐシーケンスの最初のｐ−ｏｐ 　（等）によって行われる検査を加えることであり、これらの早めのｐ−ｏｐｓ の１つだけが命令打ち切りをもたらすことができ、全ての遅めのｐ−ｏｐｓは例 外障害のない実行が保証される。

命令打ち切りを支援するこれらのアプローチを用いると、早めのｐ−ｏｐｓだけ をそれらが全て成功裏に完了するまで未済のままとすればよい。詳述すれば、こ れらのシーケンスではシーケンスの数多いｐ−ｏｐｓの最初だけをこのようにし てＤＥＣ（即ちバックエンド）によって処理すればよく、また残余のｐ−ｏｐｓ はそのように制約されないことを指示している。ＤＥＣ内部ではこの効果に関す る情報は、各ｐ−ｏｐが発行される都度デコーダからバックエンドへ渡される。

特別アップフロントｐ−ｏｐｓと実シーケンスの最初のｐ”ｏｐとの組合せが全 ての例外障害を捕らえるのに充分であるような多くの場合には、早めのｐ−ｏｐ ｓでさえそれらが各々完了すると直ちに引退させることができる。これは、もし 特別ｐ−ｏｐｓが命令のバックアウトに重大な影響を及ぼさなければ（即ちそれ らがプログラマ可視状態を変更しなければ）容認できる。

Ｐ−ｏｐｓの引退に関する最後の一般的な考察は、たとλあるマクロ命令のある シーケンスの全てのｐ−ｏｐｓが完了したとしても、もし早めのｐ”ｏｐが未だ に完了していなければ完了済のおそめのｐ−ｏｐｓは引退することはできないと いうことである。これは本質的に、ｐ−ｏｐｓは順番に引退しなければならない ことを見る別の方策である。しかし古いｐ−ｏｐが完了し、引退できるよになる と、そのｐ−ｏｐ及びこれらの遅めのｐ−ｏｐｓの両者は全て同時に引退するこ とになる。

表７はタグ発行及び終了のシーケンスを示す。シーケンス内の４点Ａ、Ｂ、Ｃ及 びＤが示され、４つの間隔の境界を限定している。図４の（Ａ）、（Ｂ）及び図 ７の（Ａ）、（Ｂ）はそれぞれシーケンス点Ａ−Ｄにおいて追跡論理１６０及び 打ち切り論理１７０のレジスタ内に記憶される情報を示す。単一のｐ−ｏｐまた はｐ−ｏｐｓの群は打ち切り群に属するものとして指定される。打ち切り群は、 何れかを完了させるために全て完了しなければならない１またはそれ以上のｐ− ｏｐｓからなる。換言すれば、もし打ち切り群内のｐ−ｏｐｓの１つを打ち切る 必要があればその打ち切り群内の全てのｐ−ｏｐｓを打ち切る必要がある。

第１間隔中にｐ−０ｐＳ　［３，４，５）が発行され、ｐ−ｏｐｓ　（４，５） は打ち切り群（ＡＧ）に属する。図６（Ａ）は打ち切り論理レジスタ内にある追 跡中の情報を示す。詳述すれば、ｐ−ｏｐが発行されると、ｐ−ｏｐ情報はタグ 番号に対応する位置に記憶され、　ｐ−ｏｐｓ（３，４，５）のための状態レジ スフがセットされ、それらのｐ−ｏｐｓを発行されたものとして指定する。　ｐ −ｏｐｓ　（３，５）のための打ち切りビットがセットされ、打ち切り群ｐ−ｏ ｐ　（３１に属するｐ−ｏｐｓｆ４．５１がある打ち切り群の唯一の番号である ことを指示する。

第２間隔中にｐ−ｏｐ　ｆ６１が発行され、ｐ−ｏｐ　［３）の正常終了が通知 される。図６（Ｂ）から明白なように、ｐ−ｏｐ　（６１のための状態ビットが 状態レジスタ１９０（６）内にセットされ、ｐ−ｏｐ　ｆ３１のためのＡＰ終了 ビットが終了レジスタ１９２　（３）内にセットされ、そして正常ＡＰ終了が終 了記憶レジスタ１９８（３）内に書き込まれる。

第３間隔中にｐ−ｏｐｓ　（７，８，９）が発行され、ｐ−ｏｐｓ　（７，８） はある打ち切り群に属する。この間隔中にＩＥＬＩはｐ−ｏｐ　ｆ３１が正常に 終了したことを指示し、ＡＰはｐ−ｏｐ　ｆ４）が正常に終了したことを指示し 、そしてｐ−ｏｐ　ｆ６１が正常に終了したことを指示する。

図７（Ａ）はｐ−ｏｐｓ　（７，８，９）のための状態ビットが状態レジスタ１ ９０　（７）、１９０　（０）及び１９Ｑ　（１）内にセットされ、ＩＥＵ終了 ビットが終了レジスタ１９２（３）及び１９０（６）内にセットされ、ＡＰ終了 ビットが終了レジスタ１９２（４）内にセットされることを示している。対応す る正常終了が終了記憶レジスタ１９８　（３）　、１９８　（６）及び１９８（ ４）内に書き込まれる。　ｐ−ｏｐ　（３１が引退可能であり、状態レジスタ１ ９０（３）内の状態ビットが取り消されていることに注目されたい。

第４間隔中には、未済として許される最大数である７未済ｐ−ｏｐｓが存在して いるために、付加的なｐ−ｏｐｓは発行されない。

この間隔中に、ＡＰはｐ−ｏｐｓ　（５，６，７）が正常に終了したことを指示 し、ＩＥｔＪはｐ−ｏｐｓ　（４，５，９）が正常に終了したことを指示する。

しかし次いでＡＰはｐ−ｏｐｓ　（７１が異常に（例えばページ障害）終了した ことを指示し、それに次いでＩＥＬＩはｐ−ｏｐｓ（７）が正常に終了下ことな 指示する。この結果、ｐ−ｏｐｓ　（４，５，６）が引退可能となり、それらは 最早未済ｐ−ｏｐｓとして指示されなくなる。しかし、ｐ−ｏｐｓ　ｆ８１が真 書終了しているために、ｐ−ｏｐｓ（８）の打ち切り群の一員であるｐ−ｏｐｓ 　ｆ７）と、ｐ−ｏｐｓ　ｆ８）の後に発行されたｐ−ｏｐｓ　ｆ９１　も打ち 切らなければならない。従って打ち切り論理１７０は７のＡＴａｇをタグ状態バ ス上に発行し、あたかもｐ−ｏｐｓ　（１，８，９）が発行されなかったかのよ うに機能ユニット（この場合ＡＰ及びＩ　ＥｔＪ）を戻さなければならないこと をこれらの機能ユニットに通知する。

イ匙モ［０’ｌｌ＝ バックエンドは未済ｐ−ｏｐｓと各機能ユニットのｐ−ｏｐ終了を追跡し、バッ クエンド内の保持条件論理１６５も未ｉｐ〜ｏｐｓのステータスを使用して付加 的なｐ−ｏｐｓの発行を制御する。

ＣＰＬＩの正しい総合動作と特定の機能ユニット（特定的にはＤＥＣ，ＡＰ及び ＮＰ）内の論理の特定のブロックの動作とを保証するために、バックエンドは種 々の型の未済ｐ−ｏｐｓ（７）最大数に関する種々の制約を連続的に課す。動作 中にこれらの制約によって賦課される限界に到達すると、バックエンドは保持条 件信号をデコーダへ送って次ぎのサイクルに発行されるｐ−ｏｐを遅延させなけ ればならないか否かを制御させる。

バックエンドはほぼ半ダースの保持条件信号を生成してデコーダへ送り次ぎのｐ −ｏｐをｍ遅延させる。デコーダはこれらの信号を使用し、現在デコード／アセ ンブルされているｐ−ｏｐ及び通知された保持条件が適用されるか否かに基づい て実際のｐ−ｏｐデコード／発行保持を発生する。各保持条件は１またはそれ以 上の（類似）制約に対応する。任意の制約の場合には、バックエンドが未済が最 大数であることと、これらのｐ−ｏｐｓの１つが将に完全に終了したことを決定 すると、対応する保持条件信号が発生する。

多数の制約の場合には、関連する型の最古の未済ｐ−ｏｐが完全に終了する最初 のｐ−ｏｐであることが保証される。また若干の制約の場合には、保持条件は、 単に全ての未済（即ち引退していない）　ｐ−ｏｐｓに基づくのではな（、未済 で完全に終了していないｐ−ｏｐｓに基づく。あるｐ−ｏｐが完全に終了すると 、たとえ更に数サイクルに互って未済のままとなっても、それは最早特定の機能 ユニットのハードウェア制限に伴う若干の制約には無関係である。

バックエンドはデコーダへ保持条件を提示する主発生器の１つではあるが、保持 条件の源は他に幾つか存在する。このような保持条件は現ｐ−ｏｐの発行に関し て適用されるかも知れないし、適用されないかも知れない制限を通知する。ｐ− ｏｐ発行制御に関して完全に一般的とするために、各クロックサイクル中、擬似 ｏｐババス有効ｐ−ｏｐかまたは空ｐ−ｏｐ　（これは多分打ち切り動作と共に ）の何れかによって駆動されると言うことができる。デコーダの観点からすれば 、以下の何れかが発生しない限りデコー゛ダは常に有効ｐ−ｏｐを発行する。

１）バックエンドからの打ち切り優先、２）バックエンドからの保持、 ３）ＢＰＣからの保持、 ４）ＶＩＢ（仮想命令バッファ）からの保持、５）接頭のみのデコード、 ６）２サイクルｐ−ｏｐの第２半分の送り。

勿論、５）及び６）はデコーダが生成するものであり、４）及び５）はマクロ命 令シーケンスの第１　ｐ−ｏｐｓにのみ適用できるものである。

”　Ｂ　Ｐ　Ｃからの保持”は、デコーダが次のマクロ命令をデコードしようと してＢＰＣ内にキャッシュできる「制御の転送」命令（若干の型の転送制御命令 はキャッシュされない）を見出した時に発生する。このような命令に対してデコ ーダは、あるエントリ（対エントリの目標流）の予測情報へＲＰＣアクセスを試 みる必要がある。この制御の転送命令に対するＢＰＣアクセスは命令のデコード 中に発生する。もしこのＢＰＣアクセスサイクルをデコーダが使用可能でなけれ ば、ＲＰＣ保持が生成される。もし予測情報に関してＢＰＣへのアクセスが使用 でき、ミスが発生すれば、たとえＲＰＣ目標流アクセスが使用できなくてもデコ ーダは進行することができる。もしヒツトが発生し、ＢＰＣの画部分へのアクセ スが使用可能でなければＢＰＣ保持が生成される。そうでない場合にはデコーダ は予測情報を用いて進行することができ、−万ＢＰＣエントリの目標流はこの転 送制御命令に割り当てられた新しい命令待ち行列内へダンプされる。

”ＶＩＢからの保持”は、デコーダが次のマクロ命令をデコードしようとしてい るが、必要な全命令バイト（命令長に対して）を受信していない場合に発生する 。検出済の有効接頭バイトを渡したデコーダは、少なくとも有効演算コードバイ トを有するか、またはＶＩＢ保持が強制されなければならない。この演算コード バイトの予備デコードに基づいてもしｍｏｄ　ｒ／ｍバイトが必要であれば、こ れも提示されるかまたはＶＩＢ保持が再度強制されなければならない。更に、ｍ ｏｄ　ｒ／ｍバイトの予備デコードに基づいてもし５−ｉ−ｂバイトが必要であ れば、５−ｉ−ｂバイトに対しても同じことが適用される。これらのバイトが有 効であるとすれば、最終命令バイト（実際にはそれを含むＶＩＢ語）が調べられ （そして暗示的に全ての中間バイトも）、もし有効でなければ（即ち“悪い”ま たは“空”）ＶＩＢ保持が生成される。

一接頭のみのデコード”は、デコーダが次のマクロ命令をデコードしようとして いるが、それまでに接頭しかデコードされておらず、現在は更に２つの接頭がデ コードされている場合に発生する。１接頭及び第２空バイトの場合は、第２バイ トが空でな（なるまでＶＩＢかもの保持“とじて取り扱われるか、または１接頭 バイトが消費されＶＩＢが前進した“接頭のみのデコード”として取り扱われる 。

“第２半分・・・の送り”は、デコーダが２サイクルのｐ−ｏｐの第１サイクル を将に発行する時に発生する。このサイクル中に特別な空ｐ−ｏｐが付加的なｐ −ｏｐ情報と共に送られ、次のｐ−ｏｐのデコード及び生成は遅延される。

“バックエンドからの保持”は、発行されるｐ−ｏｐの型のために、バックエン ドの信号に基づいて、デコーダがｐ−ｏｐを直ちに発行するのは“安全”ではな いことを理解すると発生する。以下にバックエンドによって強制される全ての未 済ｐ−ｏｐ制約を列挙する。

１）７つの合計ｐ−ｏｐｓ。

２）２つの制御の転送ｐ−ｏｐｓ、 ３）単一のステッピングモード内の１つの打ち切り群、４）セグメントレジスタ 再割り当てを伴う２つのｐ−ｏｐｓ、５）ＤＥＣ静止後のＯの更なる第１　ｐ− ｏｐｓ。

７つの合計未済ｐ−ｏｐｓの最大数は全ての引退していないｐ−。

ｐｓに適用される。一般に、従ってこの制約の場合、ｐ−ｏｐｓは順番に完全終 了しない。しかしバックエンドだけはｐ−ｏｐｓを順番に引退させることができ る。

最大２つの未済制御の転送ｐ−ｏｐｓは、これら全てのｐ−ｏｐｓに適用される が、より正確にはこの制約は実際には制御の転送マクロ命令とそれらのｐ−ｏｐ シーケンスの第１　ｐ−ｏｐｓに適用される。この制約の場合、制御の転送ｐ− ｏｐｓは、それらが未済であり１二完全に終了していない間だけ重きをなす、こ のｐ−ｏｐが完全に終了したが未だに引退していない場合は、ハードウェア制限 に関して最早重要ではない。命令取り込みページ相互要求が生成される時点と、 如何にそれらが処理されるかに依存して、たとえ２つの転送制御ｐ−ｏｐｓが未 済ではなくともバックエンドはこの保持状態を通知することができる。しかし比 較的古い順次命令流に関して未済命令取り込み倍長語が存在する全ての場合には 、この制約に対するインパクトは存在しない、ＩＥＵは制御の転送ｐ−ｏｐｓ　 （Ｉ　Ｅ　ＬＪを含むｐ−ｏｐｓ）を順番に終了させることが要求されることに 注目されたい。

ｐ−ｏｐ単一スチッピングが可能になると（ハードウェアのデバッグの目的から ）、一時に１打ち切り群のｐ”ｏｐｓが発行され、完全に終了され、次ぎの群が 発行される前に引退する。

セグメントレジスタのために使用される再割り当てスキームの故に、データセグ メントレジスタ（即ちＤＳ、ＥＳ、ＦＳ、ＧＳ）のためのセグメントレジスタ再 割り当てを含む２つの未ｍ　ｐ−ｏｐｓＬか存在できない。セグメントレジスタ 読み出し専用の、またはＯ８及びＳＳの両方もしくは何れか一方に記憶されるｐ −ｏｐｓには、この制約は適用されない。その目的は、ｐ−ｏｐｓを記憶する何 れかの、及び全てのセグメントレジスタに渡される打ち切り可能性を保証するこ とである。ＡＰ静止挙動がＯ３／ＳＳ記憶ｐ−ｏｐｓに既に適用されているので 、Ｃ８及びＳＳへの記憶を含む必要はない。

ＤＥＣ静止静止ｏｐが発行されるとデコーダは更なるｐ−ｏｐｓを順次発行し続 けることができるが、ある更新された制御ビット情報がＡＰからバックエンドに よって受信されるまでは次のマクロ命令のデコードを遅延させなければならない 、これらの制御ビットは、デコーダのマクロ命令デコード及びｐ−ｏｐルアセン ブリプロセス影響するＥＦｌ　ａｇｓの種々のビットである。

デコーダが依存する１またはそれ以上のＥＦｌ　ａｇｓビットに変更をもたらす ｐ−ｏｐは、ＤＥＣ静止静止ｏｐとして取り扱わなければならない。これによっ てこれらのビットのＤＥＣコピーが、更なるマクロ命令のデコードが発生する前 に更新されるようになる。予測される更新がＡＰから受信されるまで、バックエ ンドは保持条件を生成して更なるマクロ命令デコードと第１ｐ−ｏｐの発行とを 禁止する。

打ち切り無効を除き全てのデコーダ保持条件は、デコーダが次のデコードサイク ルを始動させなければならない時点までに（即ち、現在活動の命令待ち行列を前 進させるために制御等を準備し、新たに活動の待ち行列にアクセスして新しいＶ ＩＢ内容を発生させ、そして予備デコードを遂行するのに遅れないように）デコ ーダの次の動作状態を決定可能とするのに充分に早めに決定される。デコーダが 生成するｐ−ｏｐは破棄され、空ｐ−ｏｐによって置換されるから、打ち切り無 効は後刻まで生成されないし、生成する必要もない。同時にバックエンドによっ てデコーダは生成すべき新しいｐ−ｏｐシーケンスにジャムされ、ベクトル化さ れる。（注：タイミング及びベクトル宛先に対して１以上のジャム及びベクトル の型が存在する。）上述のように、種々の（ＤＥＣ内部）ユニットによって通知 される正常保持条件の場合、デコーダは各機能からの実際の保持信号と対話せず 、デコーダはこれらの信号を受信しない。代わりとして各ユニットは保持条件信 号を送り、これらの信号は生成中のｐ−ｏｐの型を表す状態信号と組合わされ（ 論理積され）で実際の保持信号を発生する。これらの信号は、デコーダが生成す る付加的な保持信号と組合わされ（論理和され）で総合デコーダ保持信号を発生 する。これはｐ−ｏｐ発行及びデコーダ状態シーケンシングを制御するだけでは なく、他のユニットにも送られて、デコーダとの対話に限ってそれらの状態シー ケンシングに影響を与える。

１腹玉三二上豆立 機能ユニットがｐ−ｏｐｓを処理する際に、それらはプログラマ可視及び関連状 態に対する変更を打ち切るか、またはバックアウトする能力を確保しなければな らない、これらは、全ての共通して変更した性能限界状態、汎用レジスタ、不動 小数点レジスタ、及び殆どのセグメントレジスタ、ＰＣｌ及びステータスフラグ を含む、他のもの、即ち鍼灸に変更されることがない特別状態は、履歴スタック を介して、またはレジスタ再割り当てを使用して戻されることはない。代わりに これらは、支配している（１または複数の）機能ユニットによってこれらが変更 できる時点を制限することによって処理される。このプロセスを静止と名付ける 。

本質的に、任意の特別なレジスタの場合、（１または複数の）所有者は、関連ｐ −ｏｐが最古の未済ｐ−ｏｐとなるまで変更の遂行を遅延させる。このようにな ると別の（早めの）　ｐ−ｏｐのためにそのｐ−ｏｐが打ち切られる可能性はな くなる。更に、その打ち切りをもたらすであろうこのｐ−ｏｐを原因とする考え 得る理由は、多分既に検査済の筈である。従って、今は変更を遂行するのに安全 と考えられる。（もし爾後に支配／変更機能ユニットがそのｐ−ｏｐのバックア ウトの理由を検出できれば変更を取り消すことができるように、何が必要であっ てもそのようにしなければならない、） もしあるｐ−ｏｐをＡＰに加えて他の機能ユニットによっても処理されれば、そ の支配中の機能ユニットだけが異常終了を通知できる。これら全ｐ−’ｏｐｓは 、他の機能ユニットが常に正常終了を通知するように限定され、書き込まれる。

もし２つの機能ユニットが共に特別なレジスタを支配していれば、それらは各々 それら自身のコピーを変更し、そのｐ−ｏｐは両ユニットが常に正常終了を通知 するようになろう。

任意の場合には、あるｐ−ｏｐによって変更される特別状態に依存する機能ユニ ットだけが静止に巻き込まれる。そのｐ−ｏｐを処理する他の全ての機能ユニッ トは正常に挙動する０本質的に、あるｐ−ｏｐの静止は局所化された基準で、且 つ必要な場所だけで発生する。なるべ（多くのＣＰＵは正常処理を継続し、（１ または複数の）静止機能ユニットによるｐ−ｏｐ処理だけが多分減速される。

殆どの特別レジスタをＡＰが支配している限り、殆どの静止ｐ−ｏｐｓはＡＰだ けによる静止を要求する。これらの多くはＡＰだけのｐ−ｏｐｓであり、一方残 余はＡ　Ｐ／　Ｉ　ＥＵ　ｐ−ｏｐｓである。

ＮＰによる静止（ＡＰ／ＮＰ　ｐ−ｏｐｓ上の全部）は、それが処理する３つの 制御レジスタに対する変更のためである。デュアル機能ユニット静止の場合は、 現在ＡＰ及びＩＥＬＩに制限されている。これは、あるｐ−ｏｐがＥＦ１ａｇレ ジスタの方向フラグを変更する時に発生する。ＡＰ及びＩＥＵは共に最新コピー を維持しているから、ＡＰ及びＩＥＵは並列ではあるが、独立した静止を遂行す る。

たとえ任意のｐ−ｏｐを処理中にある機能ユニットが静止しても、これは必ずし もそのユニットがそのｐ−ｏｐの処理を開始する前に権利を静止することを意味 しない。特にＡＰが静止の場合には、静止前にそのｐ−ｏｐの処理の一部を遂行 することができる。ＡＰに必要なことは、特別なレジスタを変更する点において 静止することだけである。静止が完了するとＡＰは変更を遂行し、処理を続行す ることができる。

ＤＥＣも静止を遂行することはできるが、これは他の機能ユニットによって遂行 される静止にやや似ているだけである。ＤＥＣ静止静止ｏｐの発行に続いて、Ｄ ＥＣは若干のｐ−ｏｐｓのアセンブリ及び発行を遅延させる。この遅延は、ＡＰ からの［制御ビット更新」をＤＥＣが受信するまで発生している。ＤＥＣ静止の 更なる説明は先行節を参照されたい。「制御ビット更新」に関しては、後述のＡ Ｐ終了バスの節を参照されたい。

ＤＥＣ静止の場合には、ＤＥＣがＡＰから制御ビット更新を受信する他の場合と 同様に、若干の特別制御ビットのＤＥＣコピーが更新される。これはＡＰによる これら制御ビットのそれ自身のコピーの変更と共に発生する。ＤＥＣによって保 持されているコピーは、ＤＥＣが所有しているマスタコピーとしては見られない が、その代わりにＡＰによってＤＥＣ内に維持されている二次コピーとして見ら れる。ＤＥＣはこれらのビットに対する更新をバックアウトする能力は有してい ない。しかし、ＡＰもこれらのビットのマスクコピーを変更せねばならず、また それ自身のコピーを変更する前に制御ビット更新を送らないであろうから、これ が問題となることはない、これはＡＰ静止を要求し、従ってＤＥＣの制御ビット コピーの更新は関連ｐ−ｏｐが最古の未済となるまでＡＰによって効果的に遅延 させられる。

黒ＩＬＩ環 前述のように、バックエンドは各機能のｐ−ｏｐｓの終了を監視し、全ての未決 ｐ−ｏｐｓに関するステータスを累積する。この情報に基づいて、バックエンド はｐ−ｏｐｓの引退（一般的には全ての関連ユニットによって正常終了した後、 対異常終了）を制御し、新しいｐ−ｏｐｓがデコーダによって発行される時点に 影響を及ぼす。ｐ−ｏｐｓが完了し、１またはそれ以上の異常終了を受信すると バックエンドは逼切な応答を決定する責も負い、次いでそれを適切な時点に開始 する。

バックエンドは所与のｐ−ｏｐの異常終了を含む終了を受信すると、一般に全て の予測される終了を受信してしまうまで、それらを累積する。もし異常終了が存 在すれば、そのｐ−ｏｐは引退することを許されない。この時点で、バックエン ドは適切な応答を開始する。もし複数の異常終了が存在すれば、バックエンドは 異常終了に対する応答を優先させ、選択する。異常終了処理のこれらの両面を以 下に説明する。

応答を開始する前のこの待機は、早めの／古いｐ−ｏｐ異常終了応答（これらは 後刻検出され開始される）によって入れ子され／取り賛えられる異常終了応答か ら生ずる対話の場合を処理する設計上の複雑さを最小にするために行われる。ま た例外処理の開始をもたらす異常終了の場合だけをこのようにして処理するもの とすれば、待機によって性能に重大なペナルティが課せられることはない。

バックエンドによって開始される特定応答は、当該異常終了と古いｐ−ｏｐｓが 未決か否かとに依存する。これは、当該ｐ−ｏｐに明示的に依存するのではなく 、特にそのｐ−ｏｐの演算コードに明示的に依存しない。応答は適切なタグ（こ れは必ずしも異常終了ｐ−ｏｐのタグである必要はない）を有する打ち切りサイ クルを送ることが多い。打ち切りサイクル中に、または併発打ち切りを伴わない 空ｐ−ｏｐを発行するサイクル中に、バックエンドはデコーダがデコード及びｐ −ｏｐが発行した演算を続行する状態へデコーダをジャムし、ベクトル化する。

例外処理を開始しなければならない場合には、デコーダはマクロ命令処理へ戻る 前にアセンブル及び発行する適切なｐ−ｏｐクシ−ンスにベクトル化される。開 始する例外の型に依存して、異常終了したｐ−ｏｐは打ち切り内に含ませてもよ いし、または正常のように引退させてもよい。

応答する異常終了が例外処理をもたらさないような殆どの場合には、　ｐ−ｏｐ が完全に終了すると即答が開始される。僅かな特別異常終了の場合には、その終 了がバックエンドによって受信された直後に応答が発生する。これらの終了は正 常終了とは考えられないが、それ以上に有益である。これらの終了は、爾後の終 了が予測されること、及び機能ユニットから特別異常終了の生成を要求されるこ とから真の終了ではない。

これらの場合の対する応答は例外処理の開始を含む上述の応答に類似し、ある適 切なｐ−ｏｐクシ−ンスにベクトル化するだけではなく代わりにマクロ命令へ戻 ってベクトル化する可能性を含む。換言すれば、ｐ−ｏｐシーケンス内の遅めの ｐ−ｏｐｓはうちきられ、デコーダはマクロ命令流のデコードを（現命令待ち行 列または異なる命令待ち行列からの）次の命令から続行する。また少ない異常終 了の場合、応答が直接デコーダに影響な。

与えないか、ＤＥＣに内部的に他の演算を開始させるかの両方または何れか一方 をもたらす。

上旦亘且ヱバ玉 表５は、５ビツトＩＥＵ終了バス６２のフォーマットを示す。このバスは標準Ｃ ＭＯＳスタイル時分割Ｉ１０を使用し、ｐ−ｏｐｓの正常終了と２つの型の異常 終了（例外及び誤予測分岐方向）とを通知する。φ２にバスは３ビットｐ−ｏｐ フラグ２ビット終了Ｉｄとを供給する。

ＤＥＣのデコードのタイミング及びｐ−ｏｐルアセンブリバイブラインに、もし ＩＥＵ終了コード及び関連ｐ−ｏｐタグがφ２−φ１に（即ち１フェーズ早く） 時分割で送られると、ＤＥＣは正しい次のｐ−ｏｐ　（正しい次のマクロ命令か らの、または適切な例外処理ｐ−ｏｐシーケンスからの）が後続する打ち切りサ イクルで直ちに応答することができる。

一般に、ＩＥＵはｐ−ｏｐｓを順不同で（ＤＥＣによる発行の順番に対して）終 了することができ、またそのように終了するであろう。ｐ−ｏｐｓを処理／実行 する順番に関する限りにおいて同じ型の２つのｐ−ｏｐＳ間の相対直列化をＩＥ ＬＩによって維持しなければならないような若干のｐ−ｏｐの特定の場合が存在 する。

一般的に、これらの場合の実行順序は決定的であって、終了順ではない、ＩＥＬ Ｉが条件付き（近）制御の転送ｐ−ｏｐｓだけを見る制御の転送ｐ−ｏｐｓは、 相対直列順に終了することがＩＥＵによって要求される。ＤＥＣの観点からすれ ば、これらのｐ−ｏｐｓを順番に処理することが絶対的に必要ではない。

ＩＥＵがｐ−ｏｐｓを処理するに当たって、それらを何時終了できるかに関して ２つの場合がある。ｌ　）　ｐ−ｏｐｓが実行後にＤＸＢｕｓ転送を要求しない 場合、そのｐ−ｏｐは正しい終了を知った時に終了することができる。２）実行 後にｐ−ｏｐｓがこのような転送を要求する場合にはそのｐ−ｏｐは、転送が確 実に発生することを知るか、または実際に発生していることを知ると終了できる 。何れの場合も終了はこれらの時点の後に発生することができる。換言すれば、 １）の場合には、もし終了が無条件に正常であればＡＬＩＪ動作中に、またもし 終了がＡＬＬＩ動作に依存していればＡＬＬＩ動作が完了した直後に、ｐ−ｏｐ を終了させることができる。２）の場合には、ＩＥｔＪが転送に関してＤＸＢｕ ｓ調停に勝利したことを知ると、ｐ−ｏｐを終了させることができる。

一般的なＩＥｔＪパイプラインと、出力待ち行列タイミング及び命令と、ＩＥＵ Ｔｅｒｍ　（即ちφ２−φ１）のタイミングとに基づいて、現在ではＩＥＵの以 下の実際の終了挙動が予測される。結果をＤＸＢｕｓを介して転送する必要がな いｐ−ｏｐｓの場合には、終了はＡＬＵ動作サイすル中に開始される。殆どのｐ −ｏｐｓの場合、これは無条件に正常終了であり、転送制御ｐ”ｏｐｓの場合の 正しい終了はＡＬｔＪサイクルの最初の部分中に決定される（これはＩＮＴＯ命 令ｐ−ｏｐにも適用される）。時には、終了バス上へ出て行（ことができないこ の終了は待機させられ、後刻（しかし、勿論極めて直ちに）ＤＥＣへ通知される 。

結果をＤＸＢｕｓ上へ転送する必要があるｐ−ｏｐｓの場合には、終了は転送サ イクル中に開始される。この場合も、もし終了が直ちに出て行くことができなけ れば待機させられ、後刻送られる。

上記ｌ）の場合に属し、異常終了をもたらし得る、そしてＡＬＵ動作に依存する ＢＯＵＮＤ及びＲＥＰｅｄ列マクロ命令に関連するｐ−ｏｐｓの場合には、１） の場合の上記タイミングは作業しない。これらの場合ｐ〜ｏｐｓは、あたかもそ れらが結果をＤＸＢｕｓ上へ送出する必要があるかのように取り扱われる。

終了が何故順不同に生成されるかについては２つの理由がある。第１に、ＩＥｔ Ｊは処理／実行するｐ−ｏｐｓを順不同に選択する。第２に、実行順序に対して ＩＥｔＪはｐ−ｏｐｓを更なる順不同で終了することができる。概述すればＩＥ ＬＩは、１　）　ｐ−ｏｐｓの場合は直ちに終了し、２　）　ｐ−ｏｐｓの場合 には先ずＤＸＢｕｓ上へ進まなければならない（多分そのようにするにはＩＥｔ Ｊのデータ出力待ち行列内で待機してから）。後者の場合、これらのｐ−ｏｐｓ は、それらが実際にＤＸＢｕｓ上へ進むと終了する。

付加的に、待ち合わせが１）及び２）終了を（一時的に）超えるものとすれば、 待ち合わせした終了に先立って若干の高い優先順位終了（例えば制御の転送終了 ）が通知される可能性もある。（勿論制御の転送ｐ−ｏｐｓの相対直列化は確保 しなければならない。） 制御の転送終了には関係なく、全ての場合にＩＥｔＪはｐ−Ｏｐを終了する前に その処理を完了させなければならない。これはＡＰからＩＥｔＪへのレジスタ更 新をもたらすか、または単純にメモリオペランドをレジスタへ転送するｐ−ｏｐ Ｓを含む。両型のｐ−ｏｐｓに関して、そのｐ−ｏｐが終了する前に発信オペラ ンドを受信しなければならない、これをＡＰの挙動と対比して説明すると、種々 の転送およびレジスタ更新の場合、ＡＰは何が効力のあるレジスタ更新であるか を受信する前に終了することができる（組合わせるレジスタ結果を必要とするか も知れないとしても）。

ＩＥＵはｐ−ｏｐを処理中に検出した異常に応答して異常終了を通知した後は、 そのｐ−ｏｐが正常に終了したかのように他のｐ−ｏｐｓの処理を続行する。Ｉ ＥＬＩはｐ−ｏｐｓの処理を停止せず、ある意味では異常終了に対する来たるべ き応答を待機する。

上旦旦三ｌ 以下に表５に示す終了を説明する。

知らせるべき実終了が存在しない場合には終了を通知してはならない。終了バス は全クロックサイクル中有効であり、常に何かを指示しなければならない。

正常終了は、あるｐ”ｏｐの処理中に異常が検出されなければ通知される。

誤予測分岐方向終了は、予測した分岐方向が正しくない場合に制御の転送ｐ−ｏ ｐｓ　（これらは条件付き近制御転送でなければならない）上で通知される。こ れは、正しく予測された分岐方向の場合の正常終了の代わりである。

異常終了は例外理由のためのものであり、対応するアーキテクチャ的に定義され た例外を通知するためにそれぞれ使用される。除算誤差はＤＩＶ及びＩＤＩＶマ クロ命令のｐ−ｏｐシーケンス内のＥＵａ’ｂｏｒｔと共に注釈をつけるｐ−ｏ ｐｓ上に使用される。束縛検査及びＩＮＴＯ溢れはそれぞれＢＯＵＮＤ及びＩＮ ＴＯ命令のＥ　Ｕ　ａ　ｂ　ｏ　ｒ　ｔ　ｐ−ｏｐｓ上で使用される。

ＲＥＰ’　ｅｄ命令繰り返し停止終了はＲＥＰ’　ｅｄ列ママクロ命令ｐ−ｏｐ シーケンスのｐ−ｏｐｓ、即ちＥＬＩａｂｏｒｔと共に注釈をつけるｐ−ｏｐｓ 上に通知される。もしそのｐ−ｏｐによって遂行される試験が、列マクロ命令の 繰り返しを停止させるべきことを指示すれば、この終了は正常終了の代わりに通 知される。

もしｐ−ｏｐ試験が列命令の繰り返しをを始動させるべきではない（即ち０繰り 返しの遂行）ことを指示したとしても、これが適用される。これらの状況におい て例外が検出されなければ、正常終了が通知される。

１つのｐ−ｏｐに多重異常をＩＥｔＪが検出する可能性はなく、従ってＩＥｔＪ 異常終了間に相対優先順位は発行されないが、他の機能ユニットの終了に対して 優先順位が発行される。ＩＥｔＪ内の所与のｐ−ｏｐ型に対して１つの型の例外 しか存在し得ないから、ＤＥＣ打ち切り論理はそのｐ−ｏｐに基づいて例外の型 を独特に識別できる。ＩＥＬｌ異常終了は、ＡＰ及びＮＰ異常終了に対してＤＥ Ｃによって認識されたそれらの優先順位に基づいて幾つかの群にグループ化され る。殆どの異常終了は中間優先順位群内にグループ化され、一方ＲＥＰ停止終了 は低優先順位を有する。

誤予測分岐方向終了は、全てのＡＰ終了に対して固定された特定の優先順位を有 していない点が特別である。その代わりにＡＰ終了と庭企り互二二実行分岐方向 （予測した方向及び予測の正しさ）がＤＥＣバックエンドによって開始される動 作を決定する。

ΔヱＪＬＬ五ス 表６はＡＰ終了バス６０のフォーマットを示す。このパスは標準ＣＭＯＳスタイ ル時分割Ｉ１０を使用し、ｐ−ｏｐｓの正常終了及び種々の異常終了を通知する 。

ＤＥＣデコードのタイミングとｐ−ｏｐルアセンブリパイプラインに、もしＡＰ 終了コードが１フェーズ早めに（φ２−φ１）時分割で送られれば、ＤＥＣは正 しい次のｐ−０ｐ（次のマクロ命令からの、または適切な例外処理もしくは他の ｐ”ｏｐクシ−ンスからの）が後続する打ち切りサイクルで直ちに応答すること ができる。終了コードの符号化は、重要な場合に、ＤＥＣは理想的な応答時間を 提供できるようになっており、別のｐ−ｏｐを発行するかもしくは打ち切り、ま たは正しい次のｐ−ｏｐを発行する。他の例外の場合は、応答時間内に効果的な 特別サイクルが存在する。即ち打ち切りサイクルの前に１つのサイクルが発生し 、次のサイクルに正しい次のｐ−ｏｐが後続する。

殆どの異常終了を処理するこの特別サイクルはＤＥＣのバックエンド間に配分さ れて何が起こったのか及びどうするのかが見出され、またＤＥＣのデコーダがジ ャムされてベクトル化され、正しい次のｐ−ｏｐのデコードが開始される。迅速 終了の場合バックエンドは制限された処理状況を有する。この迅速処理を支援す るのは、ＡＰが常にｐ−ｏｐｓを順番に終了させるので、バックエンドが次の終 了に関連付けられるｐ−ｏｐフラを予測できることである。

迅速終了は、あるｐ−ｏｐの正常終了、及び任意選択的に誤予測アドレス及びＤ ビットの両方または何れか一方をも指示する制御ビット更新（ＡＰからＤＥＣへ ）のような状況に対して設けられる。正常終了の場合、ｐ−ｏｐフラ及び支配下 にあるｐ−ｏｐの型に関する情報を有するバックエンドは、保持条件信号内のこ の終了をデコーダと分岐制御論理とに反映させる必要がある。

誤予測アドレス及びＤビットの両方または何れか一方を伴わない制御ビット更新 の場合、終了バス転送は当該制御ビットのための更新値を供給し、その後にデコ ーダはマクロ命令流のデコードを続行することが可能になる。もし誤予測アドレ ス及びＤビットの両法または何れか一方も指示されていれば、この終了のタイミ ングは実効的に他の全ての非迅速終了と同じようになる。

前述のように、ＡＰはｐ−ｏｐｓを順番に（ＤＥＣが発行するｐ−ｏｐｓの順番 に対して）終了しなければならない。これはＡＰがｐ−ｏｐｓを処理する順番と は無関係であるが、他の理由からＡＰがｐ−ｏｐｓを処理できる順番に対して制 約が存在する。全ての場合、　ｐ−ｏｐはそれが完了した後は何時でも終了させ ることができる。しかし、ＩＥｔＪの状況とやや類似して、ｐ−ｏｐｓを終了さ せることができる最も早い時点に関して２つの場合が存在する。場合１はｐ−ｏ ｐｓが実行後にＤＸＢｕｓ転送を要求しない場合であって、正しい終了を知ると ｐ−ｏｐを終了させることができる。ｐ−ｏｐｓがこのような転送を要求する場 合２では、転送が確実に発生することを知るとｐ−ｏｐを終了させることができ る。換言すれば、場合１では全てのシステムメモリの（異常終了に対する）参照 及び必要検査が完了するとｐ−ｏｐを終了させることができる。場合２では、転 送に関してＡＰが、ＤＸＢｕＳまたはＰＡｄｒＢｕｓ調停に勝利したこと及び転 送が確実に発生するであろうことを知るとｐ−ｏｐを終了させることができる。

これはＰＡｄｒＢｕｓメモリアドレス参照転送がＴＬＢミスのために打ち切られ る場合を含み、この終了は転送が実際に完了するか否かを知る前には発生するこ とができない。若干の終了に特定して、ＤＥＣによる付加的な制約／要求を以下 に説明する。

ＩＥｔＪ、ＮＰ、またはメモリからの汎用レジスタ更新の受信を除き、更新が受 信される前にＡＰは処理済ｐ−ｏｐを終了させることができることに注目された い。更新は本質的にそれ以上の処理を要求することはなく、単に適切なレジスタ 内へ記憶させ、これを表すためにレジスタインクロック制御を更新するだけでよ い。ＡＰは、関連ｐ−ｏｐが完全に終了する時点までに。

従ってそれが引退する前にこれらの更新を受信することを保証されている。勿論 、それでもＡＰは打ち切り発生に関して予測されるレジスタ更新を適切に追跡し ていなければならない。

ＡＰは、あるｐ−ｏｐの処理中に検出した異常に応答して異常終了を通知した後 に、そのｐ−ｏｐの処理を適切に終らせる。終了に依存してＡＰは更なるｐ−ｏ ｐの処理を中止することができる。この挙動は、ＤＥＣが例外処理を開始して応 答するような異常終了の後に発生する。他の全ての場合、ＡＰは処理を続行する 。

処理を中止した後、ＡＰは必要内部状態の退避及び凍結の両方または何れか一方 を行い、異常終了に対する来たるべき応答を待機する。この応答は発生しないか も知れず、より一般的にはＡＰは例外処理を開始する全ての応答に調和しなけれ ばならない。

人旦紅ヱ 以下に表６に示す終了を説明する。ｐ−ｏｐｓ上に例外を指示する全ての異常終 了に対して、終了Ｉｄのビット＜３．、Ｑ＞が処理を開始すべき例外の割り込み 数に直接的に対応することに注目されたい。これに対する２つの例外は、特別な 場合に使用される代Ｖ［デバッグ及び一般的保護ｊ障害コード（即ち１１１１０ １０ｘ）である。「遮断異常終了」（コード＝１１１１１００１　）も、例外処 理が発生せず代わりにＤＥＣが遮断されることが特別である。

通知すべき実終了が存在しない場合には終了を通知してはならない。あるｐ−ｏ ｐの処理中に異常が検出されない場合には正常終了が通知される。

「制御ビット更新」は、全てのＤＥＣ静止静止ｏｐｓと共に使用される。これら はＩＦ、Ｄ、及びＢビット（ＥＦｌａｇｓ及び種々のセグメント記述子内に見ら れる）の全部または何れかに直接または間接的に影響を４久るｐ−ｏｐｓである 。ＡＰが影響を受ける（１または複数の）ビットの（１または複数の）新しい値 を決定すると、この終了は更新値をＤＥＣへ送るために使用される。

これは真の終了ではなく、特に制御ビット変化をもたらすｐ−Ｏｐを終了させる ことがないことに注目されたい。通常のｐ−ｏｐ終了が未だに要求され、　制御 ビット更新の後に発生しなければならない。（制御ビット更新自体は先行ｐ−ｏ ｐの終了に後続しなければならない。）ＤＥＣは、制御ビット更新終了を受信し た後ならば何時でも、ｐ−ｏｐの終了には無関係にｐ−ｏｐ発行を続行するであ ろうことにも注目されたい。概念は、ｐ−ｏｐの処理中に、影響を受けた制御ビ ットの新しい値を知ると直ちにＡＰはＤＥＣにこの更新を送り、そのｐ−ｏｐの 処理を続行するということである。

上記制御ビットはプログラマ可視ビットを表すから、ＡＰ及びＤＥＣは潜在的に これらのビットに対する変更をバックアウトできなければならない。これを（性 能に重大な衝撃を与えることなく）回避するために、ＡＰは制御ビット更新を通 知する時に（後になってではなく）これらのビットのマスクコピーを変更し、当 該ｐ−ｏｐが最古の未決ｐ−ｏｐとなるまでこれらの両動作を遅延させる。本質 的に、制御ビット更新を通知することは、更新を通知する前にＡＰ静止を暗示す る。

制御ビット更新の第２の形状は第１の形状−に類似しているが、更新の転送をバ ス上の「誤予測アドレス」及びＤビットの両方または何れか一方にも指示する。

これは、ＤＥＣが目標アドレスを予測した（及びＤビットが変化しないものとし た）制御ｐ−ｏｐｓの転送に使用される。もし制御ｐ−ｏｐを転送するためにＤ ＥＣが予測した（物理）目標アドレスが正しくなければ（即ちＡＰが発生した（ 物理）アドレスと異なれば）、ＡＰはこれを通知してＤビットの更新値を送らな ければならない、勿論、ＡＰはアドレス更新（即ち、正しい目標アドレス）も命 令キャッシュタグへ送らなければならない。

ＡＰは、ＰＡｄｒＢｕｓを通して正しい目標アドレスを送出し、同時に誤予測ア ドレス及びＤビットの両方及び何れか一方と共に制御ビット更新を通知する（同 時実行が要求される）ことによってこれをすべて行う。この更新は、更新制御ビ ット値を送ることに関しては上記第１の形状に類似する。更に、ＤＥＣは誤予測 を表すようにある内部状態を適切に変更し、正しいアドレス及びＤビットを用い て命令取り込み及びデコードを再開する。前述のようにＤＥＣは、ＤＥＣが次の 有効マクロ命令をデコードできるようになる前に更新された制御ビットを受信す ることが本質的に保証されている。

第１の制御ビット更新とは異なりこれは真の終了であり、特定的にはその転送制 御ｐ−ｏｐを終了する。ＡＰが正しい目標アドレスを送出し更新を通知するよう に与えられているタイミングは、もし別の異常（即ち例外）検出されれば「制御 ビット更新終了」の通知を回避することを可能にする。即ち、ＡＰはアドレスを 送出し更新終了を通知するか、または異常終了を（無効アドレスと共に）通知す るかの何れかである。

異常をもたらすページクロスの場合、ＰＡｄｒＢｕｓ転送は発生しない。これは 、セグメントオーバーラン（一般的保護障害をもたらす）、ページ障害の何れか または両方の故であり得る。ＡＰは異常終了を通知して障害が発生したことを指 示する。もし命令実行がページ境界を交差することを真に必要とすれば、例外処 理が開始される。ＡＰから見れば、ページクロス要求の処理及び終了は周囲のｐ −ｏｐｓとは無関係である。ＤＥＣはｐ−ｏｐの流れ及びｐ−ｏｐ例外に対して ページクロスに例外を適切に優先させることを重要視する。

例外のための各異常終了は対応するアーキテクチャ的に定義された例外を通知す る。２つの場合（例えば「一般的保護」障害）には、例外を通知する１対の終了 Ｉｄが存在する。一方は一般的に使用され、他方は他の機能ユニット（すなわち ＩＥｔＪ及びＮＰ）による異常終了に対して異なる優先順位を有する限り区別す る必要がある若干の例外環境において使用される。

これらの異常終了の若干が特定のマクロ命令に関係付けられていることに注目す べきである。特定的には、「３８７使用不能」、「無効演算コード」、および「 一般的保護」　（コード＝１１１１０１００　）終了は関連ｐ−ｏｐシーケンス の最初のｐ−ｏｐｓ上で通知される。「一般的保護」終了（コード＝１１１１０ １００　）及び「デバッグ」終了（デバッグ障害に対してコード＝１１１１０１ ０１）はマクロ命令シーケンスの最初のｐ−ｏｐｓ上で通知される。「デバッグ 」終了（デバッグトラップに対してコード＝１１１１０（１（ｉｌｌはマクロ命 令及びクスクスイッチシーケンスの最後のｐ−ｏｐｓ上で通知される。

Ｙ旦１益区 ＭＣＣ２５終了バス６５は、標準ｃＭｏｓスタイル時分割Ｉ１０を使用する１ビ ツトバスである。実際の信号転送はφ１−φ２境界で発生しく即ちＭＣＣ終了は φ２転送である）、他のフェーズ境界での転送は定義されていない。このバスは ｐ−。

ｐｓから直接上じた正常メモリ書き込みの終了を通知するために使用される。メ モリ読み出し、システムメモリ参照、及び他の参照（例えばｌ１０）のための終 了は生成されない。

ＭＣＣはメモリ参照アドレスを順番に（メモリ参照をもたらすｐ−ｏｐｓの発行 順に対して）ＡＰから受信する。ＭＣＣは、この順番にメモリ書き込み参照を終 了させなければならない。このため、終了を通知するのにｐ−ｏｐフラの明示転 送は必要ではない。書き込みの順番終了に基づいて終了バスを監視しているＤＥ Ｃのバックエンドは、とのｐ−ｏｐフラがＭＣＣからの次の終了に組合わされる かを予測する。

メモリ書き込みの終了は、アドレスをＡＰから受信しそれを適切な書き込み予約 待ち行列内に配置する時に通知される。これは、ＭＣＣがそのデータを受信する 時及び書き込みが待ち行列を出る時には無関係である。ｐ−ｏｐによる読み出し ・変更・書き込み操作の書き込みも終了する。誤った位置合わせをもたらす、ま たは４バイトメモリ書き込みより大きいｐ−ｏｐｓの場合には、ＡＰが１より多 くの誤位置合わせされたアドレスを生成する必要がある。このよりなｐ−ｏｐの 書き込みの終了は、最後のアドレスが予約待ち行列内に配置されると通知される 。

メモリ書き込みをもたらすｐ−ｏｐｓのＭＣＣ終了には拘りなくＡＰはそれ自信 のこれらのｐ−ｏｐｓの終了を生成する。これは、ＡＰが１またはそれ以上の語 位置合わせされたアドレスの最後のアドレスをＰＡｄｒＢｕｓを介してＭＣＣに 転送する時に発生する。ＭＣＣは通常（１または複数の）アドレスを直ちに待ち 行列内に配置することができるから、通常はＭＣＣがメモリ書き込みアドレスの 受信を指示する必要はない。しかしく待ち行列が一杯であるか、または待ち行列 の１つの中の先行（古い）書き込みと重なり合うために）ＭＣＣがアドレスを適 切な書き込み予約待ち行列内に配置できないような場合には、ＭＣＣによる終了 が必要である。これらの後者の場合には、ＤＥＣがｐ−ｏｐ発行を進めるのを防 ぐために終了が遅延される。

もしＭＣＣが、遅延させることができるそれ自信の終了を有していなければ、次 のことが発生し得る。ＡＰがｐ−ｏｐを終了すると、ＤＥＣは書き込みを生成し たｐ−ｏｐが完了し書き込み予約待ち行列内で安全であると確信する。ＤＥＣは この書き込みアドレスに対応するタグを過ぎた７またはそれ異常のｐ−ｏｐフラ の発行に進む、これでＭＣＣは、打ち切りの処理、データとアドレスとの突き合 わせ、重なり合ったメモリ読み出しの処理、及びキャッシュへの書き込みの遂行 の諸問題を有することになる。

従ってＭＣＣは重なり合い問題を有するアドレスを待ち行列内に配置するのを遅 延させる能力を（及び、勿論、ＡＰがそれ以上のアドレスを送るのを遅延させる 能力も）有していよう。

ＭＣＣはアドレスを遅延させる一方で（そしてこれが１つのｐ−ｏｐｓ書き込み の最後のアドレスであるものとして）ＭＣＣによる書き込みの終了も同様に遅延 させる。アドレスを最終的に適切な待ち行列内に配置するのと同時に、ＭＣＣは 終了を通知する。

ＭＣＣからの終了が予測されるｐ−ｏｐを、ＭＣＣを除く全ての予測される機能 ユニットが完全に終了させている間も、ＤＣＣはそのｐ−ｏｐを未済として考え 続ける。本質的に、ＤＥＣはｐ−ｏｐを引退させ得る時点に関する限りそのｐ− ｏｐのＭＣＣ終了を他の機能ユニットの終了と同類項として扱う。

ＭＣＣの正常終了のみの通知に関する限り、他の機能ユニット（ＡＰ、ＩＥＴＪ 、ＮＰ）による異常終了との直接対話は存在しない。間接的にも、ＭＣＣ終了が 予測されるｐ−ｏｐをＭＣＣが必ずしも終了させ得るとは限らない。ＡＰがｐ− ｏｐを異常に終了させ、関連するメモリ書き込みの全てのアドレスを生成しない （そしてできないかも知れない）場合には、ＤＥＣは然るべく挙動する。即ち、 ＤＥＣはこれらの場合を再編成し、ＭＣＣの異常終了の処理を遅延させず、そし て未決メモリ書き込みのｐ−ｏｐフラを適切に追跡し続ける。

ＡＰがｐ−ｏｐを正常終了させるが対応するメモリ書き込みを生成しない特別な 状況も存在する。これらの場合にはＡＰは「正常終了、しかし書き込みなし」を 通知して書き込みが発行されないこと、従ってＭＣＣからの終了が期待されない ことをＤＥＣに指示する。

Ｘ旦且ヱガｌ 要約すれば、ＮＰ終了は２ビツトのバスであり（ｐ−ｏｐを順番に終了させるこ とを前提としている）、浮動小数点突き合わせ例外を通知する。ＣＰＵ内には任 意選択ＮＰを含むための論理が設けられているが、詳細説明は省略する。

二乏ムヱ五■工旦工 前述のように、命令を流出させるのに必要な事象までＣＰＵの状態を戻すために 使用されるメカニズムの１つはレジスタ再割り当てである。この技術は必然的に 、プログラマ可視の（即ち、仮想）レジスタの集合をより大きい集合の物理レジ スタ内に写像することを伴う。物理レジスタの数は、少なくとも未決とすること が許され且つレジスタを変更することができるｐ−ｏｐの最大数だけ仮想レジス タの数を超えている。この技術は汎用レジスタファイル及びセグメントレジスタ ファイルの両者に適用される。

特定のマクロ命令アーキテクチャ（８０３８６１は、ＶＲＯ〜ＶＲ７と名付けた ８つの仮想汎用レジスタと、６つの仮想セグメントレジスタとを提供する。前述 のように、多くとも合計７つのｐ−ｏｐｓと、セグメントレジスタを変化させる 多くとも２つのｐ−ｏｐｓを未決とすることが許される。これと調和して、ＡＰ 　１５は、ＦＲＩ〜ＦＲ１５と名付けた１５の物理汎用レジスタの集合と、８つ の物理セグメントレジスタとを含み、一方ＩＥｔＪ１７は１５の物理汎用レジス タを含む。物理レジスタＰＲＯがＩＥＴＪ内に存在しているが、これは他の目的 のために使用される。

図５は仮想レジスタＶＲＯ〜ＶＲ７から物理レジスタＰＲＩ〜ＰＲ１５への写像 の概要図である。各物理レジスタは“■”で概略的に示す対応付けられた有効ビ ットを有する。これらの有効ビットは機能ユニットによって以下のように使用さ れる。

汎用レジスタ再割り当てを支援するために、バックエンドレジスタ再割り当て論 理１７５はポインタ集合アレイ１７７と自由リストアレイ１７８とを維持してい る。ポインタ集合アレイ及び自由リストアレイは各々８リストの記憶を提供し、 これらの各リストは未ｉｆｆ　ｐ−ｏｐｓのタグの最下位の３ビツトに対応する ３ビツト索引を有している。各ポインタ集合及び各自由リストは図中に列（ｃｏ ｌｕｍｎｌ　によって表されている。

所与の索引のためのポインタ集合及び自由リストは、その索引に対応するタグを 有するｐ−ｏｐの発行の直前の状態を維持する。ポインタ集合は仮想レジスタＶ Ｒ〜ＶＲ７に対応する８つのエントリを含み、各エントリは物理レジスタの１つ を指すポインタを含む。自由リストは、ポインタ集合の一員（メンバー）によっ て指されていない物理レジスタを指すポインタを含む７つのエントリを含む。

タグ＝０を有するｐ−ｏｐの発行前の初期状態を考えよう、この初期状態では、 ＶＲＯがＰＲ８に、ＶＲＩがＰＲ７に、ＶＨ２がＰＲ６に、・・・、そしてＶＨ ２がＰＲＩに写像される。また自由リストはＰＲ９乃至ＰＲＩ５を指すポインタ を含み、ＰＲ９がリストの先頭でＰＲＩ５がリストの尾である。この状態はタグ 二〇が先頭のエントリの列内に記憶される。

さて、以下のタグＯ１１及び２を有する３つのｐ−ｏｐｓの代表シリーズを考え よう。

タグ＝Ｑ：　ＶＲＯ＝ＶＲＯ＋ＶＲ３ タグ＝ｌ；　ＶＲ３＝ＶＲ３＋ＶＲ５ タグ＝２：　ＶＲ４＝ＶＲＯ＋ＶＲ３ ＶＲＯは先にＰＲ８上に写像されているから、ｐ−ｏｐ　（０）は、ｐ−ｏｐ　 ｆＯ）が完了可能となることが確立されるまでＰＲ８を変更することはできない 。従ってｐ−ｏｐ　（０１の始動前に存在する写像は、ＶＲＯを自由リスト内の 物理レジスタ上へ写像するように変更しなければならない。ＰＲ９が自由リスト の先頭であるので、ＶＲＯがＰＲ９上へ写像される。ＰＲ８は、８つのｐ−ｏｐ ｓが発行されｐ−ｏｐ　（０）が引退したことが保証されるまでは先頭に立たな いから、自由リストの尾に配置される。自由リスト内の他の各項目は先頭に向か って前進する。従ってタグ＝Ｏと共に発行される実際のｐ−ｏｐはＰＲ９＝ＰＲ ８＋ＰＲ５である。

次のｐ−ｏｐ　、即ちｐ−ｏｐ　ｆｌ）はＶＨ２を変更しようとする。このｐ− ｏｐのバックアウトを可能ならしめるために、ＶＨ３は自由リストの先頭にある 物理レジスタ、即ちＰＲＩＯ上へ写像される。ＰＲ５は自由リストの尾に配置さ れ、ＰＲＩＩは自由リストの先頭に前進する。タグ＝１と共に発行される実際の ｐ−。

ｐはＰＲ１０＝ＰＲ５＋ＰＲ３である。

Ｐ−ｏｐ　ｆ２）はＶＨ２を変更しようとする。従ってＶＨ２は物理レジスタＰ ＲＩＩに写像され、ＶＨ２が自由リストの尾に配置される。タグ＝２と共に発行 される実際のｐ−ｏｐはＰＲ１１＝ＰＲ９＋ＰＲ１０である。

物理レジスタを変更するｐ−ｏｐがある機能ユニットに到着するとそのレジスタ の有効ビットはクリアされ（無効を表し）、そのｐ−ｏｐが終了した時にのみセ ットされる（有効を表す）。

これは、物理レジスタを読み出そうとしている遅めのｐ−ｏｐのために正しいデ ータが存在していることを保証するために必要である。図示の特定例においては 、ｐ−ｏｐ　（０１がＰＲ９を変更し、ｐ−ｏｐ　（１１がＰＲＩＯを変更する 。ｐ−ｏｐ　（２）はＰＲ９及びＰＲＩＯの内容を要求するからそれが実行可能 となる前に有効源レジスタ（ＰＲ９及びＰＲ１０）を有していなければならない 。これはｐ−ｏｐ　（１）及びｐ−ｏｐ　［２１が終了した場合にのみ発生する 。ｐ−ｏｐ　（０１及びｐ−ｏｐ［１）は、もし何れかが一掃されるとｐ−ｏｐ （２）も−掃されてしまうから、引退してはならないことに注意されたい。

データキャッシュサブシステム　の　き゛　″−５１図６は、データキャッシュ サブシステムの制御を提供するＭＣＣ２５のブロック線図である。そのジョブは 、ＡＰ　１５が発生しＰＡｄｒＢｕｓ　５５を介して引き渡される書き込みアド レスを、幾つかのチップの何れかによって発生されＤＸＢｕｓ　５８を介して引 き渡される対応データに結び付けることと、書き込みデータ（３２ビット倍長語 内に右寄せされている）とＡＰによって指定されているバイトアドレスとをバイ ト位置合わせすることと、書き込みと爾後の読み出しとの間の同一アドレスに対 するメモリデータ従属を検査し、データが使用可能になると直ちにそれらを短絡 することと、書き込み動作を発生させたｐ−ｏｐｓが成功裏に終了することが保 証されるまで書き込み操作を待機させることによって実行の緊密さくコヒーレン ス）を維持することと、必要な場合には主メモリまたはキャッシュ自体を変更す ることな（書き込み操作を打ち切り可能ならしめることである。

データキャッシュスブシステムは３つのカテゴリのデータ操作を扱う。正常デー タアクセスは、ＮＰ　２０が遂行するもの（もしあれば）を除いて、プログラマ 指定のデータアクセスである。他の２つのカテゴリはシステムアクセス及びＮＰ アクセスである。各カテゴリ内のメモリから読み出されるデータは何れかのカテ ゴリの早めのｐ−ｏｐｓによってなされた書き込みを表していなければならない が、異なるカテゴリの書き込みは非同期的に処理することができる。即ち異なる カテゴリの近くの（実行順序に対して）書き込みは同一アドレスを変更しないこ と、またはもしそれらが行えばカテゴリ間の書き込みの非同期性の効果は温和で あるものとしている。

ＭＣＣ２５は、書き込みバッファ３０２及びマルチプレクサ３０３と組合わされ た書き込み予約待ち行列（ＷＲＥＳＱＩ　３００と、システムバッファ３０７と 組合わされたシステム書き込み待ち行列（ＳＹＳＷＱ）　３０５と、ＮＰバッフ ァ３１２及びマルチプレクサ３１３と組合わされた書き込み予約待ち行列（ＮＰ ＶＩＱＩ　３１０とを含む複数の待ち行列構造を含む。

ＷＲＥＳＱ　３００は正常データアクセスのみに役立つ。これは、各書き込みデ ータ（これは単一バイト、１６ビツト語、または３２ビット倍長語であってよい が、実行ユニットからの単一の３２ビット倍長語内に常に右寄せされて到着する ）を、任意バイト境界上でメモリ内の位置合わせを指定できる（１または複数の ）対応アドレスによって指示されるように位置合わせすることと、何れかのカテ ゴリの書き込みと爾後の読み出しとの間の同一アドレスに対するメモリデータ従 属を検査することとを含む前述の全ての機能を遂行する。

５ＹＳＷＱ　３０５は、システム書き込みを発生させたｐ−。

ｐｓが成功裏に終了し、それらがメモリ内へ書き込まれるまでシステム書き込み を緩衝する。これは多（とも４つの未済システム書き込みを提供する。システム アクセスは隠システム構造（ページ辞書エントリ、ページ表エントリ、セグメン ト記述子、及びタスク状態セグメントデータ）にアクセスするためにＡＰによっ て遂行されるアクセスである。全てのシステム書き込みは「アクセスされた」ま たは「話中ｊビットをセットする単一の倍長語読み出し・変更・書き込み操作と して発生する。

ＡＰは順不同の実行を遂行しないから、全てのシステムアクセスは順番に発生す る。さらに、システム書き込みは読み出し・変更・書き込み操作から発生するの で、アドレスは書き込みデータの前にＭＣＣに到着しなければならない。

ＮＰＷＱ　３１０は８つのＮＰ書き込みアドレス（少なくとも２つのＮ　Ｐ　ｐ −ｏｐｓの結果を保持するのに充分）を緩衝する。

ＮＰに指令され、ＮＰから指令されるＮＰデータアクセスは３つの主な点が正常 データアクセスとは異なる。即ち、単一のＮＰ　ｐ−ｏｐは１０バイトまでのデ ータを読み出し及び書き込みの両方または何れか一方を行うことができるが、正 常り−０ｐは多くとも４バイトのデータにしかアクセスできない。従ってＮＰは 、単一のｐ−ｏｐによって指定された書き込み操作を遂行するために多重倍長語 転送を遂行することができる。ＮＰｐ〜Ｏｐのためのデータは常にＭＣＣに順次 に（即ちアドレスが到着するのと同じシーケンスで）到着する。

ＷＲＥＳＱ　３００は最も複雑な書き込み待ち行列であり、後述するようにｐ− ｏｐ終了及び打ち切りの処理を行う。ＷＲＥＳＱは８つのエントリを受け入れる 複雑なデータ及び命令バッファからなる。各エントリは、倍長語アドレス（倍長 語は３２ビツトのデータ）のための３０ビツト幅の連想記憶装置（ＣＡＭ）レジ スタ、数値比較論理と「最終」ビット及び「解放されたｊビットとを含む４ビツ トの専用タグＣＡＭ、及び各データバイトのための有効ビットと全データレジス タのための「現行」ビットとを含む制御論理と組合わされた４バイト幅のデータ レジスタを含む。

ＷＲＥＳＱは、データ物理アドレスバス待ち行列（ＰＡｄｒＱ１３２０と呼ばれ るＦＩＦＯバッファからデータアクセスのためのメモリアドレスを受信する（こ れらのメモリアドレスはＡＰから到着するとＰＡｄｒＱに緩衝される）、各アド レスは、遂行されるアクセスの型（読み出し、書き込み、または読み出し・変更 ・書き込み）と、アドレスを発生したｐ−ｏｐのタグと、アドレスされた倍長語 へ及び／またはそれから転送される倍長語のバイトを指示する４ビツトのバイト 可能マスクと、そのアドレスがそのｐ−ｏｐによって発生される最後のものであ るか否かを指示する「最終」ビットとを伴う。

書き込みまたは読み出し・変更・書き込みアクセスのためにＰＡｄｒＱから受信 した各アドレスは、アドレスを伴うバイト可能ビットによって指示される何れか のバイト位置内に有効ビット集合を有するＷＲＥＳＱ内に既に入力されている全 てのアドレスと連想的に比較される。もしＷＲＥＳＱ内に既に重なり合った書き 込みを指示する何かを見出すと、ＷＲＥＳＱ内への新しいアドレスの処理は、重 なり合った書き込みがメモリへ書き込まれＷＲＥＳＱから除かれるまで見合わさ なければならない。

この場合ＭＣＣは１位置がメモリへ書き込まれるまで中断して、書き込み待ち行 列により多くのアドレスを受け入れるようにしなければならない。これはパイプ ライン機能停止と呼ばれ、この場合ＭＣＣはアドレスをＰＡｄｒＱ内に戻すこと を可能とし、もしこの構造が溢れの前兆を示せば、ＭＣＣはＰＡｄｒＢｕｓをロ ックしてＡＰがより多くのアドレスを発行するのを阻止する。そうでなく、もし パイプライン機能停止が要求されないか、または重なり合いエントリを除去する ことによってこのような機能停止が解決された後は、新しいアドレスがＷＲＥＳ Ｑ内の位置に割り当てられる。

ＷＲＥＳＱ　３１０内の位置は割り当てカウンタによるラウントロピン方式の割 り当てのために選択される。もし選択された位置が自由であればアドレスは「ア ドレスＣＡＭＪ内にコピーされ、タグ及び「最終ＪビットはＴａｇ　ＣＡＭ内に コピーされ、４つの「現行」ビット及び「解放された」ビットは０にセットされ 、４つの「有効」ビットは書き込まれる倍長語のバイトを指定するバイト可能ビ ットに対応してセットされる。一方もしＷＲＥＳＱ位雪が再割り当てのために取 り上げられた時に未だに使用中であれば（１またはそれ以上の有効ビットがその 位置においてセットされていることにより指示される）、その位置がメモリに書 き込まれるまでＭＣＣはそれ以上のアドレスの受け入れを中断（パイプラインを 機能停止）させなければならない。

新しいエントリがＷＲＥＳＱ内に書き込まれるクロック期間に、またはその後に 、有効ビットがセットされているデータバイト内にデータが書き込まれる。実行 ユニットが、書き込まれるデータを提供する前にＡＰがアドレスを送信する保証 はなく、またＭＣＣ自体がアドレスが到着し次第それらを処理できるという保証 もない。従って、データはＷＲＥＳＱエントリが確立される前に既にＭＣＣへ送 られているかも知れない。８エントリＷ　Ｂ　ｕ　ｆ　３０２がこれを受け入れ る。このＷＢｕｆはＤＸＢｕｓ　（書き込みデータをＭＣＣへ引き渡すパス）と ＷＲＥＳＱ自身の入力との間に配置されている。ＤＸＢｕｓに到着するデータは 、それが表している操作の型（もしＷＲＥＳＱに宛てられていれば正常メモリ書 き込み）及びそれが発生したｐ−ｏｐのタグによって識別される。

正常メモリ書き込みデータがＤＸＢｕｓに到着すると、それはその４ビットｐ− ｏｐフラの最下位３ビツトによってアドレスされた３２ビツトＷ　Ｂ　ｕ　ｆ内 に記憶され、このｐ−ｏｐフラの最上位ビットはエントリと共に記憶され、（後 述するようなＴａｇ　ＣＡＭヒツトが発生しない限り）「現行」ビットはエント リのためにセットされる。同時に、そのタグはＷＲＥＳＱのＴａｇ　ＣＡＭ内で 探索される。もしそのデータのための位置（または２つの隣接位ｒＩりが、「最 終Ｊビットがセットされている１つの位置を含むＷＲＥＳＱ内に見出されれば、 そのデータは直ちにその（またはそれらの）位置に（この場合ＷＢｕｆエントリ の「現行」ビットがセットされていない）書き込まれる。同様に、「最終ｊビッ トがセットされているアドレスがＷＲＥＳＱ内に入力されると、そのアドレスを 発生したｐ−ｏｐのタグに対応するＷ　Ｂ　ｕ　ｆエントリが質問され、もしそ の「現行ｊビットがセットされていればデータは全てＷＢｕｆエントリヘコビー され、ＷＲＥＳＱ　ｒ現行」ビットはセットされ、ＷＢｕｆ　ｒ現行」ビットは クリアされる。

上述の２つのメカニズムによって、データまたはアドレスのどちらが先に到着す るかには関係なく、またはそれらが同時に到着してもデータ及びアドレスの両者 が存在する場合にはアドレス及びデータは共にＷＲＥＳＱ内へ入力され、そのｐ ”ｏｐのためのＷＢｕｆエントリの「現行」ビットはクリアされ、（１または複 数の）ＷＲＥＳＱエントリの（１または複数の）「現行」ビットはセットされる 。この時点でＷ　Ｂ　ｕ　ｆ位置は再使用のために自由となる。データはアドレ スに対して順不同で到着し得るから、できる限り早く処理を発生できるようにす るために、データレジスタ及びＷＲＥＳＱの「現行」ビットへの２つの独立した 経路が設けられている。ＷＢｕｆから発する一方はその位置内に書き込むことが でき、この位置には（ラウントロピンカウンタによって選択された）対応アドレ スが同時に書き込まれる。ＤＸＢｕＳインタフェースから直接の他方はＴａｇＣ ＡＭによって識別される（１または複数の）位置内に書き込むことができる。こ れにより新たに到着するアドレスとＷＢｕｆからのデータとを対にして、先に確 立されているＷＲＥＳＱエントリ内にＤＸＢｕｓから新たに到着したデータが書 き込まれるクロックサイクルと同じクロックサイクルに、新しいエントリ内に書 き込むことができる。

ＷＲＥＳＱハ内に入力されるデータは、それがメモリ内で占めるであろうバイト 位置と同じバイト位置内にそれをバイト位置合わせするローデータを通過する。

ＷＲＥＳＱ内への２つのデータ経路毎に別個のローデータが設けられている。（ 多分２つの隣接エントリの）（第１）ＷＲＥＳＱエントリの最下位バイト位置か ら数えてＯの値を有する隣接「有効」ビットの数は、ＷＲＥＳＱ内へのデータ書 き込みが発生する前に位置合わせのためにデータを回転させなければならない左 方へのバイト位置の数を示している。「有効ｊビットに組合わされている論理は 、もし先行ＷＲＥＳＱ位置も同じｐ−ｏｐクグのためのアドレスを含まなければ そしてその場合に限って、ある位置の「有効ｊビットをゲートすることによって このデータをバレルシフタへ供給する。

データがＷＲＥＳＱ内のある位置に書き込まれると、それは（もしＴａｇ　ＣＡ Ｍによってアドレスされていれば）同じタグ値を有する任意隣接位置か、または （もし新エントリ割り当てカウンタによってアドレスされていれば）以前のエン トリ割り当ての方向に隣接し「最終ｊビットが無効にされた位置にも書き込まれ る。書き込まれるデータは多くとも４バイト幅であるから、１つの倍長語のため のバイト位置と突き合わせるためにセータをバイト規模で回転させ、次いで両倍 長語を書き込むことは、メモリ内の倍長語境界にまたがる位置合わせされていな い書き込み操作のために４バイト全てな両倍長語内の適切な位置に同時に書き込 むことになる。

「最終」ビットがセットされた正常カテゴリアドレスがＰＡｄｒＱから抽出され ると、ＭＣＣはＭＣＣ終了信号をＤＥＣへ供給する。これらのアドレスは順番に （即ちＤＥＣから発行されるそれらを生成したｐ−ｏｐｓと同じ順番に）処理さ れ、ＤＥＣはどのｐ−ｏｐｓが正常メモリアクセスを生成するかを知っており、 たとえＭＣＣ終了が（ｌまたは複数の）アドレスが処理されたｐ−ｏｐのタグを 明示的に含まなくとも、ＤＥＣはそのＭＣＣ終了をそのｐ−ｏｐに明確に対応付 けることができる。ＭＣＣからの終了によってＤＥＣは、ＷＲＥＳＱエントリが 未だに確立されていない全てのｐ−ｏｐｓからのデータを受け入れるためには最 悪の場合には８より多いＷＢｕｆが必要であること、及び打ち切りの場合には無 関係なデータ及びアドレスを待ち行列から適切に流出させ得ることを保証できる ようになる。ＤＥＣは、正常アクセスを発生し未だにＭＣＣによって終了されて いない最古のｐ−ｏｐの他に７より多いｐ−ｏｐｓを発行しないから、この保証 が得られるのである。

アドレスは、ＰＡｄｒＱから抽出されると各々先にＷＲＥＳＱ内に（及び他の２ つの書き込み待ち行列内にも）入力されている全てのアドレスと（書き込みアド レスに関して説明したようにして）連想的に比較される。前述のように、到来書 き込みアドレスと現存ＷＲＥＳＱエントリとの重なり合いは、早いエントリがメ モリへ書き込まれて書き込み待ち行列から除かれるまでパイプライン機能停止を もたらす。しかし、たとえ同−倍長語（の異なる部分）を変更したとしても、重 なり合わない書き込みは待ち行列内に入力することができる。読み出し操作及び 読み出し・変更・書き込み操作（アドレス読み出し）のためのアドレスも書き込 み待ち行列エントリと連想的に比較される。書き込みと同様に、この比較は読み 出しアドレスのバイト可能ビットと待ち行列エントリの対応「有効」ビットとの 論理積によって決定されるバイト毎に遂行される。

もしか読み出しアドレスによって指定されたバイトをアドレスするＷＲＥＳＱエ ントリがなければ、またはもし読み出しアドレスによって指定されたバイトをア ドレスする各エントリ（書き込み・待ち行列ヒツト）の「現行」ビットがセット されていれば１ＭＣＣはＤＣＩ　３７へ通知してそのアドレスの正常キャッシュ 探索を遂行させる。（どのキャッシュアクセスもキャッシュミスの場合の遅延、 及び要求されたデータを検索するための主メモリ操作の必要をもたらす。）一方 、もし読み出しアドレスが、「現行」ビットがセットされていない１またはそれ 以上の書き込み・待ち行列エントリ内でヒツトすれば、ＰＡｄｒＱからのアドレ スの処理はこれらの全てのエントリのためのデータを受信するまで中断（パイプ ライン機能停止）させなければならない。機能停止が解決され、キャッシュデー タが使用可能になると、ＭＣＣはＤＣＩに指令して書き込み待ち行列ヒツトがセ ットされた「有効」ビットを有していないバイトだけをＤＩＯＢｕｓ　５７上ヘ ゲートさせる。アドレスをヒツトしている全ての書き込み・待ち行列エントリの 「有効」ビットによって選択される他のバイトは書き込み待ち行列へ、及びＭＣ ＣによってＤＩＯＢｕｓ上へ駆動される。従って、未だにメモリへ送られていな い書き込みデータは、後の読み出しへ“短絡”させることができる。書き込みが 書き込み待ち行列内で未済になっているバイトのために第２の書き込みを受信す るとパイプラインは機能停止させられるから、データの所与のバイトをアドレス する１より多いエントリは存在することはできないが、同じ倍長語の異なるバイ トを供給する幾つかのエントリは存在できる。書き込み待ち行列はこれらの全て からの「有効」バイトを組合わせてデータを選択し、ＤＩＯＢｕｓ上へ駆動する 。

ＣＰＵの他のユニットと同様に、ＭＣＣはタグステータスバスを介してＤＥＣか ら供給されるタグステータスを追跡しなければならない。各クロックサイクル中 にＤＥＣは、最古の未決ｐ−ｏｐタグ（○○Ｔａｇ）または打ち切りタグ（Ａ　 Ｔ　ａ　ｇ）の助言を得て２つのメツセージ型の１つをタグステータスバス上へ 送信する。ＷＲＥＳＱは「最古のエントリポインタ」（ＯＥＰ）と呼ぶその最古 のエントリを指すポインタを維持している、あるエントリは、それがＯＯＴａｇ より古くなるまでメモリへの書き込みに対して無資格のままである。ＯＯＴａｇ を受信する各サイクルにＯＯＴａｇは、１またはそれ以上の「有効」ビットがセ ットされ「解放された」ビットはセットされていない各書き込み待ち行列エント リのタグＣＡＭ内容と比較される。タグ比較は、４ビツトの２の補数演算を使用 して。

エントリの４ビツトタグから４ビットＯＯＴａｇを減することによって遂行され る。タグは２進計数シーケンス（００００，０００１゜００１０、・・・、１１ １０．１１１１，０口００．・・・）で発行され、一時に７より多くないタグが 未決であるから、ＯＯＴａｇの値は１つのサイクルから次のサイクルまで多くと も（もし７つの未決ｐ−ｏｐｓが全て引退し、新しいｐ−ｏｐが同じサイクルに 発行されれば）８までジャンプすることができる。従ってもしエントリのタグか らＯＯＴａｇを減じて得られた差の最上位ビットの値が１”であれば、それはＯ ＯＴａｇよりも８またはそれ以上若くはなり得ないから、エントリのタグはＯＯ Ｔａｇより１乃至ｐ−ｏｐｓ古いことを示している。このようにしてＯＯＴａｇ より若いことが見出された各エントリ毎に、そのエントリの「解放された」ビッ トがセットされる。エントリは、ＯＥＰによって指し示されているエントリの「 解放されたｊビットがセットされ、その「現行」ビットがセットされ、そして１ またはそれ以上の「有効」ビットがセットされている場合に、そしてその場合に だけ、キャッシュ及び主メモリの両者または何れか一方へ書き込むことができる 。書き込みが発生すると、エントリの「有効」ビットはクリアされ、ＯＥＰは１ またはそれ以上の「有効」ビット（もし存在すれば）がセットされている次の順 次エントリへ前進させられる。

ＤＥＣが打ち切りを通知すると、ＰＡｄｒＱ、ＷＲＥＳＱ及び他の２つの書き込 み待ち行列を含む全ての待ち行列内のｐ−ｏｐフラフィールドに対してＡＴａｇ が検査される。この検査はエントリが解放され得る時点を決定する検査と同じよ うにして、即ち待ち行列内に指定されているタグフィールドからＡＴａｇを減す ることによって遂行される。もし待ち行列エントリのタグフィールドがＡＴａｇ より大きい（古い）ならばエントリは待ち行列内に維持され、そうでなければそ の（１または複数の）「有効」ビットはクリアされる。待ち行列の制御論理の実 施態様に依存してポインタも調整しなければならないかも知れない、ＷＲＥＳＱ の場合、もしエントリが削除され、割り当てポインタが最も早（削除されたエン トリまで戻って移動し、そしてこれがＯＥＰを過ぎて移動していれば、ＯＥＰは 割り当てポインタに先行するエントリまで移動する。

ＷＲＥＳＱに組合わされているＷＢｕｆのエントリ及びタグ値によってアドレス される他の類似構造に対しても同じような検査が行われるが、ＷＢｕｆ内のエン トリのアドレスは単にそのタグの下位３ビツトであり、エントリのタグの最上位 ビット（ＭＳＢ）だけがそのエントリ自身の中に記憶されているから、ＡＴａｇ の下位３ビツトより大きいかまたは等しい３ビツトアドレスを有しまたＡＴａｇ のＭＳＢに等しい記憶されたＭＳＢを有するか、またはＡＴａｇの下位３ビツト より小さいアドレスを有しまたＡＴａｇのＭＳＢに相対するＭＳＢを有する全て のエントリの「有効」ビットをリセットするだけで充分である。

ＣＰＵの全ての機能ユニットと同様に、ＭＣＣは打ち切りサイクル中に内部バス 上に提示されるデータは無視し、打ち切りの後に未だ適切であれば送っていたデ ータを再送信する。従って、ある単一のサイクル中に、ＭＣＣ（及びＣＰＬＩの 残余）は未だに発行されたことがないＡＴａｇより大きいかまたは等しいタグを 担持するｐ−ｏｐが有していた状態にそれ自信をリセットする。

ＩＥｔＪにおし　′Ｏの 図７はＩＥＵ　１７のブロック線図である。ＩＥｔＪは２つのデータ経路、即ち 単一サイクルデータ経路４００及び多重サイクルデータ経路４０５を実現する。

単一サイクルデータ経路は、加算、減算、及びけた送りのよりな１サイクル内に 完了させることができる全ての整数命令を実行する。多重サイクルデータ経路は 、乗算、除算、及びＡＳＣＩＩ及び１０進数演算機構のような複数のサイクルを 必要とする全ての整数ｐ−ｏｐｓを実行する。２つのデータ経路は、レジスタ再 割り当てに関して説明したようにして仮想レジスタが写像される物理レジスタを 含む共通レジスタファイル４１０を使用する。

各データ経路は共通バス集合４１２に結合された要素を含み、バス結合器４１５ が２つのデータ経路の間を分離している。単一サイクルデータ経路は、汎用ＡＬ Ｕ４２０と、バレルシフタ４２２と、符号伝播、先行０及び１方向、等々のため の特別論理４２５とを含む。多重サイクルデータ経路は１乗除算回路４３０　（ ８ｘ３２乗算器アレイ）と、ＡＳＣＩＩ及び１０進数調整のための回路４３５と を含む。

入力ｐ−ｏｐｓはｐ−ｏｐパス５２から受信され、ｐ−ｏｐ待ち行列４５０へ導 かれる。マルチプレクサ４５２は待ち行列内の実行されるｐ−ｏｐを選択し、実 行されるｐ−ｏｐは単一サイクル制御論理４５５　（ＰＬＡによって実現）へ通 信される。単一サイクルｐ−ｏｐの場合、制御論理４５５は単一サイクルデータ 経路要素を制御する。多重サイクルデータ経路ｐ−ｏｐの場合、制御論理４５５ はｐ−ｏｐの第１サイクルで多重サイクル要素を制御しマイクロコードＲＯＭ４ ６０ヘアドレスを供給する。マイクロコードＲＯＭ４６０は多重サイクル制御論 理４６２　（ＰＬＡ）と共にｐ−ｏｐの爾後のサイクルの制御を提供する。

Ａ　Ｌ　Ｉｊ　ｐ−ｏｐｓの場合には、結果はレジスタ内に記憶され、終了は直 ちに終了待ち行列４７０内へ入力され、終了待ち行列４７０の内容はＩＥＬＩ終 了バス上へ送り出される。メモリ書き込みの場合には、結果が直接ＤＸＢｕｓへ 進められる（この場合終了は終了待ち行列内へ入力される）か、または出力が爾 後の出力のためのＤＸＢｕｓ出力待ち行列４７５内に配置されるかの何れかであ る。バスが使用可能になると、終了は終了待ち行列内に入力される。

Ｐ−ｏｐ待ち行列４５０の深さは８である。Ｐ−ｏｐ待ち行列は、複数の読み出 しポートと１つの書き込みボートとを有している。

待ち行列制御論理４８０は待ち行列を制御して通常はＦＩＦＯ（先入れ先出し） のように機能させるが、順不同読み出しをも支援する。待ち行列制御論理は待ち 行列がエントリを有しているか否かを指示する。待ち行列制御論理は待ち行列内 のｐ−ｏｐの位置も識別する。

もしｐ−ｏｐ待ち行列が、待ち行列が空の時にｐ−ｏｐを受信すれば、そのｐ− ｏｐは直ちにデコードされて遣切な制御信号が生成されるａ　ｐ−ｏｐのデコー ドが進行中の時点に実行準備検査が行われる。この検査はデータオペランド及び フラグオペランド従属、及び順番実行及び機能ユニット直列化のような若干の特 別な実行基準を含む、もしｐ−ｏｐが実行準備検査に失敗すれば若干のまたは全 ての制御信号は使用禁止となる。もしｐ−ｏｐが実行されなければ、そのｐ−ｏ ｐは待ち行列内に配置される。

もし待ち行列内にエントリが存在すれば、待ち行列はＦＩＦＯの如く機能する。

待ち行列の先頭のｐ−ｏｐ　、及び待ち行列内の次に若いｐ−ｏｐが読み出され る。実行準備論理４８２は両ｐ−ｏｐｓに対して検査を行う。待ち行列の先頭の ｐ−ｏｐに対する実行準備検査はデータオペランド従属を含む。もし待ち行列の 先頭のｐ−ｏｐが実行準備検査に合格すれば、そのｐ−ｏｐはデコードされ実行 される。もしそのｐ−ｏｐを実行することができなければ、それは次の動作サイ クルにおける検査のために再発行される。

待ち行列内の次に若いｐ−ｏｐに対する実行準備検査は、データオペランド及び フラグ従属、待ち行列の先頭のｐ−ｏｐに対するインタロック、及びそのｐ−ｏ ｐが（順番実行のよりな）特別な実行基準の主体か否かを含む。例えば、　ｐ− ｏｐが要求する源レジスタ内に有効ビットがセットされているかどうかが検査さ れる。もし待ち行列の先頭のｐ−ｏｐが実行に失敗すれば、待ち行列内の次に若 いｐ−ｏｐが実行準備検査の全てに合格していれば、このｐ−ｏｐがデコードさ れ実行される。もし待ち行列の先頭のｐ−ｏｐ及び待ち行列内の次に若いｐ−ｏ ｐを共に成功裏に実行することができれば、待ち行列の先頭が実行される。

複数の読み出しポインタ及び１つの書き込みポインタは待ち行列の動作を追跡し 続ける。もし次に若いｐ−ｏｐが実行されれば対応する実ポインタは待ち行列内 の次のエントリを指すように更新される。もし待ち行列の先頭のｐ−ｏｐが実行 されれば、第１読み出しポインタは第２読み出しポインタの値を入手し、第２読 み出しポインタは待ち行列内の次のエントリを指すように更新される。書き込み ポインタは待ち行列内の第１空位置を指すために使用される。打ち切りサイクル 中は全てのポインタは打切りタグと比較され、その結果に基づいて適切な値にセ ットされる。

待ち行列制御論理４８０は待ち行列内の各エントリ毎にステータスビットを有す る。ステータスビットは、新しいｐ−ｏｐを待ち行列内にロードしている間に゛ 有効”にセットされる。もし打ち切りサイクル中にｐ−ｏｐ待ち行列内のエント リを一掃するのであれば、適切なステータスビットが“無効”にセットされる。

実行のために識別されたｐ−ｏｐがデコードされる。もし実行のために識別され たｐ−ｏｐが単一サイクルｐ−ｏｐであれば、単一サイクルデータ経路４００　 （レジスタファイル、ＡＬＵ、バレルシフタ、及び特別論理）のための制御信号 が制御論理４５５によって生成される。単一サイクルｐ−ｏｐは単一のクロック サイクル中に実行される。この時間中には多重サイクルデータ経路４０５は何ら の機能も遂行しない。

もし実行のために識別されたｐ−ｏｐが多重サイクルｐ−ｏｐであれば、第１状 態制御信号が単一サイクル制御論理によって生成される。単一サイクル制御論理 はマイクロコードＲＯＭ４６０も賦活する。残余の状態のための制御信号はマイ クロコードＲＯＭ及び多重サイクル制御論理４６２から生成される。多重サイク ルデータ経路４０５はこの時間中に演算を遂行する。多重サイクル動作は単一サ イクルデータ経路からレジスタファイル４１０だけを使用する。

Ｐ−ｏｐｓの同時（並列）実行を遂行することが可能である。もし実行のために 識別されたｐ−ｏｐが多重サイクルｐ−ｏｐであれば、考え得る性能利益は、待 ち行列から次の単一サイクルｐ−ｏｐを実行することによって得られる。単一サ イクルデータ経路を使用して単一サイクルｐ−ｏｐｓをまた多重サイクルデータ 経路を使用して多重サイクルｐ−ｏｐｓを実行することができる。多重サイクル ｐ−ｏｐに対するデータまたはステータスフラグ従属が存在すれば単一サイクル ｐ−ｏｐは実行されない。多重サイクルｐ−ｏｐと単一サイクルｐ−ｏｐとの間 に資源対立が存在する時間中（レジスタファイルへの書き込み及びステータスフ ラグ更新中）も、単一サイクルｐ−ｏｐは実行されない。

多重サイクル制御論理は動作の状態を識別する状態機械を有する。整数実行ユニ ットは４つの状態、即ち単一サイクル、多重サイクル、同時、または遊びの１つ を取ることができる。

単一サイクルデータ経路と多重サイクルデータ経路との間のバスは、同時動作中 にバス結合器４１５によって切り離される。これらのバスは多重サイクル動作中 通常は接続されていて、データファイルからのデータ転送及び（次のｐ−ｏｐの ために、その前の）　ｐ−ｏｐからの結果の使用の両方または何れが一方を可能 にしている。

もしあるｐ−ｏｐが実行可能であると識別されると、そのｐ−ｏｐは単一サイク ル制御論理及び多重サイクル制御論理の両方または何れか一方に提示される。機 能ユニットが話中であることを見出せば、ｐ−ｏｐは実行されない。これはｐ− ｏｐ待ち行列制御へ戻して通知され、論理を実行する準備を整える。多重読み出 しポインタに対して適切な調節が施される。

通常、　ｐ−ｏｐ待ち行列、待ち行列制御論理、及び実行準備論理は、データオ ペランドインタロックの解決及び特別実行基準に基づいてｐ−ｏｐｓの発行を維 持しようと試みる。ＩＥｔＪ内の各種機能ユニット（ＡＬＵ、バレルシフタ、特 別論理、乗／除算回路）の制御論理はハードウェア資源対立を解決し、単一サイ クル、多重サイクル、または同時の何れかの演算を遂行する。

もしＱＮＥＸＴと呼ぶ信号によって資源対立が通知され、発行されたｐ−ｏｐを 実行することができなければ、ｐ−ｏｐ待ち行列制御論理によって再発行するこ とが要求される。フラグスタック４８５を使用してフラグが追跡される。

稙鎗 以上に本発明の好ましい実施例を完全に説明したが、種々の変更、代替、及び等 価を使用しても差し支えない。例えば、上述の実施例は各機能ユニット毎に分離 したチップを用いて実現されているが、分散したパイプライン制御を用いる基本 アーキテクチャは単一チップ実施例においても同じように効果的且つ有用であろ う、同様に、この特定の実施例は特定の命令を実行するが、他の実施例が他の命 令集合を実行するように設計可能である。

また、タグを機能ユニットへ通信する特定のメカニズム（符号化されたタグを使 用するＯＯＴａｇまたはＡＴａｇを用いたタグステータスバス）を説明したが、 他の可能性も存在する。

一時に多くともｎ　ｐ−ｏｐｓを未決にすることができるシステムにおける１つ の可能性は、タグをＮビットベクトル内の単一集合ビットとして表すことである （但し、Ｎはｎより大きいかもしくは等しい）。未決ｐ−ｏｐｓの収集がＮビッ トベクトル内の集合ビットの隣接（循環的なセンスで）群によって表されるよう にこれらのタグを順次に発行する。このベクトルは機能ユニットに通信されてス テータスが表明され、一方類似の型のベクトルによって打ち切りを通知する。

従って上記の説明及び添付図面は、請求の範囲によって限定本発明の範囲を制限 するものではない。

１　欅゛Ｏバスフォーマット ＜５１．．４８＞　ＳｅｇＲｅｇ　＜５１．．４Ｂ＞　ＤｅｓｔＳｅｇＲｅｇ＜ ４７．　、４５＞　＜４７＞　Ｌａ５ｔＰｏｐ（４４，，４Ｄ　ＳｒｃＡＲｅｇ 　＜４６）　ｌ保留）＜４０．．３７＞　ＩｎｄｅｘＲｅｇ　＜４５＞　Ｌｏｃ ｋ＜３６．．３３＞　ＥＡＳｐｅｃ　＜４４１．４０）　ＳｔａｔＭｏｄ＜３２ ＞　ＡＳｉｚｅ　＜３９．．３２＞　ｌｍｍ５＜３１＞　ＴｗｏＣｙｃ　＜３１ ．．１６＞　Ｉ＋ａ＋ａＤｉｓｐＨｉ＜３０．．２９＞　ＭｅｍＲｅｆ　＜１５ ．、Ｏ＞　ＩｍｍＤｉｓｐＬ。

＜２８．．２５＞　ＳｒｃＢＲｅｇ ＜２４．．２Ｄ　ＤｅｓｔＲｅｇ ＜２０＞　ＲｅｇＳｔｏｒｅ ＜１９．．１７＞　０ｐｅｒＳｉｚｅ ＜１６．．１４）　０ｐｅｒＳｐｅｃ （１３，，４＞　０ｐｃｏｄｅ ＜３．．０＞　ＰｏｐＴａｇ ＜４７．．１４＞　（未定義）　＜４７．．３２＞　（未定義）＜１３．．４＞ 　０ｐｃｏｄｅ　＜３１．．１６＞　Ｉ＋ａｍＨｉ＜３．．０＞　（未定義）　 ＜１５．、Ｏ＞　ＩｍｍＬ。

２　■アドレスバスフォーマット ＜２５＞　ＤＴＡＧＲｅｑ　＜２５．．２３）　Ｓｔｒｅａｍ＜２４＞　ＩＴＡ ＧＲｅｑ　＜２２．．２０＞　０ｐｅｒａｔｉｏｎ＜２３＞　ＤｅｃＲｅｑ　＜ ３．、Ｏ＞　ＩｎｓｔｒＮｕｍ（Ｔ＝Ｐ−ｏｐ　Ｔａｇ　ｅｘ ｃｅｐｔ　ｆｏｒ Ｓｔｅａｍ　０１ ＜２２＞　ＭＣＣ）ＩＬｄ ＜２Ｄ　ＡＲＲｅｑ ＜２０＞　Ｌｏｋ　（１９＞　Ｖａｌ ＜１９＞　’Ｔｒｍ　＜１８．．４＞　物理アドレス＜３１．．１７＞ ＜１８．．４）　物理アドレス ＜１６．．２＞ ＜３．、Ｑ）　バイト選択 ３　ＤＩＯＢｕｓフォーマット 〈４〉　最終オペランド　〈４＞　ＲｄＤａｔａ有効く３１．ｏ＞　フレーム　 ＜３．．０＞　Ｐ−ｏｐフラ＜３１．、Ｏ＞　ＷｒＤａｔａ＜３１．．０＞　＜ ３１．．０＞　ＲｄＤＡＴＡ＜３１．．０＞ ４　データー　バスフォーマット ＜２Ｄ　ＡＰＲｅｑ ＜２０＞　ＮＰＨＬｄ ＜１９＞　ＮＰＲｅｑ ＜２１．．２０＞　ＴＴ（転送型） ＜１９．．１６＞　Ｐ−ｏｐフラ ＜１５．、Ｏ＞　データ＜１５．、ｏ＞＜１８．．１６＞　’　ＭｅｍＯｐ ＜１５．、ｏ＞　データ＜３１．．１６）５　ＩＥＵ終　バスフォーマット ＜４．．２＞　疑似Ｏｐフラ ＜１．．０＞　終了Ｉｄ 牛疑似Ｏｐタグは、終了するｐ−ｏｐのｐ−ｏｐフラの３つの最下位ビットを含 む。

終了Ｉｄ 値　１魅 ＯＯ終了なし Ｏｌ　正常終了 １０　誤予測分岐方向終了 １１　異常終了 ６　ＡＰ終　バスフォーマット 〈３〉　終了Ｉｄ、ビット〈７〉 ＜２＞　Ｉｄ＜６＞ 〈１〉　制御ビットＢ／Ｉｄ＜５＞ 〈０〉　制御ビットＤ／Ｉｄ＜４＞ 土ｌ監二虚亙工 会Σ」し４道）フィールド 〈３〉　制御ビットＩ／Ｉ　ｄ＜３＞ 〈２〉　制御ビットＮ／Ｉｄ＜２＞ 〈１〉　制御ビットＨ／Ｉｄ＜１＞ 〈０〉　制御ビットＳ／Ｉ　ｄ＜Ｏ＞ （広葉に続く） （前葉からの続き） 終了Ｉｄ　＜７．、Ｏ＞ ０１ＢＤ　ｌＮＨ３制御ビット更新 １０ＢＤ　ｌＮＨ３誤予測アドレス／制御ビット更新１１０Ｘ　ＸＸＸＸ　正常 終了 １１１００００１　デバッグ １１１１００１０　ハイパコード １１１１０１００　一般的保護（命令感度）１１１１０１０１　デバッグ（区切 り点）１１１１０１１０　無効演算コード １１１１０１１１　３８７使用不能 １１１１１０００　二重障害 １１１１１００１　遮断 １１１１１０１０　無効ＴＳＳ １１１１１０１１　セグメント不在 １１１１１１００　スタック障害 １１１１１１０１　一般的保護（命令を除く）１１１１１１１０　ページ障害 ７　′０　び′　のシーケンスの ＡＰ項　ＩＥＵ項 ｚグ　（肢皿旦工　又２　値　ｚ２　制３　ＣＨＫ　）　ＡＧ ４　ＸＦＥ　１ ５　ＸＦＥ　Ｉ　ＡＧ ６　ＤＥＣ）　ＡＧ　３　０Ｋ ７　ＸＦＥ　＋　３　０に ８　ＸＦＥ　Ｉ　ＡＧ　４　０に ９　ＤＥＣ６０に ５　０Ｋ　４　０に ５　０に ６０Ｋ　９０に ７　０に ８　ページ障害 ｆｌＧ−乙 ＦＩＧＪＡ。

ＦＩＧ　４Ｂ。

ＦＩＧ、、４Ｃ。

０　ＶＲＯ−ＶＲＯ＋ＶＲ３−ＰＨ１−ＰＲａ　＋　ＰＨ１１ＶＢ２−ＶＲ３＋ ＶＲ５−ＰＲＩＯ−ＰＲ５＋ＰＲ３２ＶＨ２−ＶＴＩＯ十ＶＲ３−ＰＲＩＩ　− ＰＨ１＋　ＰＲＩＯ国際調査報告

Claims (41)

【特許請求の範囲】
1. １．発行されるとそれぞれ１つの未済演算の状態を達成する一連の演算を発行す る装置と、 未済演算の少なくとも若干をそれぞれが実行できる複数の機能ユニットと、 割り当てられたタグを検査することによって２つの未済演算の相対年齢を決定で きるように順序を付けたタグの集合の一員であるタグを各未済演算に割り当てる 装置と、所与の未済演算が完了する時点を決定する装置と、未済タグの独特さを 保証するように未済演算の数を制限する装置と を具備することを特徴とするコンピュータプロセッサ。
2. ２．上記制限する装置が、一時に多くともｎ演算を未済可能とすることを許容し 、 上記タグが２ｎより大きいか等しいある範囲に亙って順次に発行され、 ２つの未済演算の相対年齢をそれらのタグの符号付き比較によって決定できるよ うにした 請求項１に記載のコンピュータプロセッサ。
3. ３．一時に多くともｎ演算が未済であり、タグを、多くとも１つのビットがセッ トされているＮビットベクトル（ここにＮはｎに等しいか大きい）として表し、 未済演算の集合をＮビットベクトル内のビットの隣接群によって表すようにタグ を発行する 請求項１に記載のコンピュータプロセッサ。
4. ４．異常状態と、未済演算の集合を流出させることの決定とに応答し、未済演算 の集合を流出させることを表すＮビットベクトルを前記機能ユニットへ通信する 装置をも具備する請求項３に記載のコンピュータプロセッサ。
5. ５．集合を流出させることを表す上記Ｎビットベクトルが、流出させる演算の集 合に対応するビット集合を有する請求項４に記載のコンピュータプロセッサ。
6. ６．少なくとも最古の未済演算の正常完了と、未済演算の集合を引退させること の決定とに応答し、未済演算の集合を引退させることを表すＮビットベクトルを 前記機能ユニットへ遍信ずる装置をも具備する請求項３に記載のコンピユータプ ロセツサ。
7. ７．集合を引退させることを表す上記Ｎビットベクトルが、引退させる演算の集 合に対応するビット集合を有する請求項６に記載のコンピュータプロセッサ。
8. ８．上記機能ユニットが複数の半導体チップ内に実現されている請求項１に記載 のコンピュータプロセッサ。
9. ９．異常状態に応答して所与のタグより遅く発行されたタグを有する全ての未済 演算を流出させる装置をも具備する請求項１に記載のコンピュータプロセッサ。
10. １０．群内の何れかの演算の流出がその群内の全ての演算の流出をもたらすよう に隣接する演算をクループ化する装置をも具備する請求項９に記載のコンピュー タプロセッサ。
11. １１．上記演算の少なくとも若干がが分岐演算であり、未済分岐演算の結果を予 測する装置と、未済分岐演算の誤った予測を検出する装置と、誤って予測された 分岐演算の結果として発行された全ての未済演算を流出させる装置 をも具備する請求項１に記載のコンピュータプロセッサ。
12. １２．最古の未済演算を決定する装置と、未済演算と引退させる演算との間の境 界をマークするタグを準備することによって、演算の引退が成功したことを上記 機能ユニットの少なくとも若干へ通知する装置をも具備する請求項１に記載のコ ンピュータプロセッサ。
13. １３．群内の全ての演算の引退が可能になった時にのみその群内の何れかの演算 の引退が遂行されるように隣接演算をグルーブ化する装置 をも具価する請求項１２に記載のコンピュータプロセッサ。
14. １４．少なくともそれらの源演算が未済ではあるが引退はしていない期間の間メ モリ書き込みを緩衝する装置と、それらの源演算が流出した時に、緩衝されてい る書き込みを流出させる装置と、 それらの源演算が引退した時に、緩衝されている書き込みのキャッシュまたはメ モリヘの配置を完了させる装置をも具備する請求項１２に記載のコンピュータプ ロセッサ。
15. １５．書き込みデータが流出されるか、またはキャッシュもしくはメモリ内に配 置される前に、緩衝されている書き込みデータを爾後の読み出し演算へ戻す装置 をも具備する請求項１４に記載のコンピュータプロセッサ。
16. １６．上記発行装置がｍ個のプログラマ可視のレジスタを含む命令集合アーキテ クチャを有する入力命令に応答し、少なくとも若干の演算がこれらのレジスタの １つを変更し、未済のレジスタ変更演算の数をｎに制限する装置と、少なくとも （ｍ＋ｎ）個の物理レジスタと、プログラマ可視のレジスタを物理レジスタへ写 像する装置をも具備する請求項１に記載のコンピュータプロセッサ。
17. １７．物理レジスタを変更した演算が成功裏に引退してしまうまで物理レジスタ が再使用されないことを保証する装置と、仮想から物理への写像を異常状態が検 出された時の先行状態に復元し、従ってプログラマ可視のレジスタの内容を復元 する装置 をも具備する請求項１６に記載のコンピュータプロセッサ。
18. １８．レジスタ変更は、プログラマが指定した順序以外で発生することが許され る 請求項１７に記載のコンピュータプロセッサ。
19. １９．各物理レジスタに対応付けられた有効ピットと、演算への入力として要求 される全ての物理レジスタの有効ビットを調べる装置と、 有効ビットがクリアされている少なくとも１つの物理レジスタの演算の実行を遅 延させる装置 をも具備する請求項１７に記載のコンピュータプロセッサ。
20. ２０．インタロックが要求された時、直接的に影響された特定の機能ユニットだ けがインタロックされた演算の実行を遅延させる 請求項１に記載のコンピュータプロセッサ。
21. ２１．若干のまたは全ての機能ユニットは、若干のまたは全ての演算が完了する と終了を通知し、 これらの終了は、完了した演算のタグを決定するのに充分な情報を提供し、 これらの終了は、演算の処理中に機能ユニットによって検出された最高優先順位 の異常状態（もしあれば）を決定するのに充分な情報を提供する 請求項１に記載のコンピュータプロセッサ。
22. ２２．各未済演算毎に機能ユニットによって通知される全ての終了に優先順位を 付ける装置と、 最古の異常に終了した演算を選択する装置と、最古の異常に終了した演算の最高 優先順位終了に対する正しい応答を決定する装置、 をも具備する請求項２１に記載のコンピュータプロセッサ。
23. ２３．機能ユニットからの終了を、演算が発行された順序とは異なる順序で通知 できる 請求項２１に記載のコンピュータプロセッサ。
24. ２４．特定の型の書き込みを処理するためにそれぞれ割り当てられる複数の書き 込みバッファ待ち行列と、各書き込み待ち行列毎に最高優先順位を選択する装置 と、最高優先順位待ち行列を選択する装置とを設けることによってインタロック 回避及び性能を向上せしめたことを特徴とするコンピュータプロセッサ。
25. ２５．上記書き込みが順不同で発生することを許される請求項２４に記数のコン ピュータプロセッサ。
26. ２６．命令を含む入力流に応答してこの入力流内の命令を一連の演算に変換する 装置と、 これらの演算の少なくとも若干をそれぞれが実行できる複数の機能ユニット、 これらの演算を機能ユニットの少なくとも若干に通信する（このように通信され る演算を未済演算と言う）装置と、タグを各未済演算に順次に翻り当てる装置と 、機能ユニットによる演算の終了に関する情報を各未済演算毎に維持する装置と 、 各機能ユニットに組合わされ、通信されて来た各演算についてそれが何時終了し たかを決定し、この終了情報をその演算のタグと共に前記維持装置に通信する装 置と、最古の未済演算を決定する装置と、 最古の未済演算の表示を機能ユニットに通信する装置と、少なくとも最古の未済 演算に関する終了情報に応答し、その演算の終了情報が全ての機能ユニットがそ の演算を正常に終了させたことを示している場合に限ってその算算の引退を許容 する装置と、 少なくとも最古の未済演算の引退に応答し、このように引退した演算が最早未済 ではないことを表すように最古の未済演算の表示を更新する装置と を具備することを特徴とするコンピュータプロセッサ。
27. ２７．所与の未済演算が異常に終了したことの情報に応答して、流出させるべき 演算の群を指定する打ち切りタグを機能ユニットへ通信する装置と、 各機能ユニットに組合わされ、打ち切りタグによって指定された全ての未済演算 を流出させる装置と、打ち切りタグによって指定された演算から未済演算の指定 を削除する装置と、 流出した最古の演算のタグに等しい値から始まるさらなるタグの割り当てを前記 タグ割り当て装置に開始させる装置をも具備する請求項２６に記載のコンピュー タプロセッサ。
28. ２８．打ち切りタグが、流出させられた最古の演算のタグに等しい請求項２７に 記載のコンピュータプロセッサ。
29. ２９．命令を含む入力流に応答してこの入力派内の命令を一連の演算に変換する 装置と、 これらの演算の少なくとも若干をそれぞれが実行できる複数の機能ユニット、 これらの演算を機能ユニットの少なくとも若干に通信する（このように通信され る演算を未済演算と言う）装置と、未済演算の数を所定の量大数に制限する装置 と、タグを各未済演算に順次に割り当てる装置と、機能ユニットによる演算の終 了に関する情報を各未済演算毎に維持する装置と、 各機能ユニットに組合わされ、通信されて来た各演算についてそれが何時終了し たか及びその終了は正常であったかを決定し、この終了情報をその演算のタグと 共に前記維持装置に通信する装置と、 未済演算の表示を機能ユニットに通信する装置と、機能ユニットからの終了情報 に応答して、正常に終了した演算を順番に引退させる装置と、 所与の未済演算が異常に終了したことの情報に応答して、少なくともこの所与の 未済演算と、より遅い全ての未済演算とを流出させることを機能ユニットに命令 する装置と、機能ユニットに組合わされ、命令装置によって指定された全ての未 済演算を流出させる装置と、 流出した最も早い未済演算のタグに組合わされていたタグから始まるさらなるタ グの割り当てを前記タグ割り当て装置に開始させる装置 を具備することを特徴とするコンピュータプロセッサ。
30. ３０．未済タグの表示が最古の未済演算のタグである請求項２９に記載のコンピ ュータプロセッサ。
31. ３１．未済演算の少なくとも若干をそれぞれが実行できる複数の機能ユニットを 含むコンピュータプロセッサにおけるパイプライン化演算を制御する方法であっ て、割り当てられたタグを検査することによって２つの未済演算の相対年齢を決 定できるように順序を付けたタグの集合の一員であるタグを各未済演算に割り当 てる段階と、所与の未済演算が完了する時点を決定する段階と、未済タグの独特 さを保証するように未済演算の数を制限する段階と を具備することを特徴とする方法。
32. ３２．上記制限する段階が、一時に多くともｎ演算を未済可能とすることを許容 し、 上記タグが２ｎより大きいか等しいある範囲に亙って順次に発行され、 ２つの未済演算の相対年齢をそれらのタグの符号付き比較によって決定できるよ うにした 請求項３１に記載の方法。
33. ３３．機能ユニットが遂行する何らかの異常状態を表明する諸段階と、 所与のタグより遅く発行されたタグを有する全ての未済演算を流出させる段階と をも具備する請求項３１に記載の方法。
34. ３４．群内の何れかの演算の流出がその群内の全ての演算の流出をもたらすよう に隣接する演算をクループ化する段階をも具備する請求項３３に記載の方法。
35. ３５．上記演算の少なくとも若干がが分岐演算であり、未済分岐演算の結果を予 測する段階と、未済分岐演算の誤った予測を検出する段階と、誤って予測された 分岐演算の結果として発行された全ての未済演算を流出させる段階 をも具備する請求項３１に記載の方法。
36. ３６．最古の未済演算を決定する段階と、未済演算と引退させる演算との間の境 界をマークするタグを準備することによって、演算の引退が成功したことを上記 機能ユニットの少なくとも若干へ通知する段階をも具備する請求項３１に記載の 方法。
37. ３７．群内の全ての演算の引退が可能になった時にのみその群内の何れかの演算 の引退が遂行されるように隣接演算をクループ化する段階 をも具備する請求項３６に記載の方法。
38. ３８．少なくともそれらの源演算が未済ではあるが引退はしていない期間の間メ モリ書き込みを緩衝する段階と、それらの源演算が流出した時に、緩衝されてい る書き込みを流出させる段階と、 それらの源演算が引退した時に、緩衝されている書き込みのキャッシュまたはメ モリヘの配置を完了させる段階をも具備する請求項３６に記載の方法。
39. ３９．書き込みデータが流出されるか、またはキャッシュもしくはメモリ内に配 置される前に、緩衝されている書き込みデータを爾後の読み出し演算へ戻す段階
40. ４０．上記発行段階がｍ個のプログラマ可視のレジスタを含む命令集合アーキテ クチャを有する入力命令に応答し、少なくとも若干の演算がこれらのレジスタの １つを変更し、未済のレジスタ変更演算の数をｎに制限する段階と、少なくとも （ｍ＋ｎ）個の物理レジスタを準備する段階と、プログラマ可視のレジスタを物 理レジスタへ写像する段階をも具備する請求項３１に記載の方法。
41. ４１．物理レジスタを変更した演算が成功裏に引退してしまうまで物理レジスタ が再使用されないことを保証する段階と、仮想から物理への写像を異常状態が検 出された時の先行状態に復元し、従ってプログラマ可視のレジスタの内容を復元 する段階 をも具備する請求項４０に記載の方法。