JP2939003B2 - 浮動小数点装置を有する高性能多重プロセッサ及びその性能を改良する方法 - Google Patents

浮動小数点装置を有する高性能多重プロセッサ及びその性能を改良する方法

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Description

【発明の詳細な説明】
【０００１】本願は、ディジタルコンピュータに関し、
特に、単一チップ集積回路として構成される種類の改良
されたＣＰＵ装置に関する。
【０００２】
【従来技術とその問題点】書込みコード、データベース
構造及び人員訓練における膨大な投資を代表する既存の
ソフトウェアベースの大きな部分は、複合命令のセット
又はＣＩＳＣ型プロセッサのためのものである。この種
類のプロセッサは、複雑なメモリーアクセスモードを伴
う『メモリーからメモリーへの』命令をしばしば含む、
多数の命令をその命令セットのなかに持っていることを
特徴とする。命令は普通は可変長であり、単純な命令は
恐らく僅かに１バイトの長さであるが、長さの範囲は数
十バイトに及ぶ。ＶＡＸTM命令セットはＣＩＳＣの主要
な例であり、１ないし２バイトのオプコード（opcode)
と０ないし６個のオペランド指定子とを有する命令を使
用し、ここで各オペランド指定子の長さは１バイトない
し多数のバイトである。オペランド指定子のサイズはア
ドレス指定モード、変位のサイズ（バイト、ワード又は
ロングワード）、等々に依存する。オペランド指定子の
第１バイトは、そのオペランドについてのアドレス指定
モードを記述し、オプコードはオペランドの個数（１、
２又は３）を定める。しかし、オプコード自体が解読さ
れるとき、オペランド指定子がまだ解読されていないの
で、命令の全長はまだプロセッサには知られていない。
ＶＡＸ型のプロセッサの他の特徴は、カッドワード(qua
dword)又はロングワード参照に加えてバイト又はバイト
ストリング・メモリー参照を使用することである、即
ち、メモリー参照の長さは、不整合バイト参照を含んで
１バイトないし複数ワードの範囲にわたって可変であ
る。
【０００３】ＶＡＸ型のアーキテクチャにおいて利用出
来る強力な命令、メモリーアクセスモード及びデータの
種類の多様性は、コードの各ラインについてより多くの
作業が行われるという結果をもたらすべきである（実際
に、コンパイラーは、これを充分に利用するコードを作
るものではない）。ソースコードのコンパクトさの向上
は、実行時間を犠牲にして得られるものである。システ
ムに現在要求されている動作レベルを達成するために特
に命令実行のパイプライン処理（pipelining)が必要に
なってきているので、連続する命令のデータ又は状態依
存性と、機械サイクル時間に対するメモリーアクセス時
間の巨大な差異とに起因して、過剰な機能停止（stall)
と除外項目とが生み出され、実行速度を低下させる。
【０００４】ＣＰＵがメモリーより遙かに高速であった
ときには、命令当たりにより多量の作業を行うのが有益
であったが、それは、若しそうでなければＣＰＵはメモ
リーが命令を送るのを常に待っていることになるからで
ある−この要因は、若しそうでなければサブルーチンと
して実行されることになるものものを詰め込む一層複雑
な命令を生み出す。ＣＰＵとメモリーの速度の釣合いが
取れてきたとき、メモリーシテスムが各サイクルに一つ
の命令とある程度のデータとを送ることが出来るとする
と、複合命令の利点は減少した。高速アクセスサイクル
と同様に、階層メモリー技術と、一層大きなメモリーア
クセスバンド幅とは、この高速のメモリー速度をもたら
す。複合命令と単純な命令との選択に影響を与えた他の
要因は、ＣＰＵのＶＬＳＩ構成から生じたオフチップ接
続対オンチップ接続の相対的コストの変化である。基板
の代わりのチップの上に構成することは経済を変化させ
る。即ち、第１に、１チップ上に搭載するのに充分な程
度にアーキテクチャを単純にすることは損にならず、次
に、メモリー参照のためにオフチップで行くことを避け
るために、より多量のオンチップ・メモリーが可能であ
る（と共に必要でもある）。比較における別の要因は、
ＣＩＳＣ解決策における如くにより多量の複雑な命令及
びアドレス指定モードを付加すると、命令実行プロセス
の諸段階を複雑（従って低速）にすることである。複雑
な機能は、単純な命令の等価なシーケンスより高速に実
行を行わせるかも知れないけれども、命令サイクル時間
を長くして全命令の実行を低速化する可能性がある。よ
って、付加された機能は、命令実行速度の低下を補うの
に充分な程度に全体としての性能を高めなければならな
い。
【０００５】ＣＩＳＣプロセッサの理論的利点を減じる
動作要因があるにも係わらず、上記した既存のソフトウ
ェアは、これらの種類のプロセッサの長期にわたる需要
をもたらすものであり、そして当然に市場は不断に向上
する性能レベルを必要とする。企業は、オペレータ訓練
及びコード自体のコストを含めて多年にわたる営業を、
アプリケションプログラムと、過去１０年ないし１５年
に最も広く使われたＣＩＳＣ型のプロセッサを使用する
データ構造に投資した。結局は達成されると予測される
性能上の利点が相当のものであるとしても、新しいプロ
セッサアーキテクチャに合わせてコード及びデータ構造
の全てを書き直す経費と作業の混乱とは正しいとはされ
ないかも知れない。従って、メモリーアクセスに可変長
命令及び可変テータ幅を使用する種類の命令セットを実
行するＣＰＵに高性能をもたらすことが目的である。
【０００６】典型的なＶＡＸ装置は３個の主要部分、即
ち、命令を取り出して解読するＩボックス又は命令ユニ
ットと、該命令によって定義される動作を実行するＥボ
ックス又は実行ユニットと、メモリー及びＩ／Ｏ機能を
処理するＭボックス又はメモリー管理ユニットと、を持
っている。このＶＡＸシステムの例が米国特許第４，８
７５，１６０号に示されているが、これは１９８９年１
０月１７日にジョンＦ．ブラウンに発行されてディジタ
ルエクイプメント・コーポレーションに譲渡されたもの
である。これらの機械は、単チップＣＰＵ装置を使って
構成され、非常に高速に刻時され、マイクロコード化さ
れ且つパイプライン処理されている。
【０００７】理論上、パイプラインが完全に維持される
と共にサイクル毎に命令が発せられるならば、プロセッ
サはサイクル当たり１個の命令を実行することが出来
る。複合命令を有する機械では、この理想を達成するの
に幾つかの障壁がある。第１に、可変サイズの命令で
は、恐らくはその解読に数サイクル入るまでは命令の長
さは未知である。オプコード・バイトの数は可変であ
り、オペランドの数は可変であり、オペランドを指定す
るのに使われるバイトの数は可変である。命令は逐次に
解読されなければならず、並列解読は実用的でない。第
２に、１命令によって生成されたけれども未だ利用する
ことの出来ない結果が、実行されることの出来る状態と
なっている後続の命令に必要とされるとき、データ依存
性がパイプライン内にバブルを生じさせる。第３に、命
令の複雑さが極めて多様であるために、命令毎にパイプ
ラインを長くしたり（この様にするとデータ依存性問題
が一層悪くなる）、或いは項目を機能停止（これはバブ
ルを生じさせる）させたりせずに実行を行うことは実際
的でない。
【０００８】斯くして、装置レベルでの最も積極的な動
作を得るために現代の半導体処理及び高いクロックレー
トを使用しても、アーキテクチャの本来的な特性は全体
としての動作を妨げるので、要求に応じたシステム性能
を提供するために幾つかの特徴を利用しなければならな
い。
【０００９】
【発明の概要】幾つかの別々の特徴を示す本発明の一実
施例では、可変長の命令を実行することが出来ると共
に、種々のデータ幅を使用するメモリーを参照すること
が出来るパイプライン処理ＣＰＵが設けられる。その幾
つかの特徴により性能が向上する。
【００１０】与えられた時にパイプラインの種々の段階
に幾つかのマクロ命令があることが出来る様に、（マイ
クロ命令パイプライン処理の代わりに）マクロ命令パイ
プライン処理が採用される。命令実行時に或る程度の柔
軟性が存在する様にＣＰＵのユニット間に待ち合わせが
設けられる；一つの命令の諸段階の実行は、先の命令に
よるこれらの段階の完了を必ずしも常に待たなくてもよ
い。むしろ、一つの段階により作られた情報を、次の段
階の用意が出来るまで待ち合わせさせることが出来る。
【００１１】他の特徴は、メモリーアクセスのための広
いバンド幅の使用である。より高速のサイクル時間で
の、システムバス又はキャッシュの各サイクルでの６４
ビットデータブロックの取り出しが性能を向上させる。
それにも係わらず、バイト及びバイトストリングタイプ
のメモリー参照をなお利用できるので、既存のソフトウ
ェア及びデータ構造は陳腐化しない。しかし、より広い
データ経路及びメモリーバンド幅は、階層メモリー組織
と共に、キャッシュ・ヒットの確率を高めて、メモリー
へのバイト動作により課される負担を軽減する。
【００１２】開示する例のＣＰＵに使われる階層キャッ
シュ構成は、キャッシュセット選択の改良された方法と
共に、メモリー参照がメモリー内のデータではなくてキ
ャッシュ内にあるデータへのメモリー参照である確率を
高める。特に、セット選択技術は、インヴァリデート
（無効化）のターゲットであったキャッシュ内のブロッ
クへフィル（充填データ）を向ける様に強化された、
『最後に使われたものでないフィル・アルゴリズム』
（ａ ｎｏｔ−ｌａｓｔ−ｕｓｅｄ ｆｉｌｌ ａｌｇ
ｏｒｉｔｈｍ）を採用するので、使われる最も確率の高
いデータブロックは、フィルにより重ね書きされずにキ
ャッシュ内にとどまる。
【００１３】追加の特徴は、階層メモリー（より多くの
メモリー参照を必要とするライトスルー(writethrough)
ではなくて）の少なくとも一部についてライトバック・
キャッシュを使用し、たとえキューが満杯であるために
他のアクセスが抑えられていてもライトバックの進行を
許すことである。よって、一つの特徴は、ライトバック
・キャッシュ環境においてライトバック操作を分離して
進行させ、他の種類のデータアクセスをＣＰＵ−バス間
のインターフェースで遅延させることである。
【００１４】特別の改良が、一実施例においてＣＰＵに
含まれる分岐予測方法により得られる。分岐は、パイプ
ライン処理プロセッサでは命令当たりのサイクル数とい
う見地から性能を低下させるが、それは、分岐が取られ
るときには、パイプライン中の先取りされた命令を流し
て新しい命令ストリームを開始させなければならないか
らである。最近使われた分岐オプコードの『取られる／
取られない』の履歴を記録した分岐履歴テーブルを採用
すると共に、この履歴テーブルに基づいて、この分岐の
次に生じたときにどの道を行くかを予測する経験的アル
ゴリズムを使うことにより、改善した予測結果が得られ
る。従って、命令ストリームを向け直さなければならな
い機会を減らすことによって性能が向上する。
【００１５】実施例では浮動小数点プロセッサ機能は、
オフチップではなくてオンチップで集積される。２個の
バスインターフェース及び外部バスを通る負担が無くな
り、外部バスのバンド幅がこの目的のために使われない
ので、浮動小数点命令の実行の速度は向上する。また、
結果が送り戻される前にオペレーションがオンチップ浮
動小数点ユニットに送られる時からの遅延のサイクル数
がバイパス技術により減らされる。最も普通に使われる
機能において丸め操作はデータ幅全体の代わりに下位ビ
ットに対して行われる必要があるに過ぎないので、試し
のミニ丸めを行って結果が正しいか否か確かめることが
出来、そして、若しそうならば、浮動小数点プロセッサ
の最後の段をバイパスして１サイクルの待ち時間を減ず
ることが出来る。
【００１６】ＣＰＵにおける実行の遅延をもたらす事象
の一つはＣＡＬＬなどの命令の発生であり、この場合に
はＣＰＵの状態を戻りのために保存しなければならな
い。特に、本書に開示した種類の従来のＣＰＵは、特許
４，８７５，１６０号に示されている様に、スタックへ
のレジスター・セットのうちの所要のレジスターの各々
を節約するためにマイクロコード・シーケンスを使用し
てきた。どんなレジスターを節約する必要があるかを正
確に判定するために、該レジスター・セットの各レジス
ターについて少なくとも１サイクルを要するマイクロコ
ード・ルーチンを使ってレジスターマスクの各位置をチ
ェックするのが普通であった。この長い手順の代わり
に、ここに開示したＣＰＵの特徴は、レジスターマスク
ビットのグループを一時に調べることによって最小限の
サイクル数でどのレジスターを節約する必要があるかを
判定する手段となる。最もあり触れた状況では、数個の
レジスターを節約する必要があるに過ぎないので、該レ
ジスターマスクの殆どは０であって、極少数のサイクル
で走査されることが出来る。
【００１７】単チップＣＰＵ装置に使われるチップのサ
イズを減少させることが出来る限り、性能（速度）、電
力消費、コスト及び信頼性に有利な影響を及ぼすことが
出来る。内部バス及び信号経路の数及び長さを減少させ
ることによって、チップ面積が最小にされる。本書に開
示したＣＰＵ装置においてこの目的を達成する技術の一
つは、メモリー及びＩ／Ｏ参照に使われる完全な物理的
アドレスの代わりに短い（バイト幅）アドレスで内部プ
ロセッサレジスターにアクセスする方法である。幾つか
の内部プロセッサレジスター（状況、コントロール等の
ための非メモリー記憶装置）があり、その或るものはチ
ップ上にあり（オンチップ）、或るものはチップ上に無
い（オフチップ）。好ましくは、該オフチップ・プロセ
ッサレジスターは、メモリーマッピングされて、メモリ
ー及びＩ／Ｏと同じコントロールを使って同じバスによ
りアクセスされるので、制御信号の異なる組を設ける必
要はない。しかし、割合に少数のプロセッサレジスター
しかないので、小さなアドレスで十分であり、オンチッ
プでは完全アドレスは避けるべきであり、ここでは追加
された制御信号はシステムバス上でよりも遙かに負担に
ならない。従って、オンチップのプロセッサレジスター
にアクセスするのに短アドレス及び特別の制御ラインが
使われるが、外部プロセッサレジスターにアクセスする
ためには完全アドレスが追加の制御ライン無しで使われ
る。よって、内部ラインの数の減少が達成されるが、メ
モリー及びＩ／Ｏアクセスに採用されるバス構造を使っ
て外部参照をＩ／Ｏマッピングすることが出来る。
【００１８】階層メモリーシステムにおいてライトバッ
ク・キャッシュが使われるとき、該キャッシュは、時に
は、或るデータの妥当なコピーだけを内蔵することが出
来る。ＥＣＣ回路等により回復不能のエラーが検出され
ることにより証明される様にキャッシュが故障すれば、
キャッシュが所有しているデータは唯一のコピーである
かも知れないので、そのデータはシステムに利用可能で
なければならない。更に、キャッシュ内のデータは、好
ましくは、診断目的のために乱されない状態で維持され
る。よって、キャッシュは単にオフにされることは出来
ず、通常の方法で操作され続けることも出来ない。従っ
て、エラー遷移モードが設けられるが、このモードで
は、キャッシュは限られたアクセス規則の下で動作し、
システムによる最大限のアクセスによってキャッシュに
所有されているデータブロックを使用させることを可能
にするがキャッシュデータの変更を最小限にとどめる。
【００１９】本書に記載したコンピューターシステムで
は、種々の構成要素が可能な時には何時でも互いに独立
に動作出来るように、データは可能なときには何時でも
緩衝記憶され又は待ち合わせさせられて、他の一つが始
まる前に与えられた一つが完了するまで待つ必要無しに
例えば多くのバス・トランザクションが開始されること
を可能にする。待ち合わせさせられるバス・トランザク
ションの例は、入ってくる〔読み出し−戻り〕データ及
びキャッシュ−インヴァリデート・オペレーションであ
る。システムバスは、メモリーがアクセスサイクルを完
了するときに読み出しデータを戻し、ＣＰＵがその読み
出し戻り（ｒｅａｄ ｒｅｔｕｒｎ）を受け取ることが
出来る様になるまで該読み出し戻りを待ち合わせさせる
ためにインターフェースが設けられる。一方、システム
バス上に発生する全ての書込みは、そのキャッシュを更
新された状態に維持する多重プロセッサ環境ではＣＰＵ
により監視される；その様なトランザクションは各々イ
ンヴァリデートと呼ばれていて、他のプロセッサにより
メモリーへの書込みが実行されるデータブロックについ
てのアドレスタグ（アドレス全体は不要である）から成
っている。キャッシュの干渉性（コヒーレンシー）を維
持するために、読み出し戻り及びインヴァリデートは時
間の順に維持されなければならない、即ち、それらがシ
ステムバス上に出現した順にキャッシュにおいて実行さ
れなければならない。よって、それらはＦＩＦＯ型のバ
ッファーにおいて待ち合わせさせられなければならな
い。しかし、インヴァリデートについてのデータ幅は読
み出し戻りのそれよりも遙かに小さく、読み出し戻りよ
り多数のインヴァリデートがあるので、トラフィックの
大半には殆ど幅を要しないというときには、読み出し戻
りに必要とされるキュー幅を使用することによってチッ
プスペースが無駄になる。この目的のために、いろいろ
な種類のトランザクションのために別々のキューが設け
られるが、順序はポインタ構成によって維持される。
【００２０】システムバスとの通信を行うためにＣＰＵ
に使われるバスプロトコールは、与えられた時にバス上
に数個のトランザクションを未決のままに維持すること
が出来るという意味で未決型のものである。該バス上の
読み出し及び書込みトランザクションは、各トランザク
ションについての発信元又は発信バスコマンダーを指定
するＩＤフィールドにより識別される。従って、読み出
し戻りデータが要求から数サイクル後に現れるとき、Ｉ
ＤフィールドはＣＰＵにより認識されるのでＣＰＵはデ
ータをバスから受け取ることが出来る。バスの他の特徴
は、バス許諾についての調停（arbitration for bus gr
ant)がバス上のアドレス／データ・トランザクションと
同時に進むので、トラフィックがそれを要求するならば
各サイクルがアクティブサイクルとなることである。
【００２１】発明の特徴であると考えられる新規な特徴
は特許請求の範囲に記載されている。しかし、発明自体
は、その他の特徴及び利点と同じく、添付図面と共に特
別の実施例についての詳細な解説を参照することから最
も良く理解されるであろう。
【００２２】
【実施例】図１を参照すると、一実施例に従って、本発
明の特徴を採用したコンピューターシステムは、システ
ムバス１１によりシステムメモリー１２及びＩ／Ｏ要素
１３に接続されたＣＰＵチップ又はモジュール１０を含
む。好適な実施例ではＣＰＵ１０は単一の集積回路上に
形成されるけれども、後述する幾つかの思想は単一の回
路基板又は複数の基板上に搭載されたチップの組として
具体化されることが出来る。命令又はデータを取り出す
とき、ＣＰＵ１０は内部キャッシュ又は一次キャッシュ
１４にアクセスし、次に、より大きな外部キャッシュ又
はバックアップ・キャッシュ１５にアクセスする。よっ
て、階層メモリーが使用されており、最高速のものは一
次キャッシュ１４であり、次はバックアップ・キャッシ
ュ１５、次は主システムメモリー１２であり、普通はデ
ィクスメモリー１６が続くが、このメモリーは、オペレ
ーティングシステム（即ち、ソフトウェア）の使用によ
りＩ／Ｏ要素１３を通してアクセスされる。仮想メモリ
ー組織が採用されており、最も使われそうなページを物
理的メモリー１２に維持するためにディクス１６とメモ
リー１２との間にページ・スワッピングが使われる。Ｃ
ＰＵ１０内の追加のキャッシュ１７は、物理的アドレス
の代わりに仮想アドレスを使って、命令だけを記憶す
る。物理的アドレスは、一次キャッシュ１４及びバック
アップ・キャッシュ１５にアクセスするのに使用され、
バス１１及びメモリー１２で使われる。ＣＰＵ１０が命
令を取り出すとき、最初に仮想命令キャッシュ１７がチ
ェックされ、若しキャッシュミスが起これば、該アドレ
スは物理的アドレスに変換され一次キャッシュ１４がチ
ェックされる。該命令が一次キャッシュ内に無ければ、
バックアップ・キャッシュ１５がアクセスされ、バック
アップ・キャッシュ内でキャッシュミスがあればメモリ
ー１２がアクセスされる。一次キャッシュ１４はバック
アップ・キャッシュ１５より小さいけれどもバックアッ
プ・キャッシュよりは高速であり、一次キャッシュ１４
の内容はバックアップ・キャッシュ１５の内容の部分集
合である。命令が取り出されるときを除いてＣＰＵ１０
からキャッシュ１７への書込みは無く、このキャッシュ
１７の内容はキャッシュ１４又は１５の内容の部分集合
であっても良いが無くても良いという点において、仮想
命令キャッシュ１７は他の二つのキャッシュ１４及び１
５の動作とは異なる。
【００２３】ＣＰＵ１０は、システムバス１１にアクセ
スするのに使われるＣＰＵバス２０とは別のバス１９を
通してバックアップ・キャッシュ１５にアクセスする。
よって、バックアップ・キャッシュ１５のためのキャッ
シュコントローラがＣＰＵチップ内に含まれる。ＣＰＵ
バス２０及びシステムバス１１は共に６４ビット双方向
多重化アドレス／データバスであり、要求ライン、許諾
ライン、コマンドライン等を含む制御バスを伴ってい
る。しかし、バス１９は、６４ビット・データバスと別
のアドレスバスとを有する。システムバス１１は、ＣＰ
Ｕ１０と、ＣＰＵバス２０上の他の構成要素とによるア
クセスを調停するインターフェースユニット２１により
ＣＰＵバス２０と接続されている。
【００２４】ＣＰＵ１０は命令ユニット２２（Ｉボック
スと称する）を包含しており、このユニットは、マクロ
命令（機械レベル命令）を取り出し、この命令を１サイ
クルに１個ずつ解読し、オペランド指定子を分解し、そ
の後にオペランド取り出しを開始する。該命令によって
指令されたデータ又はアドレス操作は、レジスターファ
イル及びＡＬＵを包含する実行ユニット又はＥボックス
２３により行われる。ＣＰＵはマイクロコードにより制
御されるので、マクロ命令を実施するのに必要なマイク
ロ命令のシーケンスを生成するためにマイクロシーケン
サ及びコントロール記憶装置を含むマイクロ命令制御ユ
ニット２４が使われる。メモリー管理ユニット又はＭボ
ックス２５は、命令ユニット２２から命令読み出し要求
及びデータ読み出し要求を、そして実行ユニット２３か
らはデータ読み出し要求又は書込み要求を受け取り、仮
想メモリーシステムのためにアドレス変換を行って物理
的アドレスを生成し、要求をＰキャッシュ１４へ発し、
或いはミスの場合には該要求をキャッシュコントローラ
２６を介してバックアップ・キャッシュ１５へ送る。こ
のキャッシュコントローラ又はＣボックス２６は、Ｐキ
ャッシュミスの場合にはバックアップ（第２レベル）キ
ャッシュ１５へのアクセスを処理し、バックアップ・キ
ャッシュミスについては主メモリー１２へのアクセスを
処理する。オンチップの浮動小数点プロセッサ２７（Ｆ
ボックスと称する）は、浮動小数点及び整数乗算命令の
ための実行ユニットであり、実行ユニット２３からオペ
ランド及びコマンドを受け取って結果を該実行ユニット
に送り戻す。
【００２５】本発明の特徴は種々のＣＰＵに適用出来る
けれども、ここに開示した実施例はＶＡＸ命令セットを
実行するべきものであるので、記載した機械レベル又は
マクロ命令のサイズは可変である。命令は、最小の１バ
イトから最大で数十バイトの長さであり、平均的命令は
約５バイトである。よって、命令ユニット２２は可変長
命令を処理出来なければならず、また、命令は必ずしも
メモリー内のワード境界で整合していなくてもよい。該
命令は可変幅のデータを操作するが、整数データユニッ
トは図３に記載されている。ＣＰＵ１０の内部バス及び
レジスターは一般的には３２ビット幅であり、３２ビッ
トはＶＡＸ用語ではロングワードと呼ばれる。キャッシ
ュ１４及び１５及びメモリー１２へのデータの転送及び
これらからのデータ転送は普通は１度に６４ビットであ
り、バス１１及び２０は６４ビット幅であり、カッドワ
ード（４ワード又は８バイト）と呼ばれる。命令ストリ
ームはカッドワードとして先取りされてキューに記憶さ
れ、その後、次の命令の特定のバイトが実行のために命
令ユニット２２により取り出される。該命令は、バイト
幅、ワード幅、ロングワード幅又はカッドワード幅のメ
モリー参照を行い、これらはロングワード又はカッドワ
ード境界で整合している必要はない、即ち、メモリーは
バイト・アドレス指定可能である。該命令セットの中の
或る命令は１機械サイクルで実行するが、大部分は数サ
イクルを要し、また或るものは数十サイクルを必要とす
るので、ＣＰＵ１０は、可変サイズの命令と、可変デー
タ幅（整合した又は整合していない）を参照する命令と
だけではなくて、変動する実行時間の命令にも順応しな
ければならない。
【００２６】本書に記載する実施例はＶＡＸ命令セット
を実行するべきものではあるけれども、例えば８０３８
６や６８０３０型のための命令セットなどの、他の命令
セットを実行するように構成されたプロセッサに役立つ
本発明の特徴がある。また、ここに開示する複合命令セ
ット・コンピューター（ＣＩＳＣ型と称する）において
だけではなくて、本発明の特徴の幾つかは縮小命令セッ
トコンピューター（ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔ
ｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒｓ（ＲＩＳＣと略
記））にも役立つ。ＲＩＳＣ型では、命令ワードは常に
同じ幅（バイトの数）であり、常に単一のサイクルで実
行される。レジスターからレジスターへの命令又はメモ
リーからレジスターへの命令だけが縮小命令セットにお
いて許容される。
【００２７】多重プロセッサシステムでは追加のＣＰＵ
２８がシステムバス１１にアクセス出来る。追加の各Ｃ
ＰＵ２８は、若しＸＰＵ１０と同じ設計のＣＰＵである
ならば、それ自身のＣＰＵチップ１０、キャッシュ１５
及びインターフェースユニット２１を包含することが出
来る。別の形としては、これらのＣＰＵ２８は、異なる
構成のものであっても良いが、主システムバス１１にア
クセスするために両立性のバスプロトコールを実行す
る。これらの他のＣＰＵ２８はメモリー１２にアクセス
出来るので、キャッシュ１４又は１５内のデータのブロ
ックは陳腐化する可能性がある。若しキャッシュ１５
（又は一次キャッシュ１４）に偶然に複写されるメモリ
ー１２内の記憶場所にＣＰＵ２８が書き込むと、キャッ
シュ１５内のこの記憶場所のデータは最早妥当ではなく
なる。この理由の故に、メモリー１２に対してＣＰＵ１
０以外の出所（例えば他のＣＰＵ２８など）からの書込
みがあるとき、後述する様にキャッシュ１４及び１５内
のデータのブロックは『無効』にされる。キャッシュ１
４は『ライトスルー』（ｗｒｉｔｅｔｈｒｏｕｇｈ）原
理に基づいて動作し、キャッシュ１５は『ライトバック
（書き戻し）』（ｗｒｉｔｅｂａｃｋ）原理に基づいて
動作する。偶然に一次キャッシュ１４内に存する記憶場
所にＣＰＵ１０が書込みを実行するとき、そのデータは
このキャッシュ１４に書き込まれると共にバックアップ
・キャッシュ１５にも（条件に依存して、しばしばメモ
リー１２にも）書き込まれるが、この種の動作は『ライ
トスルー』である。しかし、ＣＰＵ１０がバックアップ
・キャッシュ１５内に存する記憶場所に書込みを実行す
るときには、その書込みはメモリー１２に送られるとは
限らず、むしろ、システム内の他の要素（ＣＰＵ２８な
ど）がそのデータを必要としている（即ち、メモリー内
のこの記憶場所へのアクセスを試みる）か、又は該キャ
ッシュ内のそのブロックがキャッシュ１５から変位（割
り振り解除）させられるかしたならばその書込みはメモ
リー１２にライトバック（書き戻し）される。
【００２８】インターフェースユニット２１は３個のバ
スポートを有する。バス２０及び主システムバス１１を
経由するＣＰＵアドレス／データポートに加えて、ブー
トＲＯＭ及びＥＥＰＲＯＭ、不揮発性ＲＡＭ（電池バッ
クアップ付き）及びクロック／カレンダー・チップにア
クセスするためにＲＯＭバス２９が設けられる。ＲＯＭ
バスアクセスに対する時間要求は余り厳重ではないの
で、ＲＯＭバス２９は８ビット幅に過ぎない。このＲＯ
Ｍバスは、キーボード及び／又はＬＣＤディスプレイコ
ントローラ及びその他の例えばマウスなどの入力装置に
もアクセス出来る。コンソールへの逐次入出力ポートも
インターフェース２１に含まれているけれども、ここで
は説明しない。
【００２９】バス２０には他のノードが接続されていて
も良い。例えば、図２に示されている様に、ＣＰＵ１０
を使用するシステムのローエンド構成は、インターフェ
ース／アービタ・チップ２１を省いてメモリー１２をバ
ス２０に接続する（適当なメモリーインターフェースを
使って）ことが出来る。この場合、システムバス１１が
無いので、Ｉ／Ｏはバス２０に接続されなければならな
い。この目的のために、ディスク１６又は他のＩ／Ｏが
１個又は２個のＩ／Ｏノード１３ａ及び１３ｂに接続さ
れ、この各々がバス２０の所有権を要求して許諾される
ことが出来る。図２の場合にはバス２０上の全ての構成
要素が同期していてＣＰＵ１０からのクロック制御下で
動作するのに対して、図１の場合にはシステムバス１１
はバス２０及びＣＰＵ１０に対して非同期で、それ自身
のクロックに基づいて動作する。
【００３０】従って、本書に開示したＣＰＵ１０は、個
人用のデスクトップ型ワークステーションやＰＣから、
大規模な部門などに奉仕するフルスケール構成までにわ
たる多様なコンピューターシステムに役立つものであ
る。一例では、図１のシステムは、２５６Ｋバイトのバ
ックアップ・キャッシュ１５、１２８Ｍバイトの主メモ
リー２０、及び恐らく１Ｇバイト以上の容量のディスク
１６を持つことが出来る。この例では、バックアップ・
キャッシュ１５のアクセス時間は約２５ナノ秒（２ＣＰ
Ｕ機械サイクル）であり、バス１１を介するＣＰＵ１０
からの主メモリー２０のアクセス時間はバックアップ・
キャッシュのそれの１０ないし２０倍である。ディスク
１６は、勿論、主メモリーのそれの１０倍以上のアクセ
ス時間を有する。従って、典型的システムでは、システ
ムの性能は、キャッシュからなるべく多くを実行するこ
とにかかっている。
【００３１】図１には多重化された６４ビット・アドレ
ス／データ・バス１１又は２０を使用するものとして示
されているけれども、発明の幾つかの特徴は、例えば米
国特許第４，８７５，１６０号に示されている別々のア
ドレスバス及びデータバスを使うシステムにおいても実
施出来るものである。図３を参照すると、ここに説明す
る整数データ・タイプ又はメモリー参照は、バイト（８
ビット）、ワード（２バイト）、ロングワード（４バイ
ト）、及びカッドワード（８バイト又は６４ビット）を
包含する。ＣＰＵ１０内のデータ経路は、一般に、バス
１１及び２０のデータ経路と同じくカッドワード幅であ
る。図３に示されていないけれども、ヘキサワードにも
本書は言及するが、これは１６ワード（３２バイト）又
は４カッドワードである。キャッシュ及びタイミング 図４を参照すると、図１のＣＰＵチップ１０内のクロッ
ク発生器３０は、機械サイクルの４個の相Ｐ１、Ｐ２、
Ｐ３及びＰ４を画定するのに使われる４個の重なり合う
クロックφ１、φ２、φ３及びφ４を生成する。或る実
施例では、機械サイクルは公称上１４ナノ秒であるの
で、クロックφ１等々は約７１MHz である。別の例で
は、機械サイクルは１０ナノ秒であっても良く、この場
合にはクロック周波数は１００MHz となる。しかし、バ
ス２０及びシステムバス１１は、ＣＰＵの機械サイクル
より３倍長いバスサイクルに基づいて動作するので、こ
の例では、バスサイクル（これも図４に示されている）
は公称上４２ナノ秒である（或いは、１００MHz クロッ
クについては、バスサイクルは３０ナノ秒である）。バ
スサイクルは、バスサイクルの４相ＰＢ１、ＰＢ２、Ｐ
Ｂ３及びＰＢ４を画定するクロック発生器３０により生
成された４個の重なり合うクロックφ１、φ２、φ３及
びφ４により同じく画定される。しかし、システムバス
１１は、バス２０のそれの約２倍の長さのバスサイクル
（例えば、約６４ナノ秒）に基づいて動作し、このバス
サイクルはＣＰＵ１０及びバス２０に対して非同期であ
る。システムバス１１のタイミングサイクルは、インタ
ーフェースユニット２１内のクロック発生器３１により
制御される。ＣＰＵチップ 図５を参照すると、ＣＰＵチップ１０の内部構造が一般
的な形で示されている。命令ユニット２２は仮想命令キ
ャッシュ１７を包含しており、このキャッシュは、この
例では２Ｋバイトのサイズの、命令ストリーム専用のキ
ャッシュであり、命令ストリームの中の最近に使用され
たブロックを記憶し、キャッシュ１４及び１５及び主メ
モリー１２にアクセスするために使われる物理的アドレ
スではなくて仮想アドレスを使用する。即ち、仮想命令
キャッシュ１７にアクセスするためのアドレスは、他の
メモリー参照についてメモリー管理ユニット２５で行わ
れる様なアドレス変換を必要としない。命令は、命令キ
ャッシュ１７から、１６バイトを保持する先取りキュー
３２にロードされる。命令ユニット２２は命令バースト
・ユニット３３を有し、このユニット３３は命令をその
構成要素（オプコード、オペランド指定子、指定子拡張
部（specifier extensions) など）に分解し、マクロ命
令を解読すると共にオペランド指定子を解析して命令コ
ントロール（指名アドレスなど）を生成するが、この命
令コントロールは、バス３４により、マイクロ命令コン
トローラ２４内の命令キュー３５に送られる。オペラン
ドにアクセスするために必要な該指定子からの情報は、
バス３６により、実行ユニット２３内のソース・キュー
３７及び宛先キュー３８に送られる。命令ユニット２２
は、条件付き分岐が取られるか否かを予測して、それに
従って命令ストリームのアドレス指定シーケンスを監督
する分岐予測ユニット３９も包含する。命令ユニット２
２内の複合指定子ユニット４０は、（実行ユニット２３
内のＡＬＵを使う代わりに）レジスターファイルにアク
セスするか、さもなければ、命令が実行ユニット２３で
実行される前にオペランドのためのアドレスを生成する
補助アドレスプロセッサである。
【００３２】実行ユニット２３は（マイクロ命令制御ユ
ニット２４の制御下で）マクロ命令の実際の『作業』を
行い、機能停止及びトラップの能力を有する４段マイク
ロパイプライン処理ユニットを具現するものである。こ
れらの要素は、キュー３５、３７及び３８を介して命令
ユニット２２により提供される命令及びオペランド情報
を待ち合わせ解除する。文字型のオペランドについて
は、ソース・キュー３７は該命令からの実際のオペラン
ド値を内蔵するのに対して、レジスター又はメモリー型
のオペランドについてはソース・キュー３７は実行ユニ
ット２３内のレジスターファイル４１のデータへのポイ
ンタを保持する。
【００３３】マイクロ命令制御ユニット２４は、コント
ロール記憶装置４３から取り出されるべき次のマイクロ
ワードを決めるマイクロシーケンサ４２を内蔵する。該
コントロール記憶装置は、約１６００ワードのサイズの
ＲＯＭ又はその他のメモリーであって、マイクロシーケ
ンサ４２により生成された１１ビット・アドレスに応じ
て、恐らく６１ビット幅のマイクロコード・ワードを各
機械サイクルに１個ずつ生成する。このマイクロシーケ
ンサは、命令ユニット２２から命令キュー３５を介して
１１ビットの入力点アドレスを受け取って、該マクロ命
令により命じられるマイクロルーチンを開始する。コン
トロール記憶装置４３から各サイクルにおいて生成され
たマイクロ命令は、マイクロ命令バス４４によって実行
ユニット２３に中継される。
【００３４】実行ユニット２３に内蔵されるレジスター
ファイル４１は、１５個の汎用レジスター、ＰＣ（プロ
グラムカウンタ）、６個のメモリーデータレジスター、
６個の一次レジスター又は作業レジスター、及び１０個
の状態レジスターを包含する。実行ユニット２３は、バ
ス４４で受信したマイクロ命令により画定された通り、
マクロ命令により指令された動作を実行するために３２
ビットのＡＬＵ４５と６４ビットのシフター４６とをも
内蔵している。浮動小数点ユニット２７は、実行ユニッ
ト２３内のＡＬＵ４５のＡ及びＢ入力から２個の３２ビ
ット・バス４７及び４８で３２ビット又は６４ビットの
オペランドを受け取り、実行ユニット２３に戻る結果バ
スに結果を生成する。浮動小数点ユニット２７は、実行
されるべき動作のためのコマンドを受け取るが、その
後、実行ユニット２３とは無関係にこの動作を実行し、
それが終わったときに該オペランドを信号し且つ送る。
図１のシステムにおいて一般的にそうである様に、浮動
小数点ユニット２７は、レディー時に実行ユニット２３
により受け取られるべき結果を待機させる。浮動小数点
ユニット２７は、浮動小数点加算を２サイクルで実行
し、乗算を２サイクルで行い、除算の種類に応じて１７
ないし３０機械サイクルで除算を行う。
【００３５】バス４９上の浮動小数点ユニット２７の出
力とＡＬＵ４５及びシフター４６の出力とは、実行ユニ
ット２３内の結果マルチプレクサ（Ｒmux と略記）５０
により併合される（各機械サイクルで一つが選択され
る）。このＲmux からの選択された出力は、レジスター
ファイル４５に書き戻されるか、又は書込みバス５１に
よってメモリー管理ユニット２５に中継され、メモリー
要求は、仮想アドレスバス５２によって実行ユニット２
３からメモリー管理ユニット２５に加えられる。
【００３６】メモリー管理ユニット２５は、バス５３に
よって命令ユニット２２（命令ストリーム及びデータス
トリームの両方）から読み出し要求を受け取り、アドレ
スバス５２を介して実行ユニット２３（データストリー
ムだけ）から読み出し要求を受け取る。メモリーデータ
バス５４は、メモリー読み出しデータをメモリー管理ユ
ニット２５から命令ユニット２２（６４ビット幅）又は
実行ユニット２３（３２ビット幅）に送る。メモリー管
理ユニット２５は、書込みデータバス５１を介して実行
ユニット２３から書込み／記憶要求を受け取ると共に、
キャッシュコントローラユニット２６からインヴァリデ
ート、一次キャッシュ１４フィル及び戻りデータを受け
取る。メモリー管理ユニット２５は、これらの要求の調
停を行い、現在処理することの出来ない要求を待機させ
る。要求が開始されると、メモリー管理ユニット２５
は、変換バッファー又はアドレスキャッシュ５５を使っ
て、仮想アドレスから物理的アドレスへマッピングし
て、アドレス変換を行う。アドレスキャッシュ５５での
この探索は、ミスが無ければ１機械サイクルを要する。
ＴＢでミスがあった場合には、メモリー管理ユニット
は、メモリー内のページテーブルからページテーブル項
目を読み出させると共にＴＢフィルを行わせて、ミスし
たアドレスを挿入する。このメモリー管理ユニットは、
前アクセスの検査も行ってページ保護機能等々を実施す
る。メモリー管理ユニット２５により参照されるＰキャ
ッシュ１４は、３２バイトのブロック及びフィル・サイ
ズの２方セット連想ライトスルー・キャッシュである。
Ｐキャッシュの状態は、バックアップ・キャッシュ１５
の部分集合として維持される。メモリー管理ユニット２
５は、命令ユニット２２により開始された指定子読み出
しが、実行ユニット２３がこのデータをレジスターファ
イル４１に記憶させるときには、正しく配列されること
をも保証する。この配列（『スコアボーディング』と称
する）は、保留されている実行ユニット２３記憶を有す
る物理的アドレスの小リストである物理的アドレスキュ
ー５６により達成される。メモリー管理ユニット２５に
受け取られたけれども一次キャッシュ１４でそれについ
てミスが発生するメモリー要求は、物理的アドレスバス
５７及び（書込みについて）データバス５８により、実
行のためにキャッシュコントローラユニット２６に送ら
れる。インヴァリデートはメモリー管理ユニット２５に
よりキャッシュコントローラユニット２６からアドレス
バス５９により、そしてフィルデータはデータバス５８
により、受け取られる。
【００３７】キャッシュコントローラユニット２６は、
バックアップ・キャッシュ１５のためのコントローラで
あり、外部ＣＰＵバス２０に対してインターフェースす
る。キャッシュコントローラユニット２６は、物理的ア
ドレスバス５７及びデータバス５８を介してメモリー管
理ユニット２５から読み出し要求及び書込みを受け取
り、アドレスバス５９及びデータバス５８を介してメモ
リー管理ユニット２５へ一次キャッシュ１４フィル及び
インヴァリデートを送る。キャッシュコントローラユニ
ット２６は、一次キャッシュ１４がインヴァリデートに
よってバックアップ・キャッシュ１５の部分集合として
維持されることを保証する。キャッシュコントローラユ
ニット２６は、バス２０からキャッシュ干渉性トランザ
クションを受け取り、これに対してそれは適当ならばイ
ンヴァリデート及びライトバックをもって応答する。図
１及び５のシステムにおけるキャッシュ干渉性は、所有
権の概念に基づく。メモリーのヘキサワード（１６ワー
ド）ブロックは、メモリー１２により、又はバス１１上
のＣＰＵ内のバックアップ・キャッシュ１５により、所
有されることが出来る。多重プロセッサシステムでは、
与えられた時にキャッシュの一つだけが、又はメモリー
１２がヘキサワードブロックを所有することが出来、こ
の所有権は、メモリー１２及びバックアップ・キャッシ
ュ１５の両方の中の各ヘキサワードについて所有権ビッ
トによって示される（所有は１で、非所有は０で）。バ
ックアップ・キャッシュ１５についてのタグ及びデータ
の両方がオフチップのＲＡＭに記憶され、サイズ及びア
クセス時間はシステム要件に必要とされる通りに選択さ
れる。バックアップ・キャッシュ１５は、例えば、１２
８Ｋないし２Ｍバイトのサイズであることが出来る。Ｃ
ＰＵ１０の機械サイクルが１４ナノ秒であるとすると、
２８ナノ秒のアクセス時間でキャッシュは２機械サイク
ルで参照されることが出来る。バックアップ・キャッシ
ュへの書込みアクセスを最小限にするために、キャッシ
ュコントローラユニット２６は、連続する書込みを同じ
カッドワードに詰め込む。メモリー管理ユニット２５か
らの多数の書込みコマンドが８ワード書込みキュー６０
に保持される。キャッシュコントローラユニット２６
は、多重化アドレス／データバス２０へのインターフェ
ースでもあり、入力データキュー６１はフィル・データ
及びライトバック要求をバス２０からＣＰＵ１０へロー
ドする。キャッシュコントローラユニット２６内の非ラ
イトバック・キュー６２及びライトバック・キュー６３
は、バス２０を介して主メモリー１２へ送られるべき読
み出し要求及びライトバック・データをそれぞれ保持す
る。ＣＰＵ内のパイプライン処理 ＣＰＵ１０は、マクロ命令のレベルでパイプライン処理
されている。命令は、実行を終えるために７個のパイプ
ライン・セグメントを必要とする。それは、一般的に
は、図６に示されている様に、命令取り出しセグメント
Ｓ０、命令解読セグメントＳ１、オペランド定義セグメ
ントＳ２、レジスターファイル・アクセス・セグメント
Ｓ３、ＡＬＵセグメントＳ４、アドレス変換セグメント
Ｓ５、及び記憶セグメントＳ６である。機能停止が無い
理想的状態では、図６の連続する命令＃１〜＃７の重な
りは完全であるので、命令＃１のセグメントＳ６の時に
は命令＃７のＳ０セグメントが実行し、命令＃２〜＃６
は中間のセグメントの中にある。命令が連続する記憶場
所の中にあり（ジャンプや分岐が無い）、オペランドが
命令ストリームの中に含まれるか又はレジスターファイ
ル４１又は一次キャッシュ１４の中にある時、ＣＰＵ１
０は、図６に示されている理想的な命令重なり状態にお
いて数周期の時間実行することが出来る。しかし、オペ
ランドがレジスター４３や一次キャッシュ１４の中には
無くて、バックアップ・キャッシュ１５又はメモリー１
２から取り出さなければならない時、或いは他の種々の
条件が存在する時、機能停止が導入され、実行は図６の
理想的状態から外れる。
【００３８】図７を参照すると、各パイプライン・セグ
メントＳ０〜Ｓ６のハードウェア構成要素がＣＰＵ１０
について一般的形で示されている。ＣＰＵ１０の種々の
構成要素についての以下の一層詳細な説明において明ら
かになる様に、実際の回路はもっと複雑である。ここで
はマクロ命令・パイプラインセグメントにだけ言及する
が、該セグメントの大部分では動作のマイクロパイプラ
イン処理もある、即ち、マクロ命令を処理するために２
個以上の動作が必要ならば、複数の動作も１セクション
内でパイプライン処理されることが分かる。
【００３９】レジスターファイル４１に既に内蔵されて
いるオペランド、或いは命令ストリーム自体の中に内蔵
されているリテラルだけを命令が使うならば、その命令
が、機能停止無しで、連続する７サイクルで実行可能で
あることが図７から分かる。始めに、図７に示されてい
るＣＰＵ１０内での通常のマクロ命令実行の流れを説明
し、次に、機能停止と例外とについて説明をする。
【００４０】ＣＰＵ１０のパイプライン内でのマクロ命
令の実行は、チップの種々の分布したセクションで実施
される多くの小さなステップに分解される。ＣＰＵ１０
はマクロ命令パイプラインを具現するので、各セクショ
ンは比較的に自律的であり、各セクションの処理速度を
標準化するためにセクション間にキューが挿入されてい
る。
【００４１】命令ユニット２２は、次の命令についての
命令ストリーム・データを取り出し、そのデータをオプ
コード及び指定子に分解し、その命令の実行ユニット２
３による実行を支援するためにオペランドを先取りする
という目標をもって該指定子を評価する。命令ユニット
２２のこれらの機能はパイプラインのセグメントＳ０な
いしＳ３に分散させられており、作業の大半はＳ１で行
われる。Ｓ０において、命令ストリームデータは、仮想
命令バッファーアドレス（ＶＩＢＡと略記）レジスター
６５に内蔵されているアドレスを使って仮想命令キャッ
シュ１７から取り出される。データは先取りキュー３２
に書き込まれ、ＶＩＢＡ６５は次の記憶場所へインクリ
メントされる。セグメントＳ１では、先取りキュー３２
が読まれると共にバースト・ユニット３３は内部状態と
テーブル６６（ＲＯＭ及び／又は命令フォーマットを探
索するＰＬＡ）の内容とを使ってキュー３２の中のバイ
トから次の命令ストリーム構成要素（オプコード又は指
定子）を選択する。或る命令構成要素はバーストのため
に複数のサイクルを必要とする。例えば、２バイトのオ
プコードは、常にＶＡＸ命令セットのＦＤhex から始ま
るものであるが、２バースト・サイクル（一つはＦＤバ
イトのために、もう一つは２番目のオプコード・バイト
のために）を必要とする。同様に、インデックス付き指
定子は、少なくとも２バースト・サイクル（一つはイン
デックスバイトのために、他の一つ以上はベース指定子
のために）を必要とする。オプコードがバースト・ユニ
ット３３によって解読されるとき、情報はバス６７を介
して発行ユニット６８に渡されるが、このユニット６８
は、その命令を処理するルーチンのコントロール記憶装
置４３内の最初のアドレス（入口点）についてテーブル
６６を調べる。発行ユニット６８は、そのアドレスと、
命令に関連する他の情報とを命令キュー３５に送り、こ
こでそれは実行ユニット２３がこの命令に到達するまで
保持される。
【００４２】指定子が解読されるとき、情報は、ソース
・キュー３７及び宛先キュー３８へ、及び場合によって
パイプライン処理の複合指定子ユニット４０への割り振
りのためにバス６７を介してオペランドキューユニット
６９に渡される。オペランドキューユニット６９は、該
指定子についての適切な個数の項目を実行ユニット２３
内のソース・キュー３７及び宛先キュー３８において割
り振る。これらのキュー３７及び３８は、オペランド及
び結果を指すポインタを内蔵している。該指定子が短リ
テラル又はレジスター指定子でなければ（これらは単純
指定子と呼ばれる）、それは複合指定子であると見なさ
れてマイクロコード制御複合指定子ユニット４０により
処理されるが、それはパイプラインのセグメントＳ１
（コントロール記憶装置アクセス）、Ｓ２（レジスター
ファイル４１読み出しを含むオペランドアクセス）、及
びＳ３（ＡＬＵ４５動作、メモリー管理ユニット２５要
求、ＧＰＲ書込み）に分散されている。複合指定子ユニ
ット４０のパイプラインは、全ての指定子メモリーアド
レスを計算して、指定子タイプについて適切な要求をメ
モリー管理ユニット２５に対して行う。保留されている
実行ユニット２３参照によりインターロックされるＧＰ
Ｒの読み出し又は書込みを防止するために、複合指定子
ユニット４０のパイプは、データ依存性を検出するレジ
スター・スコアボードを含む。複合指定子ユニット４０
のパイプラインは、命令ストリームの明示的部分ではな
いオペランド情報を実行ユニット２３に供給する。例え
ば、ＰＣは、それを必要とする命令のための暗示オペラ
ンドとして供給される。
【００４３】Ｓ１の時に、分岐予測ユニット３９は、条
件付き分岐及び無条件分岐を探して解読される各オプコ
ードを監視する。無条件分岐については、分岐予測ユニ
ット３９は、ターゲットＰＣを計算して、ＰＣ及びＶＩ
ＢＡを新しい経路へ向け直す。条件付き分岐について
は、分岐予測ユニット３９は、以前の履歴に基づいて命
令が分岐するか否かを予測する。若し分岐が行われると
予測されれば、ＰＣ及びＶＩＢＡは新しい経路へ向け直
される。分岐予測ユニット３９は、条件付き分岐予測フ
ラグを実行ユニット２３内の分岐キュー７０に書込み、
その命令の実行時に実行ユニット２３により使用させ
る。分岐予測ユニット３９は、予測が正しくないと判明
した場合に正しい命令ＰＣを復元するのに充分な状態を
維持する。
【００４４】マイクロ命令制御ユニット２４は、パイプ
ラインのセグメントＳ２で動作し、実行されるべき次の
マイクロ命令を実行ユニット２３に供給する。マクロ命
令が２個以上のマイクロ命令の実行を要求する場合に
は、マイクロ命令制御ユニット２４は、先のマイクロ命
令に含まれている指示語に基づいて各マイクロ命令を逐
次に供給する。マイクロ命令境界で、マイクロ命令制御
ユニット２４は次の項目を命令キュー３５から除去する
が、それは該マクロ命令についての最初のマイクロ命令
アドレスを包含する。若し命令キュー３５が空であれ
ば、マイクロ命令制御ユニット２４はno−opマイクロ命
令のアドレスを供給する。マイクロ命令制御ユニット２
４は、全ての例外要求を評価し、パイプライン流し制御
信号を実行ユニット２３に提供する。或る例外及び割り
込みについては、マイクロ命令制御ユニット２４は、事
象に応答するために使われる適切なマイクロ命令ハンド
ラーのアドレスを注入する。
【００４５】実行ユニット２３は、非浮動小数点命令の
全てを実行し、バス４７、４８及び４９を介してオペラ
ンドを浮動小数点ユニット２７に送り且つ結果を該ユニ
ットから受け取り、割り込み及び例外などの非命令事象
を処理する。実行ユニット２３はパイプラインのセグメ
ントＳ３、Ｓ４及びＳ５を通して分散させられている。
即ち、Ｓ３は、レジスターファイル４１の読み出しを含
んで、オペランドアクセスを包含する。Ｓ４はＡＬＵ４
５及びシフター４６オペレーション、ＲＭＵＸ５０要求
を包含する。Ｓ５は、ＲＭＵＸ５０完了、レジスターフ
ァイル４１への書込み、メモリー管理ユニット２５要求
の完了を包含する。大抵、命令オペランドは命令ユニッ
ト２２によって先取りされ、ソース・キュー３７を通し
て間接的にアドレス指定される。ソース・キュー３７
は、短リテラル指定子についてはオペランド自体を内蔵
し、他のオペランド・タイプについてはレジスターファ
イル４１内の項目を指すポインタを内蔵する。
【００４６】ソース・キュー３７にフィールド型指定子
入力が行われるときにはフィールド・キュー７１の項目
が作られる。フィールド・キュー７１は、フィールド型
指定子がＧＰＲをアドレス指定するか、それともメモリ
ーをアドレス指定するかをマイクロ命令制御ユニット４
２が判定することを可能にするマイクロ分岐条件を提供
する。妥当なフィールド・キュー項目でのマイクロ分岐
は、その項目を該キューからリタイヤさせる。
【００４７】レジスターファイル４１は４個の部分、即
ち、一般プロセッサレジスター（ＧＰＲと略記）、メモ
リーデータレジスター（ＭＤレジスターと略記）、作業
レジスター、及びＣＰＵ状態レジスター、に分割されて
いる。レジスターモード指定子については、ソース・キ
ュー３７はレジスターファイル４１内の適切なＧＰＲを
指し、或いは短リテラルモードについては該キューはオ
ペランド自体を内蔵する。他の指定子モードについて
は、ソース・キュー３７は、該指定子のアドレス（又は
該オペランドのアドレスのアドレス、等々）を内蔵する
ＭＤレジスターを指す。ＭＤレジスターは、命令ユニッ
ト２２によって直接書き込まれ、或いは命令ユニット２
２によって生成されたメモリー読み出しの結果としてメ
モリー管理ユニット２５により書き込まれる。
【００４８】実行ユニット２３パイプラインのＳ３セグ
メントでは、命令の、実行ユニット２３及び浮動小数点
ユニット２７の実行のための適切なオペランドが選択さ
れる。オペランドは、実行ユニット２３及び浮動小数点
ユニット２７の両方で使用されるためにＡＢＵＳ及びＢ
ＢＵＳ上に選択される。殆どの場合、これれらのオペラ
ンドは、非命令オペランド（ＰＳＬなど）の他のデータ
経路ソースがあるけれども、レジスターファイル４１か
ら生ずる。
【００４９】実行ユニット２３の計算は、パイプライン
のＳ４セグメント中のＡＬＵ４５及びシフター４６によ
り、Ｓ３セグメントから供給されたオペランドに対して
行われる。これらのユニットのコントロールは、コント
ロール記憶装置４３によりＳ３セグメントに初めに供給
されていたマイクロ命令により供給され、その後マイク
ロ命令パイプライン内を前進させられる。
【００５０】Ｓ４セグメントは、実行ユニット２３又は
浮動小数点ユニット２７から結果を選択して適当なレジ
スター又はメモリー動作を行うＲmux ５０も内蔵してい
る。Ｒmux 入力は、サイクルの終わりにＡＬＵ４５、シ
フター４６、及び浮動小数点ユニット２７結果バス４９
から生じる。Ｒmux ５０は実際には、その出力がＳ５セ
グメントの始めに妥当である様にＳ４／Ｓ５境界に広が
る。Ｒmux ５０はリタイヤ・キュー７２により制御され
るが、これは、次に処理（又は引退（リタイヤ））され
るべき結果のソース（実行ユニット２３又は浮動小数点
ユニット２７）を指定する。選択されないＲmux ソース
は、それらが処理されるべきことをリタイヤ・キュー７
２が示すまで遅延させられる。リタイヤ・キュー７２
は、命令ストリームの命令における動作の順序から更新
される。
【００５１】ソース・キュー３７が命令オペランドを指
す様に、宛先キュー３８は命令の結果についての宛先を
指す。その結果がＧＰＲに記憶されるべきであれば、宛
先キュー３８は適切なＧＰＲを指すポインタを内蔵す
る。結果がメモリーに記憶されるべきである場合には、
宛先キュー３８は、要求がメモリー管理ユニット２５に
対して行われるべきことを示し、これはＰＡキュー５６
における結果の物理的アドレスを内蔵する。この情報は
制御入力としてＲmux ５０論理に供給される。
【００５２】Ｒmux ５０が結果情報の適切なソースを選
択すると、それは、メモリー管理ユニット２５のサービ
スを要求するか、又はその結果を、レジスターファイル
４１又はパイプラインのＳ５セグメント中の他のデータ
経路レジスターに書き戻させるべく書込みバス７３上に
送る。全てのメモリー要求についての実行ユニット２３
とメモリー管理ユニット２５との間のインターフェース
はＥＭラッチ７４であり、これは、制御情報を内蔵する
と共に、要求の種類に応じてアドレス、データ、又はそ
の両方を内蔵することが出来る。命令ユニット２２によ
り先取りされるオペランド及び結果に加えて、実行ユニ
ット２３は、データ読み出し又は書き込むために明示的
メモリー要求をメモリー管理ユニット２５に対して行う
ことも出来る。
【００５３】浮動小数点ユニット２７は命令セット内の
浮動小数点命令の全てと、ロングワード長の整数乗算命
令とを実行する。浮動小数点ユニット２７が実行するべ
き各命令について、該ユニット２７はマイクロ命令制御
ユニット２４からオプコード及びその他の命令に関連す
る情報を受け取る。浮動小数点ユニット２７は、バス４
７及び４８で実行ユニット２３からオペランドデータを
受け取る。命令の実行は、図７のセグメントＳ４に現れ
る専用の浮動小数点ユニット２７パイプラインで行われ
るが、実際には極めて短い３サイクルの長さである。整
数乗算などの或る種の命令は、浮動小数点ユニット２７
パイプラインの幾つかのセグメントを何回か通ることを
必要とする。除算などの、他の命令は、全くパイプライ
ン処理されない。浮動小数点ユニット２７の結果及び状
況は、Ｓ４において結果バス４９を介して実行ユニット
２３内のＲmux ５０にリタイヤのために戻される。リタ
イヤ・キュー７２により決められた通りにＦボックス命
令が次にリタイヤするべき時には、Ｒmux ５０は、宛先
キュー３８により指令されて、結果を、レジスター宛先
についてはＧＰＲに、メモリー宛先についてはメモリー
管理ユニット２５に、送る。
【００５４】メモリー管理ユニット２５はパイプライン
のＳ５及びＳ６セグメントで動作し、チップの他のセク
ションにより開始された全てのメモリー参照を処理す
る。メモリー管理ユニット２５に対する要求は、命令ユ
ニット２２から（仮想命令キャッシュ１７フィル及び指
定子参照について）、Ｒmux ５０及びＥＭラッチ７４を
介して実行ユニット２３又は浮動小数点ユニット２７か
ら（命令結果記憶及び明示的実行ユニット２３メモリー
要求について）、メモリー管理ユニット２５自体から
（変換バッファーフィル及びＰＴＥ読み出しについ
て）、又はキャッシュコントローラユニット２６から
（インヴァリデート及びキャッシュフィルについて）生
じることが出来る。全ての仮想参照はＴＢ即ち変換バッ
ファー６４によって物理的アドレスに変換されるが、こ
れはパイプラインのＳ５セグメントで動作する。命令ユ
ニット２２により生成された命令結果参照については、
変換されたアドレスは物理的アドレスキュー５６（ＰＡ
キューと略記）に記憶される。結果が計算されるとき、
これらのアドレスは後に実行ユニット２３又は浮動小数
点ユニット２７からのデータと突き合わされる。
【００５５】キャッシュコントローラユニット２６は、
バックアップ・キャッシュ１５を維持し且つアクセス
し、オフチップ・バス（ＣＰＵバス２０）を制御する。
キャッシュコントローラユニット２６は、パイプライン
のＳ６セグメント内のメモリー管理ユニット２５から入
力（メモリー要求）を受け取り、要求を完了するのに普
通は数サイクルを要する。この理由の故に、キャッシュ
コントローラユニット２６は特定のパイプラインセグメ
ント内に示されてはいない。メモリー読み出しが一次キ
ャッシュ１４においてミスすれば、その要求は、処理の
ためにキャッシュコントローラユニット２６に送られ
る。キャッシュコントローラユニット２６は、始めにバ
ックアップ・キャッシュ１５内のデータを探し、若しそ
のデータが存在するならばバックアップ・キャッシュ１
５から一次キャッシュ１４内の該ブロックを充填する。
若しそのデータがバックアップ・キャッシュ１５内に無
ければ、キャッシュコントローラユニット２６はメモリ
ー１２からＣＰＵバス２０上にキャッシュ・フィルを要
求する。メモリー１２がそのデータを戻すとき、それは
バックアップ・キャッシュ１５及び一次キャッシュ１４
の両方に（そして、可能性としては、仮想命令キャッシ
ュ１７にも）書き込まれる。一次キャッシュ１４フィル
は、メモリー管理ユニット２５パイプラインに対して要
求を行うことによってなされるけれども、データは、デ
ータバス７５上にデータを直接送り込み、そこから該デ
ータをメモリーデータバス５４上に、該バスが自由にな
ると直に、送り込むことによって、なるべく早く元の要
求者に戻される。
【００５６】図６のパイプラインを滑らかに流そうとし
ても、パイプラインのセグメントを機能停止させる条件
がある。その結果として、パイプラインの各セグメント
は、各サイクルに以下の３ステップを行うブラックボッ
クスと見なすことが出来るものである； （１） 先のパイプラインセグメントからのコントロー
ル及び入力を使って、該パイプラインセグメントに相応
しいタスクを実行する。該セグメントはそのとき（該セ
グメントの中の）局地的状態を更新するが、（該セグメ
ントの外の）大域状態は更新しない。
【００５７】（２） 該サイクルが終わる直前に、全て
のセグメントが、そのセグメントについての適切な状態
シーケンサに機能停止条件を送るが、このシーケンサ
は、その条件を評価して、どのパイプラインセグメント
（若しあれば）が機能停止しなければならないかを判定
する。 （３） 若しパイプラインセグメントについて機能停止
条件が無ければ、該状態シーケンサは、そのセグメント
が結果を次のセグメントに渡して先のセグメントから結
果を受け取ることを許す。これは大域状態を更新するこ
とによって達成される。
【００５８】このステップの系列は、各パイプラインセ
グメントが機能停止が発生しないこと（これはあり触れ
た場合であるべきである）を仮定することを許すことに
よって徹底的に極大化する。サイクルの終わりに機能停
止が発生しなければ、大域状態更新は妨げられ、機能停
止させられたセグメントは、機能停止条件が除去される
まで次のサイクル（そして次の、そしてまた次の）で同
じタスク（可能性としては、異なる入力で）を反復す
る。或る大域状態は機能停止条件が知られる前にセグメ
ントにより更新されなければならないので、この説明は
或る場合には単純すぎる。また、或るタスクは、セグメ
ントにより１回だけ行われなければならない。これらは
各セグメントにおいて場合に応じて特別に反復される。
【００５９】チップの特定のセクションの中で、一つの
パイプラインセグメントでの機能停止は、パイプライン
の上流側セグメント（該パイプラインの、それより前に
あるもの）の全てで機能停止を引き起こす。特許４，８
７５，１６０号のシステムとは異なって、パイプライン
の１セグメントでの機能停止は、パイプラインの下流側
セグメントに機能停止を引き起こさない。例えば、その
システムではメモリーデータ機能停止は下流側ＡＬＵセ
グメントの機能停止をも引き起こした。ＣＰＵ１０で
は、メモリーデータ機能停止はＡＬＵセグメントを機能
停止させない（Ｓ４がＳ５に進むとき、no−opがＳ５に
挿入される）。
【００６０】パイプライン機能停止を生じさせるチップ
内機能停止条件が幾つかある。その各々について以下に
簡単に説明する。パイプラインのＳ０及びＳ１セグメン
トでは、機能停止は命令ユニット２２内でのみ発生する
可能性がある。Ｓ０には、発生する可能性のある機能停
止が一つだけある。即ち： （１） 先取りキュー３２満杯： 通常の動作では、仮
想命令キャッシュ１７はＶＩＢＡ６５内のアドレスを使
ってサイクル毎にアクセスされ、データは先取りキュー
３２に送られ、ＶＩＢＡ６５はインクリメントされる。
若し先取りキュー３２が満杯ならば、ＶＩＢＡのインク
リメントは妨げられ、先取りキュー３２の中にデータの
ための余地が生じるまでデータは仮想命令キャッシュ１
７内でサイクル毎に参照される。その時点で、先取りが
再開される。
【００６１】パイプラインのＳ１セグメントには、命令
ユニット２２において発生する可能性のある機能停止が
下記の様に７種類ある： （１） 先取りキュー３２における不十分なデータ：
バーストユニット３３は、サイクル毎に次の命令構成要
素を解読しようとする。その構成要素全体を解読するの
に有効な先取りキュー３２のバイトが十分に無ければ、
仮想命令キャッシュ１７から所要のバイトが送られるま
でバーストユニット３３は機能停止する。
【００６２】（２） ソース・キュー３７又は宛先キュ
ー３８が満杯： 指定子解読時には、ソース及び宛先キ
ュー割り振り論理は、分解される指定子の要件を充たす
のに充分な項目を各キューに割り振らなければならな
い。利用可能な資源が充分にあることを保証するため
に、指定子のバーストを完成させる少なくとも２個の空
いているソースキュー項目と２個の空いている宛先キュ
ー項目とが存在しなければならない。いずれかのキュー
において、空いている項目が不十分であれば、バースト
ユニット３３は、空き項目か利用できる様になるまで機
能停止する。
【００６３】（３） ＭＤファイル満杯： 複合指定子
が解読されるとき、ソース・キュー３７割り振り論理
は、分解される指定子の要件を満たすのに充分なレジス
ターファイル４１内のメモリーデータレジスターを割り
振らなければならない。利用可能な資源が充分にあるこ
とを保証するには、該指定子のバーストを完成させるた
めにレジスターファイル４１において少なくとも２個の
空いているメモリーデータレジスターが利用可能でなけ
ればならない。空いているレジスターが充分でなけれ
ば、バーストユニット３３は、充分なメモリーデータレ
ジスターが利用可能になるまで機能停止する。
【００６４】（４） ２番目の条件付き分岐が解読され
るとき： 分岐予測ユニット３９は、各条件付き分岐が
取る経路を予測して、その予測に基づいて命令ストリー
ムを向け直す。その予測が誤っていれば、それは交互の
経路を復元するのに充分な状態を保留している。１番目
の条件付き分岐が実行ユニット２３によって解決される
前に２番目の条件付き分岐が解読される場合には、分岐
予測ユニット３９は何処にも状態を復元することはない
ので、バーストユニット３３は、実行ユニット２３が第
１分岐の実際の方向を解明するまで機能停止する。
【００６５】（５） 命令キュー満杯： 新しいオプコ
ードがバーストユニット３３によって解読されるとき、
発行ユニット６８は、その命令についての項目を命令キ
ュー３５に加えようとする。命令キュー３５への空いて
いる項目が無ければ、バーストユニット３３は空いてい
る項目が利用可能になるまで機能停止するが、これは、
命令がＲmux ５０を通してリタイヤさせられるときに起
こる。
【００６６】（６） 複合指定子ユニット使用中： バ
ーストユニット３３は、複合指定子ユニット４０のパイ
プラインによって処理されなけれはならない命令構成要
素を解読する場合には、Ｓ１要求ラッチを通して複合指
定子ユニット４０によるサービスを要求する。若しこの
ラッチが、（多サイクルフロー又は複合指定子ユニット
４０機能停止に起因して）サービスを求める先の要求か
らなお妥当であれば、要求ラッチ内の妥当ビットがクリ
アされるまでバーストユニット３３は機能停止する。
【００６７】（７） 直接データ長さが利用不可： 直
接指定子について指定子拡張部の長さは、その命令につ
いての指定子のデータ長さに依存する。データ長さ情報
は、該命令のオプコードに基づいてアクセスされる命令
ＲＯＭ／ＰＬＡテーブル６６から来る。直接指定子が解
読される前に（これは該命令の第１指定子でなければな
らない）テーブル６６のアクセスが完了しなければ、バ
ーストユニット３３は１サイクルの間機能停止する。
【００６８】パイプラインのＳ２セグメントにおいて
は、機能停止は命令ユニット２２又はマイクロコードコ
ントローラ２４において発生する可能性がある。命令ユ
ニット２２では、下記の２種類の機能停止が発生する可
能性がある： （１） 未決の実行ユニット２３又は浮動小数点ユニッ
ト２７のＧＰＲ書込み：或る指定子メモリーアドレスを
計算するために、複合指定子ユニット４０はＧＰＲの内
容をレジスターファイル４１から読み出さなければなら
ない。実行ユニット２３又は浮動小数点ユニット２７
の、レジスターへの書込みが保留されているならば、命
令ユニット２２ＧＰＲスコアボードは、複合指定子ユニ
ット４０のパイプラインのＳ２セグメントを機能停止さ
せることによってＧＰＲ読み出しを阻止する。この機能
停止は、ＧＰＲ書込みが終わるまで続く。
【００６９】（２） メモリデータが妥当でない： 或
る動作については、命令ユニット２２は、該動作（例え
ば、変位延期指定子の間接アドレスについて行われる読
み出し）を完了させるのに使われるデータを戻すために
メモリー管理ユニット２５要求を行う。命令ユニット２
２ＭＤレジスターは妥当ビットを内蔵し、このビット
は、要求が行われるときにクリアされ、データが該要求
に応じて戻るときにセットされる。該妥当ビットがオフ
であるときに命令ユニット２２が命令ユニット２２ＭＤ
レジスターを参照するならば、複合指定子ユニット４０
のパイプラインのＳ２セグメントは、そのデータがメモ
リー管理ユニット２５により戻されるまで機能停止す
る。
【００７０】マイクロコードコントローラ２４において
は、一つの機能停止がＳ２セグメント時に発生する可能
性がある： （１） 命令キューが空： マクロ命令の実行フローの
最後のマイクロ命令は、最終サイクル・マイクロ命令が
マイクロ命令制御ユニット２４によって解読されるとき
に実行ユニット２３において指示される。この事象に応
じて、実行ユニット２３は、命令キュー３５内の最初の
アドレスに基づいて次のマクロ命令フローの第１マイク
ロ命令を受け取ると予想する。若し命令キュー３５が空
であれば、マイクロ命令制御ユニット２４は、次のマク
ロ命令フローの代わりに命令キュー機能停止マイクロ命
令を供給する。実際上、これによりマイクロ命令制御ユ
ニット２４は１サイクルの間機能停止する。
【００７１】パイプラインのＳ３セグメントでは、機能
停止は、命令ユニット２２で、実行ユニット２３で、又
は実行ユニット２３若しくは命令ユニット２２で発生す
る可能性がある。命令ユニット２２では、３種類のＳ３
機能停止があり得る： （１） 未決の実行ユニット２３ＧＰＲ読み出し： 自
動インクリメント、自動デクリメント、及び自動インク
リメント延期指定子についての処理を完了させるため
に、複合指定子ユニット４０はＧＰＲを新しい値で更新
しなければならない。ソース・キュー３７を通してのレ
ジスターへの実行ユニット２３読み出しが保留されてい
る場合には、命令ユニット２２スコアボードは、複合指
定子ユニット４０のパイプラインのＳ３セグメントを機
能停止させることによってＧＰＲ書込みを阻止する。こ
の機能停止は、実行ユニット２３がＧＰＲを読み出すま
で続く。
【００７２】（２） 指定子キュー満杯： 殆どの複合
指定子について、複合指定子ユニット４０は、該指定子
に必要とされるメモリー要求についてのメモリー管理ユ
ニット２５のサービスを求める要求を行う。指定子キュ
ー７５内に空いている項目が無ければ、複合指定子ユニ
ット４０のパイプラインのＳ３セグメントは、空いた項
目が利用可能になるまで機能停止する。
【００７３】（３） ＲＬＯＧ満杯： 自動インクリメ
ント、自動デクリメント、及び自動インクリメント延期
指定子は、ＧＰＲの変更をその中にログするところの自
由レジスターログ（ＲＬＯＧと略記）項目を必要とす
る。この指定子が解読されるときに自由な（空いた）Ｒ
ＬＯＧ項目が無ければ、複合指定子ユニット４０のパイ
プラインのＳ３セグメントは、空いた項目が利用可能に
なるまで機能停止する。
【００７４】実行ユニット２３では、下記の４種類の機
能停止がＳ３セグメントで発生する可能性がある： （１） メモリー読み出しデータが妥当でない： 或る
場合には、実行ユニット２３は、レジスターファイル４
１内の６個の実行ユニット２３作業レジスターの一つの
データを戻すためにメモリー管理ユニット２５に明示的
読み出し要求を行うことがある。その要求が行われると
き、該レジスター上の妥当ビットがクリアされる。デー
タが該レジスターに書き込まれるとき、該妥当ビットは
セットされる。該妥当ビットがクリアであるときに実行
ユニット２３がレジスターファイル４１内の該作業レジ
スターを参照する場合には、実行ユニット２３のパイプ
ラインのＳ３セグメントは、項目が妥当になるまで機能
停止する。
【００７５】（２） フィールドキューが妥当でない：
フィールド型の指定子を包含する各マクロ命令につい
て、マイクロコードは、該フィールド指定子がＧＰＲを
アドレス指定するか又はメモリーをアドレス指定するか
を判定するためにフィールドキュー７１内の第１項目で
マイクロ分岐する。妥当ビットがクリアであるときに実
行ユニット２３が作業レジスターを参照する場合には、
実行ユニット２３のパイプラインのＳ３セグメントは、
該項目が妥当になるまで機能停止する。
【００７６】（３） 未決のＦボックスＧＰＲ書込み：
浮動小数点ユニット２７の計算パイプラインは複数サ
イクルの長さであるので、実行ユニット２３は、浮動小
数点ユニット２７が第１の命令を完了する前に後続の命
令を処理し始めることがある。浮動小数点ユニット２７
命令結果が、後続の実行ユニット２３マイクロワードに
より参照されるレジスターファイル４１内のＧＰＲを宛
先とする場合には、実行ユニット２３のパイプラインの
Ｓ３セグメントは、該ＧＰＲへの浮動小数点ユニット２
７の書込みが起きるまで機能停止する。
【００７７】（４） Ｆボックス命令キュー満杯： 命
令が浮動小数点ユニット２７に発せられるとき、項目が
浮動小数点ユニット２７命令キューに加えられる。該キ
ュー内に空いた項目が無ければ、実行ユニット２３のパ
イプラインのＳ３セグメントは、空いた項目が利用可能
になるまで機能停止する。実行ユニット２３又は浮動小
数点ユニット２７ではＳ３において下記の２種類の機能
停止が発生する可能性がある： （１） ソース・キューが空： 殆どの命令オペランド
は命令ユニット２２によって先取りされるが、これは、
該オペランド値を指すポインタをソース・キュー３７に
書き込む。このとき、実行ユニット２３は、実行ユニッ
ト２３又は浮動小数点ユニット２７への配送のためにソ
ース・キュー３７を通して間接的に、サイクル当たり２
個に及ぶオペランドを参照する。参照されるソース・キ
ュー項目のいずれかが妥当でなければ、実行ユニット２
３パイプラインのＳ３セグメントは、該項目が妥当にな
るまで機能停止する。
【００７８】（２） メモリーオペランドが妥当でな
い： メモリーオペランドは命令ユニット２２によって
先取りされ、データは、メモリー管理ユニット２５又は
命令ユニット２２によってレジスターファイル４１内の
メモリーデータレジスターに書き込まれる。参照された
ソース・キュー３７の項目が、妥当でないメモリーデー
タレジスターを指した場合には、実行ユニット２３のパ
イプラインのＳ３セグメントは、該項目が妥当になるま
で機能停止する。
【００７９】パイプラインのセグメントＳ４では、２種
類の機能停止が実行ユニット２３において、一つは浮動
小数点ユニット２７で、四つは実行ユニット２３又は浮
動小数点ユニット２７において、発生する可能性があ
る。実行ユニット２３では： （１） 分岐キューが空： 条件付き又は無条件の分岐
が命令ユニット２２によって解読されるとき、項目が分
岐キュー７０に加えられる。条件付き分岐命令について
は、該項目は、分岐方向についての命令ユニット２２の
予測を示す。分岐変位が妥当であったことを確認するた
めに、且つ実際の分岐方向を該予測と比較するために、
該分岐キューは実行ユニット２３により参照される。そ
の分岐キュー項目が命令ユニット２２によって未だ作ら
れていないならば、実行ユニット２３のパイプラインの
Ｓ４セグメントは、該項目が作られるまで機能停止す
る。
【００８０】（２） ＦボックスＧＰＲオペランド・ス
コアボード満杯： 実行ユニット２３は、それに対して
浮動小数点ユニット２７による未決の書込みがあるとこ
ろのＧＰＲを実行ユニット２３が読み出すことを阻止す
るためにレジスタースコアボードを具現する。ＧＰＲ結
果を書く各浮動小数点ユニット２７命令について、実行
ユニット２３は浮動小数点ユニット２７ＧＰＲスコアボ
ードに項目を加える。実行ユニット２３が項目を加えよ
うとするときに該スコアボードが満杯である場合には、
実行ユニット２３パイプラインのＳ４セグメントは、空
いた項目が利用可能になるまで機能停止する。
【００８１】浮動小数点ユニット２７においては、下記
の一つの機能停止がＳ４で発生する可能性がある： （１） Ｆボックス・オペランドが妥当でない： オプ
コードがマイクロ命令制御ユニット２４により命令キュ
ー３５から除去されるとき、命令が浮動小数点ユニット
２７に対して発せられる。該命令についてのオペランド
は、或る時間が経過するまではバス４７、４８を介して
到達しないことがある。オペランドが未だ妥当でないと
きに浮動小数点ユニット２７が命令実行を始めようとす
る場合には、浮動小数点ユニット２７のパイプライン
は、該オペランドが妥当になるまで機能停止する。
【００８２】実行ユニット２３又は浮動小数点ユニット
２７において、下記の４種の機能停止がパイプラインセ
グメントＳ４で発生する可能性がある： （１） 宛先キューが空： 命令についての宛先指定子
が命令ユニット２２によって処理されるが、これは、宛
先（ＧＰＲ又はメモリー）を指すポインタを宛先キュー
３８に書き込む。宛先キュー３８は二つの場合、即ち、
実行ユニット２３又は浮動小数点ユニット２７がＲmux
５０を介して命令結果を記憶させるとき、及び、実行ユ
ニット２３が浮動小数点ユニット２７命令の宛先を実行
ユニット２３ＧＰＲスコアボードに加えるとき、に参照
される。（命令ユニット２２が宛先指定子の処理を終え
ていなければそうなる様に）宛先キュー項目が妥当でな
ければ、該項目が妥当になるまで機能停止が起こる。
【００８３】（２） ＰＡキューが空： メモリー宛先
指定子について、命令ユニット２２は宛先の仮想アドレ
スをメモリー管理ユニット２５に送り、これはそれを変
換して該物理的アドレスをＰＡキュー５６に加える。命
令結果がメモリーに書き込まれるべきことを宛先キュー
３８が示す場合には、その結果についてのデータを供給
するメモリー管理ユニット２５に記憶要求が行われる。
メモリー管理ユニット２５は、そのデータをＰＡキュー
５６内の第１アドレスと突き合わせ、書込みを実行す
る。実行ユニット２３又は浮動小数点ユニット２７がメ
モリー結果レディーを持っているときにＰＡキューが妥
当でなければ、Ｒmux ５０は、該項目が妥当になるまで
機能停止する。その結果として、Ｒmux 入力のソース
（出所）（実行ユニット２３又は浮動小数点ユニット２
７）も機能停止する。
【００８４】（２） ＥＭラッチが満杯： 実行ユニッ
ト２３又は浮動小数点ユニット２７により行われる全て
の暗示的及び明示的なメモリー要求はＥＭラッチ７４を
通ってメモリー管理ユニット２５に到る。新しい要求が
行われるときにメモリー管理ユニット２５が前の要求を
なお処理している場合には、Ｒmux ３０は、前の要求が
完了するまで機能停止する。その結果として、Ｒmux ５
０のソース（実行ユニット２３又は浮動小数点ユニット
２７）も機能停止する。
【００８５】（４） Ｒmux が他のソースに選択され
る： マクロ命令は、それらが命令ストリーム内に出現
する順に完了されなければならない。実行ユニット２３
リタイヤ・キュー７２は、完了するべき次の命令が実行
ユニット２３から来るか浮動小数点ユニット２７から来
るかを決定する。次の命令が一つのコースから来て他方
がＲmux ５０要求を行う場合には、他方のソースは、次
の命令がそのソースから来るべきであることをリタイヤ
・キューが示すまで機能停止する。
【００８６】機能停止に加えて、パイプライン・フロー
は『例外』により理想から外れることがある。パイプラ
イン例外は、パイプラインの通常のフローが他のフロー
のために停止させられるべきことを要求する事象をパイ
プラインのセグメントが検出した時に発生する。二つの
基本的種類のパイプライン例外、即ち、その例外が訂正
されると元のパイプライン・フローを再開するもの、及
び、オペレーティングシステムの介在を必要とするも
の、がある。メモリー参照での変換バッファー５５にお
けるミスは第１の種類の一例であり、アクセス制御（メ
モリー保護）違背は第２の種類の一例である。
【００８７】再始動可能な例外は、その事象を検出した
セクションの範囲内で完全に処理される。他の例外は、
処理のために実行ユニット２３に報告されなければなら
ない。ＣＰＵ１０はマクロパイプライン処理されるの
で、例外は、その例外を引き起こした命令が実行ユニッ
ト２３又は浮動小数点ユニット２７によって実際に実行
されるより遙か以前に該パイプラインのセクションによ
って検出されることが出来る。しかし、例外の報告は、
該命令が実行ユニット２３又は浮動小数点ユニット２７
によって実行されるまで延期される。その時点で、実行
ユニット２３ハンドラーが該事象を処理するために呼び
出される。
【００８８】実行ユニット２３及び浮動小数点ユニット
２７はマイクロパイプライン処理されるので、例外ハン
ドラーが呼び出される点は慎重に管理されなければなら
ない。例えば、３個のマクロ命令が実行ユニット２３の
パイプラインのセグメントＳ３、Ｓ４及びＳ５で実行中
であることが出来る。Ｓ３セグメントにおけるマクロ命
令について例外が報告された場合には、Ｓ４及びＳ５セ
グメント内の２個のマクロ命令は、例外ハンドラーが呼
び出される前に完了することを許されなければならな
い。
【００８９】これを達成するために、実行ユニット２３
内のＳ４／Ｓ５の境界が、マイクロ命令遂行点であると
定義される。例外が検出された場合に元の状態を復元す
る何らかのメカニズムが無ければ（命令ユニット２２Ｒ
ＬＯＧは、この様なメカニズムの例である）、パイプラ
インのＳ５セグメントの始まりより前にはアーキテクチ
ャの状態は修正されない。その事象が属するマイクロ命
令がＳ４／Ｓ５の境界を横断しようとするまで例外報告
は延期される。その時点で、例外が報告されて例外ハン
ドラーが呼び出される。この時点まで例外報告を延期す
ることにより、前のマイクロ命令（これは前のマクロ命
令に属することがある）は完了することを許される。
【００９０】殆どの例外は、マイクロ命令制御ユニット
２４からマイクロトラップを要求することによって報告
される。マイクロ命令制御ユニット２４は、マイクロト
ラップ要求を受け取ると、実行ユニット２３にその全て
の機能停止を破壊させ、実行ユニット２３パイプライン
を打切り、その事象についてのハンドラーのアドレスを
コントロール記憶装置４３のためのアドレスラッチに注
入する。これは、例外を適切に処理する実行ユニット２
３マイクロコード・ルーチンを開始させる。他の或る種
の例外は、適当なハンドラーアドレスを適当な点でコン
トロール記憶装置４３に単に注入することによって報告
される。
【００９１】ＣＰＵ１０において、例外は２種類、即ち
（故障及びトラップ）ある。両方の種類について、例外
についてのマイクロコードハンドラーは、命令ユニット
２２にＲＬＯＧ内にある全てのＧＰＲ修正を撤回させ、
ＰＣキューからＰＣを検索する。故障については、戻さ
れるＰＣは、その例外を引き起こした命令のオプコード
のＰＣである。トラップについては、戻されるＰＣは、
実行されるべき次の命令のオプコードのＰＣである。マ
イクロコードは適当な例外フレームをスタック上に構築
し、適当なベクトルを通してオペレーティングシステム
へ指名する。命令ユニット（Ｉボックス） 図８を参照すると、命令ユニット２２が詳しく示されて
いる。命令ユニット２２は、命令ストリームを取り出
し、分解し、処理して、実行のために実行ユニット２３
に利用可能な分解されたマクロ命令の定常的供給を保と
うとする。ＣＰＵ１０のパイプライン処理構成は、図６
に示されている様に、複数のマクロ命令が種々の実行段
階でＣＰＵ内に存在することを許す。命令ユニット２２
は、実行ユニット２３に向かって半自律的に動き、実行
ユニット内で現在実行中の命令に続くマクロ命令を分解
する。命令ユニット２２における分解のための時間が、
前の命令の実行ユニット２３における実行時間中隠され
るときには、向上した性能が得られる。命令ユニット２
２は、命令ストリームにおいてどんどん先に分解してい
る間に生成された情報をキュー３５、３７及び３８の中
に入れる。命令キュー３５は、オプコード（１又は２バ
イト）、浮動小数点命令を示すフラグ、及びマイクロ命
令シーケンサ４２のための入口点を含む、命令特有の情
報を内蔵する。ソース・キュー３７は、実際のオペラン
ド（命令ストリーム自体に含まれている短リテラルの場
合と同様に）又は該オペランドの記憶場所を指すポイン
タを含む、命令キュー３５内の命令についてのソース・
オペランドの一つ一つについての情報を内蔵する。宛先
キュー３８は、実行ユニット２３が実行の結果の記憶場
所を選択すのるに必要な情報を内蔵する。これら３個の
キューは、命令ユニット２２が実行ユニット２３と平行
して動作することを可能にする。即ち、実行ユニット２
３が該キュー内の項目を消費してゆくと同時に、命令ユ
ニット２２は分解を進めてもっと追加してゆく・・・理
想的な場合には、命令ユニット２２は、空のキューがあ
るために実行ユニット２３が機能停止しなければならな
いという事態が決して起きない様に実行ユニット２３よ
り遙か前にある。
【００９２】命令ユニット２２は、命令及びオペランド
データのためのメモリーへのアクセスを必要とする。こ
のデータについての要求は、共通ポート（読み出し要求
バス５３）を通して命令ユニット２２により行われ、ア
ドレスをメモリー管理ユニット２５に送る。命令ユニッ
ト２２及び実行ユニット２３の両方のための全てのデー
タは、共有されているメモリーデータバス５４で戻され
る。メモリー管理ユニット２５は、長時間にわたってメ
モリー要求トラフィックを滑らかにするキューを内蔵す
る。指定子要求ラッチ又はｓｐｅｃキュー７５は、オペ
ランドデータについての命令ユニット２２からの要求を
保持し、命令要求ラッチ又はＩ−ｒｅｆラッチ７６は、
命令ストリーム・データについての命令ユニット２２か
らの要求を保持する。これら２個のラッチは、たとえメ
モリー管理ユニット２５が他の要求を処理していても、
命令ユニット２２が命令及びオペランドデータの両方に
ついてバス５３を介してメモリー要求を発するのを許
す。
【００９３】命令ユニット２２は、四つの主要な機能、
即ち、命令ストリーム先取り、命令分解、オペランド指
定子処理、及び分岐予測、を支援する。命令ストリーム
先取り機能は、命令分解のための命令ストリーム・デー
タの安定したソースを提供する。命令分解回路は１個の
命令に作用するのに対して、命令先取り回路は先に数個
の命令を先取りする。命令分解機能は、入ってくる命令
ストリームを分解し、命令の構成要素（オプコード、指
定子、等々）の各々を識別して、その処理を開始する。
オプコード及び付随の情報は、バス３６を介して命令キ
ュー３５に直接渡される。オペランド指定子情報は、レ
ジスターファイル４１、メモリー（キャッシュ又はメモ
リ−１２）、又は命令ストリ−ム（リテラル）の中のそ
のオペランドの位置を突き止めて該情報をキュ−３７及
び３８に入れて所要のメモリ−要求をバス５３及びｓｐ
ｅｃキュ−７５を介して行う回路に渡される。条件付き
分岐命令に遭遇したときには、その条件は、該命令が実
行ユニット２３に到達して該条件コ−ドの全てが利用可
能となるまでは未知であるので、命令ユニット２２内に
あるときは、分岐が取られるか取られないか分からな
い。この理由の故に、各条件付き分岐に遭遇したときに
従うべき命令ストリ−ムを選択する分岐予測回路３９が
使われる。分岐履歴テ−ブル７７が命令セットの条件付
き分岐命令毎に維持され、各条件付き分岐の最新の４回
の発生は、その分岐が取られたか取られなかったかを示
す。この履歴テ−ブル７７に基づいて、予測回路７８
は、条件付き分岐命令に達したときに『取る』又は『取
らない』決定を生成し、新しいアドレスの取り出しを開
始して、該分岐が取られるべきである場合には、既に取
り出され又は命令キャッシュ内にある命令を流す。その
後、命令が実行ユニット２３で実行された後、実際の取
る又は取らないの決定は履歴テ−ブル７７で更新され
る。
【００９４】ｓｐｅｃ制御バス７８は複合指定子ユニッ
ト４０に適用され、これ自体はプロセッサであって、マ
イクロシーケンサ及びＡＬＵを内蔵していてレジスター
ファイル４５内のレジスターの内容を操作すると共にメ
モリーデータバス５４を介してメモリーにアクセスし
て、マクロ命令を実行するために実行ユニットが後に必
要とするオペランドを生成する。制御バス７８はオペラ
ンドキュー・ユニット６９にも適用され、このキュー
は、バス３６を介して『単純』オペランド指定子をソー
スキュー３７及び宛先キュー３８に送ることによって該
指定子を処理するものであるが、その単純オペランド
は、リテラル（該オペランドは命令自体の中に存する）
又は、レジスターファイル４１のレジスターの一つを指
すポインタを包含するレジスターモード指定子を含む。
複合指定子については、オペランドキュー・ユニット７
９は、指定子の値を計算するのに複合指定子ユニット４
０により宛先として使われるべきレジスターファイル４
１のメモリーデータレジスターの中の第１のものを定義
するためにインデックスをバス８０で複合指定子ユニッ
ト４０に送る。オペランドキュー・ユニット７９は、単
一サイクルでバス３６により２個に及ぶソース・キュー
３７項目と２個の宛先キュー項目とを送ることが出来
る。ｓｐｅｃ制御バス７８は、スコアボード・ユニット
８１に更に接続されており、このユニット８１はソース
・キュー３７及び宛先キュー３８に包含されるレジスタ
ーファイル４１内の汎用レジスターへの待機中の参照の
個数を絶えず監視しているが、その目的は、それに対し
て待機中の読み出しがあるところのレジスターへの書込
みを防止し、或いはそれについて待機中の書込みがある
ところのレジスターからの読み出しを防止すらことであ
る。
【００９５】指定子がリタイヤさせられるとき、実行ユ
ニット２３は、どのレジスターがリタイヤするべきかに
ついての情報を、複合指定子ユニット４０、オペランド
キュー・ユニット７９及びスコアボード・ユニット８１
へ行くバス８２によって送る。各指定子についてのｓｐ
ｅｃ制御バス７８の内容は、指定子の種類の識別子；そ
の指定子が短リテラルであるか否かのデータ；その指定
子のアクセスの種類及びデータ長さ；それが複合指定子
であるか否かの識別子；複合指定子ユニット４０内の制
御ＲＯＭについての指名アドレス、を含む。命令バース
ユニット３３は、この情報を、ライン８３を介して先取
りキュー３２から受け取られた新しいオプコードから得
るが、これは次の情報、即ち、この命令についての指定
子の個数；分岐変位及びそのサイズの識別子；６個に及
ぶ指定子の一つ一つについてのアクセスの種類及びデ−
タ長さ；これが浮動小数点ユニット２７命令であるか否
かの表示；制御ＲＯＭ４３についての指名アドレス、等
々の情報を生成する。各サイクルに、命令バーストユニ
ット３３は、オペランド指定子が利用可能であるか否か
判定すると共に次のオプコード又は指定子に到達するの
に何個の先取りキュー３２バイトをリタイヤさせるべき
かを判定するために次の情報を評価する （１）先取り
キュー３２により提供される１─６の値により示され
る、先取りキュー３２の利用可能なバイトの個数、
（２）現在の命令について命令バーストユニット３３に
より維持されている進行中のカウントに基づいて、この
命令について命令ストリームに分解されるべく残されて
いる指定子の個数、（３）次の指定子のデータ長さ、
（４）複合指定子ユニット４０（この命令にために使わ
れているならば）が使用中であるか否か、（５）データ
長さ情報がテーブル６６からなお利用可能か否か、等
々。
【００９６】或る命令は、テーブル６６からのオペコー
ドから得られた出力から示される、１又は２バイトの分
岐変位を有する。分岐変位は、常に、命令についての最
後のデータ片であって、分岐宛先を計算するために分岐
予測ユニット３９により使用されて、バス２２ｂｓ及び
２２ｂｑを介してユニット３９に送られる。分岐変位
は、次の条件、即ち、（１）処理されるべき指定子が残
っていないこと、（２）所要数のバイト（１又は２）が
先取りキュー３２において利用可能であること、（３）
分岐機能停止が表明されないこと（これは、第１の条件
付き分岐がクリアされる前に第２の条件付き分岐が受信
されるときに発生する）が満たされたならば処理され
る。
【００９７】図９を参照すると、複合指定子ユニット４
０が詳しく示されている。複合指定子ユニット４０は、
複雑な処理及び／又はメモリーへのアクセスを必要とす
るオペランド指定子を専ら処理する３段階（Ｓ１、Ｓ
２、Ｓ３）マイクロコード化パイプラインである。これ
は、レジスターファイル４１への読み出し及び書込みア
クセスを持つと共に、メモリー管理ユニット２５へのポ
ートを有する。メモリー要求は、複合指定子ユニット４
０により受け取られて、指定子メモリー要求の無いサイ
クルがあったときに、即ち、新しい命令が取り出される
前に現在の命令についてのオペランド要求を完了させる
試みがなされたときに、メモリー管理ユニット２５に送
られる。複合指定子ユニット４０はＡＬＵ８４を内蔵し
ており、このＡＬＵは、Ａ及びＢ入力バス８５及び８６
を有すると共に、実行ユニット２３内のレジスターファ
イル４１へ書き込む出力バス８７を有するが、これらの
データ経路は全て３２ビットである。Ａ及びＢ入力はＳ
３のラッチ８８においてラッチされるが、これは選択器
９１及び９２からの出力８９及び９０によりＳ２のとき
に駆動される。
【００９８】これらの選択器は、ｓｐｅｃデータバス７
８から、メモリーデータバス５４から、バス９３、ＡＬ
Ｕ８４の出力バス８７、ライン９５経由ＰＣ、仮想命令
キャッシュ１７要求バス９６、等々、を介してレジスタ
ーファイル４１から、データを受け取る。これらの幾つ
かはＳ２のラッチ９７においてラッチされる。命令ユニ
ット２２のアドレス出力５３は、ＡＬＵ出力８７、仮想
命令キャッシュ１７要求９６及びＡバス８５を受け取る
選択器９８により生成される。ＡＬＵ８４で行われる動
作と、選択器９１、９２及び９８によりなされる選択と
は、入力１０２上のマイクロ命令アドレスに応じてバス
１０１上に２９ビット幅のマイクロワードを生成するコ
ントロール記憶装置１００を含むマイクロシーケンサに
より制御される。一例では、このコントロール記憶装置
は１２８ワードを内蔵する。該マイクロワードは、選択
器１０３からの入力１０２上のアドレスに基づいてＳ１
で生成され、ＡＬＵ８４等々の動作を制御するためにＳ
２及びＳ３のときにパイプラインラッチ１０４及び１０
５の中にラッチされる。
【００９９】命令ユニット２２は、その動作をパイプラ
インの始めの４個のセグメント、Ｓ０−Ｓ４、で行う。
Ｓ０では、仮想命令キャッシュ１７はアクセスされて先
取りキュー３２にロードされる；仮想命令キャッシュ１
７は８バイトに及ぶ命令ストリーム・データを先取りキ
ュー３２に充填しようとする。仮想命令キャッシュ１７
には、先取りキュー３２に充填するのに必要な連続する
命令を含む命令ストリーム・ブロックが予めロードされ
ていると仮定する。Ｓ１では、命令バーストユニット３
３は、入ってくる命令データをオプコード、オペランド
指定子、指定子拡張部、及び分岐変位に分解し、その結
果を、更なる処理のために命令ユニット２２の他の部分
に渡し、その後、命令発行ユニット６８は、命令発行ユ
ニット８３により提供されるオプコードを取って、命令
の実行を始めるためにマイクロ命令ユニット２４が必要
とするマイクロコード指名アドレス及びその他の情報を
生成する。
【０１００】また、Ｓ１では、分岐予測ユニット３９
は、分岐が取られるか否か予測して、必要に応じて命令
ユニット２２の命令処理を向け直し、オペランドキュー
・ユニット７９はソース・キュー３７及び宛先キュー３
８への出力をバス３６上に生成し、スコアボード・ユニ
ット８１はレジスターファイル４１内のＧＰＲへの未決
の読み出し及び書込み参照を監視し続ける。複合指定子
ユニット４０においては、マイクロシーケンサはＳ１内
のライン１０１上にマイクロワードを生成するためにコ
ントロール記憶装置１００にアクセスする。Ｓ２パイプ
段では、複合指定子ユニット４０はその読み出し動作を
行ってレジスターファイル４１内の所要のレジスターに
アクセスし、そのデータを次のパイプ段のそのＡＬＵ８
４に提供する。その後、Ｓ３段で、ＡＬＵ８４はその動
作を行って結果をレジスターファイル４１内のレジスタ
ー又は局所一時レジスターに書き込む；このセグメント
はメモリー管理ユニット２５へのインターフェースも内
蔵する・・・必要に応じてオペランドを取り出すために
要求がメモリー管理ユニット２５に送られる（恐らく、
データが戻るのを待っている間に機能停止を起こす）。仮想命令キャッシュ（ＶＩＣと略記） 図１０を参照すると、仮想命令キャッシュ１７が詳しく
示されている。仮想命令キャッシュ１７は６４個のタグ
も記憶する２Ｋバイトのデータメモリー１０６を包含し
ている。このデータメモリーは３２行の２個のブロック
１０７及び１０８として構成されている。各ブロック１
０７、１０８は２５６ビット幅であるので、１ヘキサワ
ードの命令ストリームデータ（４カッドワード）を内蔵
する。行デコーダ１０９は仮想アドレスのビット＜９：
５＞をＶＩＢＡレジスター６５から受け取り、〔３２か
ら１〕インデックス（1-of-32 indexes)１１０（行）を
選択して２ヘキサワードの命令ストリーム・データをメ
モリーアレーから列ライン１１１上に出力する。
【０１０１】列デコーダ１１２及び１１３は仮想アドレ
スのビット＜４：３＞に基づいて〔４から１〕（1-ｏf-
4)を選択する。よって、各サイクルに、仮想命令キャッ
シュ１７はバス１１４及び１１５で出力される２個のヘ
キサワード記憶場所を選択する。〔１から３２〕行デコ
ーダ（1-of-32 row decoder)１０９により選択されたタ
グ記憶装置１１６及び１１７からの２個の２２ビット・
タグは、選択されたインデックスのためのライン１１８
及び１１９上に出力されて、タグ比較回路１２０及び１
２１によりＶＩＢＡレジスター６５内のアドレスのビッ
ト＜３１：１０＞と比較される。若しいずれかのタグが
マッチを生成すれば、ヒットがライン１２２上に信号さ
れ、カッドワードはバス１２３上に出力されて先取りキ
ュー３２に行く。ミスが信号されると（キャッシュ・ヒ
ットが１２２上に表明されないと）、図８に示されてい
る様にバス９６及び複合指定子ユニット４０を介してＶ
ＩＢＡアドレスをアドレスバス５３に送ることによって
メモリー参照が生成される。命令ストリーム・データは
この様にしてキャッシュから取り出され、或いは、必要
ならば、メモリー１２から命令ストリーム・データを取
り出すために例外が生成される。ミスの後、仮想命令キ
ャッシュ１７はメモリーデータバス５４からデータ記憶
装置ブロックへの入力１２４及び１２５により列デコー
ダ１１２及び１１３を介して充填され、タグ記憶装置は
アドレス入力からライン１２６及び１２７を介して充填
される。各キャッシュサイクル後、ＶＩＢＡ６５は経路
１２８を介してインクリメント（＋８だけ、カッドワー
ド細分性）されるが、ＶＩＢＡアドレスはレジスター１
２９にも保存されるので、ミスが若し発生すればＶＩＢ
Ａは再充填され、このアドレスはＭＤバス５４上の入来
する命令ストリーム・データについてのフィル・アドレ
スとして使われる。仮想命令キャッシュ１７コントロー
ラ１３０は、先取りキュー３２、キャッシュヒット信号
１２２、等々からコントロールを受け取って、仮想命令
キャッシュ１７のサイクルを画定する。先取りキュー（ＰＦＱ） 図１１を参照すると、先取りキュー３２が詳しく示され
ている。メモリーアレー１３２は、４バイト×４バイト
に配列された４個のロングワードを保持する。アレー１
３２は、ソース・マルチプレクサ１３４からライン１３
３を介して各サイクルに４バイトのデータを受け取るこ
とが出来る。マルチプレクサ１３４への入力は、メモリ
ーデータバス５４及び仮想命令キャッシュ１７データバ
ス１２３である。先取りキュー３２が仮想命令キャッシ
ュ１７からデータの他のカッドワードをロードするのに
充分な利用可能のスペースを内蔵していないときには、
先取りキュー３２コントローラ１３５は、仮想命令キャ
ッシュ１７へ行くライン１３６上にｐｆｑ満杯信号を表
明する。仮想命令キャッシュ１７は、先取りキュー３２
へのデータの供給を制御し、ｐｆｑ満杯ライン１３６が
表明されなければ各サイクルにカッドワードをロードす
る。
【０１０２】コントローラ１３５は、仮想命令キャッシ
ュ１７コントローラ１３０からのライン１３７及び１３
８上のロード−ｖｉｃ−データ信号又はロード−ｍｄ−
データ信号に応じてマルチプレクサ１３４を介して、ソ
ースとして仮想命令キャッシュ１７データバス１２３又
はメモリーデータバス５４を選択する。先取りキュー３
２コントローラ１３５は、分解のために利用可能な命令
ストリーム・データの使用されていない妥当なバイトの
個数を判定して、この情報をライン１３９を介して命令
バーストユニット３３に送る。命令バーストユニット３
３が命令ストリーム・データをリタイヤさせるとき、該
ユニットは先取りキュー３２コントローラ１３５に対し
てライン１４０上に、リタイヤさせられる命令ストリー
ム・オプコード及び指定子バイトの個数を信号する。こ
の情報は、アレー１３２へのポインタを更新する。アレ
ー１３２の出力は、そのデータを命令バーストユニット
３３による使用のために整合させるマルチプレクサ１４
１を経由する。この整合マルチプレクサ１４１は、第１
及び第２のロングワード１４３と、第３のロングワード
からの第１バイト１４４とを入力として（ライン１４２
で）取り、コントローラ１３５に維持されているポイン
タに基づいて、該第１ロングワード内のいずかのバイト
から始まる６個の隣接するバイトをライン８３上に出力
する。先取りキューは、分岐予測ユニット３９がライン
１４６上に〔新ＰＣロード〕信号を放送したときと、実
行ユニット２３が〔ＰＣロード〕を表明したときとに流
される。
【０１０３】命令バーストユニット３３は、各サイクル
にライン８３を介して先取りキュー３２から６バイトに
及ぶデータを受け取り、テーブル６６への参照により構
成部分（即ち、オプコード、オペランド指定子及び分岐
変位）を識別する。新しいデータはサイクルの始まりに
命令バーストユニット３３に利用可能となり、リタイヤ
させられる指定子バイトの個数はライン１４０を介して
先取りキュー３２に送り戻されるので、新しいデータの
次の組が次のサイクルによる処理のために利用可能とな
る。命令ストリーム・データから命令バーストユニット
３３により注出される構成部分は、さらなる処理のため
に他のユニットに送られる。即ち、オプコードはバス１
４７で命令発行ユニット８３及び分岐予測ユニット３９
に送られ、指定子は、分岐変位を除いて、ｓｐｅｃ制御
バス７８を介して複合指定子ユニット４０、スコアボー
ド・ユニット８１及びオペランドキュー・ユニット７９
に送られる。分岐変位はバス１４８を介して分岐予測ユ
ニット３９に送られるので、条件付き分岐が取られるべ
きである場合には新しいアドレスが生成されることが出
来る。スコアボード・ユニット 図１２を参照すると、スコアボード・ユニット８１が詳
しく示されている。スコアボード・ユニット８１は、ソ
ース・キュー３７及び宛先キュー３８内のＧＰＲへの待
機中の参照の個数を監視し続ける。スコアボード・ユニ
ット８１は、１５個のカウンタのアレーを２個内蔵して
いる、即ち、ソース・キュー３７のためのソースアレー
１５０と、宛先キュー３８のための宛先アレー１５１と
を。アレー１５０及び１５１内のカウンタ１５２及び１
５３は、レジスターファイル４１内の１５個のＧＰＲと
１対１にマッピングする。ＰＣに対応するスコアボード
・カウンタは無い。最大数の待機中オペランド参照は、
カウンタ１５２及び１５３についての最大カウント値を
決定し、この値はソース・キュー及び宛先キューの長さ
に基づく。ソースアレーは１２までカウントし、宛先ア
レーは６までカウントする。
【０１０４】妥当なレジスターモードソース指定子がｓ
ｐｅｃバス７８上に現れる度に、これらのレジスターに
対応するソースアレー１５０内のカウンタ１５２は、バ
ス７８上の情報の一部として該レジスターの数を受け取
る選択器１５４により決定された通りにインクリメント
される。同時に、オペランドキュー・ユニット７９は、
これらのレジスターを指す項目をソース・キュー３７に
挿入する。換言すると、各々のレジスターモードソース
・キュー項目について、インクリメントコントロール１
５５による、アレー１５０内のカウンタ１５２の対応す
るインクリメントがある。これは、カッドワード・レジ
スター・モード・ソース・オペランドが分解されるとき
に各サイクルで最大２個のカウンタがインクリメントす
ることを意味する（レジスターファイル４１内の各レジ
スターは３２ビットであるので、カッドワードはレジス
ターファイル４１内の２個のレジスターを占めなければ
ならない）。各カウンタ１５２は１だけインクリメント
されることが出来る。実行ユニット２３がソース・キュ
ー項目を除去するときにはカウンタ１５２はデクリメン
ト・コントロール１５６によってデクリメントされる。
実行ユニット２３は、リタイヤ・バス８２上に指示され
ている通りにサイクル当たりに２個に及ぶレジスター・
モード・ソース・キュー項目を除去する。これらのレジ
スターについてのＧＰＲ数は、実行ユニット２３によ
り、インクリメント・コントローラ１５５及びデクリメ
ント・コントローラ１５６に加えられるリタイヤ・バス
８２に提供される。最大２個のカウンタ１５２が各サイ
クルにデクリメントすることが出来、或いは若し両方の
レジスター・モード項目が同じベース・レジスターへの
リタイヤ点であるならば、いずれか一つのカウンタが２
までデクリメントされることが出来る。
【０１０５】同様にして、新しいレジスター・モード宛
先指定子がｓｐｅｃバス７８上に現れるときには、選択
器１５７により決定された通りに、レジスターファイル
４１のそのレジスターに対応するアレー１５１カウンタ
段１５３はコントローラ１５５によってインクリメント
される。カッドワード・レジスター・モード宛先オペラ
ンドについては１サイクルで最大２個のカウンタ１５３
がインクリメントする。実行ユニット２３が宛先キュー
項目を除去するとき、カウンタ１５３はコントローラ１
５６によってデクリメントされる。実行ユニット２３
は、レジスター・モード宛先キュー項目の除去と、レジ
スター数とをリタイヤ・バス８２上に示す。
【０１０６】複合指定子が分解されるときには、その指
定子に付随するＧＰＲは選択器１５４及び１５７を介し
てソース・スコアボード・アレー及び宛先スコアボード
・アレーへのインデックスとして使われ、両方のスコア
ボード・カウンタ値のスナップショットがバス１５８で
複合指定子ユニット４０に渡される。複合指定子ユニッ
ト４０は、それについての宛先スコアボード・カウンタ
値が０でないところのＧＰＲを読み出す必要があれば、
機能停止する。０でない宛先カウンタ１５３は、宛先キ
ュー３８内にそのレジスターを指すポインタが少なくと
も１個あることを示す。これは、そのレジスターへの将
来の実行ユニット２３書込みがあって、その現在の値が
妥当でないことを意味する。複合指定子ユニット４０
は、それについてのソース・スコアボード・カウンタ値
が０でないところのＧＰＲを書き込む必要があった場合
にも、機能停止する。０でないソース・スコアボード値
は、ソース・キュー３７内のそのレジスターを指すポイ
ンタが少なくとも一つあることを示す。これは、そのレ
ジスターに対する将来の実行ユニット２３読み出しがあ
って、その内容を修正してはならないことを意味する。
両方のスコアボード１５０及び１５１について、複合指
定子ユニット４０パイプ内のコピーは実行ユニット２３
からのバス８２上のリタイヤ信号の表明でデクリメント
される。分岐予測 図１３を参照すると、分岐予測ユニット３９が詳しく示
されている。命令バーストユニット３３は、ＲＯＭ／Ｐ
ＬＡ６６内のオプコード値のテーブルを使って、各命令
オプコードが分解されるときにそれを監視して分岐オプ
コードを探す。分岐オプコードが検出されたとき、この
オプコードについてのＰＣがバス１４８を介して分岐予
測ユニット３９に加えられる。このＰＣ値（実際にはア
ドレスの部分集合）は、テーブル７７をアドレス指定す
るために選択器１６２により使用される。分岐履歴テー
ブル７７は５１２個の４ビット・レジスター１６３のア
レーから成り、１６２により選択された１レジスター１
６３内の値がライン１６４により選択器１６５に加えら
れて、この選択器はレジスター１６６内の１６個の値の
一つをアドレス指定し、１ビットの取る又は取らないの
出力を生成する。斯して、分岐予測ユニット３９は、分
岐が取られるか否かを判定する。分岐予測ユニット３９
は、その分岐が取られると予測した場合には（レジスタ
ー１６６の選択された出力が『１』）、バス１４８上の
符号拡張された分岐変位を加算器１６７においてバス２
２上の現在のＰＣ値に加え、その結果としての新しいＰ
Ｃを新ＰＣライン１６８で命令ユニット２２の残りの部
分に放送する。レジスター１６９内の現在のＰＣ値は、
ライン１７０により選択器１６２及び加算器１６７に加
えられる。
【０１０７】図１３の様に構成された分岐予測ユニット
３９は、分岐を予測するために『分岐履歴』アルゴリズ
ムを使う。このアルゴリズムの背後にある基本的前提
は、分岐挙動はパターン化する傾向があるということで
ある。プログラムにおいて一つの特定の分岐命令を識別
して、その命令の、『分岐が取られる』対『分岐が取ら
れない』の履歴を長時間にわたって追跡すると、大抵の
場合にパターンが現れる。過去に分岐した履歴を有する
分岐命令は、その履歴を維持するように思われ、将来に
分岐しない可能性よりも分岐する可能性の方が大きい。
例えば、分岐、分岐無し、分岐、分岐無し、等々、のパ
ターンに従う分岐命令は、恐らくそのパターンを維持す
る。分岐予測のための分岐履歴アルゴリズムは、この
『分岐の惰性』を利用しようとするものである。
【０１０８】分岐予測ユニット３９は、分岐履歴のテー
ブル７７と、その分岐の過去の履歴に基づく予測アルゴ
リズム（レジスター１６６に記憶される）とを使用す
る。分岐予測ユニット３９がバス１４８上の条件付き分
岐オプコードのＰＣを受け取るとき、該オプコードのＰ
Ｃビットの部分集合が分岐履歴テーブル７７にアクセス
するために選択器１６２により使用される。ライン１６
４上のテーブル７７からの出力は、その分岐についての
分岐履歴情報を包含する４ビット・フィールドである。
これら４個の履歴ビットから、期待される分岐経路を示
す新しい予測が計算される。
【０１０９】ＰＣビットのうちの部分集合（９ビット）
だけが、選択器により使用されるインデックスを形成す
るので、多数の異なるオプコードＰＣが分岐テーブル７
７の各項目にマッピングする。分岐オプコードが、この
部分集合により画定されるインデックス領域の外側に変
化するとき、インデックスが付されている履歴テーブル
項目は異なる分岐オプコードに基づいているのかも知れ
ない。分岐テーブル７７は、空間的局所性の原理に依拠
しており、ＰＣを切り換えると、現在のプロセスが或る
時間の間小さな領域内で動作することを仮定している。
これは、数個の分岐の中の新しいＰＣに関連する新しい
適切な履歴を分岐履歴テーブル７７が生成することを可
能にする。
【０１１０】テーブル７７の各ビット・レジスター１６
３内の分岐履歴情報は、観察された最後の４回にその分
岐が行ったものを示す１及び０のストリングから成る。
例えば、１１００は、右から左へ読んで、この分岐が観
察された最後のときには分岐しなかったことを示す。ま
た、その前のときにも分岐していなかった。しかし、そ
の前の２回は分岐した。予測ビットは、記憶された履歴
ビットを、その最後の４個の分岐の履歴が与えられた場
合に分岐が進む方向を予測する論理を通す結果である。
【０１１１】レジスター１６６により定義される予測ア
ルゴリズムは、内容を試験するために又は内容を別のア
ルゴリズムで更新するために内部プロセッサ・レジスタ
ー（ＩＰＲ）としてのＣＰＵデータ経路を介してアクセ
ス可能である。パワーアップ後、実行ユニット２３マイ
クロコードは、シミュレーション及び統計採集の結果で
あるアルゴリズムを定義する値をもって分岐予測アルゴ
リズムレジスター１６６を初期設定するが、これは一般
命令トレースの与えられた組にわたって最適の分岐予測
をもたらす。このアルゴリズムは、特別の命令トレー又
はミックスのために分岐予測を調整するべく変更される
ことが出来る。実際、該アルゴリズムは、レジスター１
６６に書き込むことによって動作中に動的に変更される
ことが出来る。このアルゴリズムは、好適な実施例によ
り、下記のテーブルに示されている：分岐履歴 次の分岐についての予測 ００００ 取られない ０００１ 取られる ００１０ 取られない ００１１ 取られる ０１００ 取られない ０１０１ 取られない ０１１０ 取られる ０１１１ 取られる １０００ 取られない １００１ 取られる １０１０ 取られる １０１１ 取られる １１００ 取られる １１０１ 取られる １１１０ 取られる １１１１ 取られる 分岐テーブル７７の５１２個の項目は、オプコードのＰ
Ｃビット＜８：０＞によってインデックスされている。
各分岐テーブル項目１６３は、このインデックスにおけ
る分岐オプコードについての前の４個の分岐履歴ビット
を内蔵する。実行ユニット２３は、プロセス文脈切替え
時にマイクロコード制御下でライン１７１上に〔分岐テ
ーブルを流す〕コマンドを表明する。この信号は、リセ
ット・コントロール１７２で受信されると、５１２個の
分岐テーブル項目の全部を中立の値（履歴＝０１００）
にリセットし、その結果として０（即ち、取られない）
という新しい予測が行われることになる。
【０１１２】条件付き分岐オプコードに遭遇したとき、
分岐予測ユニット３９は、選択器１６２を使って、ＰＣ
＜８：０＞によりインデックスされた分岐テーブル項目
を読み出す。レジスター１６６を含む予測論理が分岐が
取られることを示す場合には、加算器１６７符号はバス
１４７を介して命令バーストユニット３３から供給され
る分岐変位を拡張して現在のＰＣに加算し、その結果を
新ＰＣライン１６８で命令ユニット２２に対して放送す
る。レジスター１６６内の予測ビットが、分岐が取られ
ないと予測されることを示していれば、命令ユニット２
２内の現在のＰＣは影響を受けない。両方の場合の代わ
りのＰＣ（取られると予測される場合の現在のＰＣ、及
び取られないと予想される場合の分岐ＰＣ）は、実行ユ
ニット２３が該条件付き分岐をリタイヤさせるまで分岐
予測ユニット３９のレジスター１６９内に保留される。
実行ユニット２３は、条件付き分岐をリタイヤさせると
き、リタイヤ・ライン１７３を介して分岐の実際の方向
を示す。分岐予測ユニット３９は、予測が正しくない場
合、ライン１６８上の他の新しいＰＣを介して命令ユニ
ット２２を向け直すためにレジスター１６９からの代わ
りのＰＣを使う。
【０１１３】条件付き分岐に遭遇する度に、分岐テーブ
ル６６には新しい履歴が書き込まれる。ライトバック回
路１７４は、ライン１６４を介して４ビット・テーブル
項目を受け取り、それを１記憶場所だけ左へシフトさ
せ、ライン１７５で受け取られた予測論理からの結果を
挿入し、新しい４ビット値を、選択器１６２が指す同じ
記憶場所に書き込む。斯くして、予測がなされると、分
岐履歴ビットのうちの最も古いビットが捨てられて、残
りの３個の分岐履歴ビットと新しい予測された履歴ビッ
トとはテーブル７７の同じ分岐ＰＣインデックスに書き
戻される。実行ユニット２３が条件付き分岐についての
分岐キュー項目をリタイヤさせるとき、予測誤りが無か
ったならば、新しい項目は影響を受けず、分岐予測ユニ
ット３９は新しい条件付き分岐を処理出来る状態とな
る。予測誤りがライ１７３を介して信号されると、同じ
分岐テーブル項目が回路１７４によって書き直され、こ
のときには最下位履歴ビットは、分岐の真の方向を反映
する、予測された方向の補数を受け取る。
【０１１４】分岐予測ユニット３９は、分岐オプコード
について予測を行う度に、その予測に関する情報をバス
１７６で実行ユニット２３に送る。実行ユニット２３
は、分岐予測ユニット３９により処理されたけれども実
行ユニット２３によっては処理されていない分岐につい
ての情報を含む分岐データ項目の分岐キュー７０を維持
する。バス１７６は２ビット幅であり、一つは妥当ビッ
トで、他の１ビットは、命令ユニット２２の予測が分岐
を取るべきであるとの予測か否かを表示する。条件付き
分岐及び無条件分岐の両方について分岐キュー７０に入
力が行われる。無条件分岐については、バス１７６のビ
ット０の値は実行ユニット２３に無視される。分岐キュ
ー７０の長さは、たとえ命令キュー３５の全体が分岐命
令で満たされて、実行ユニット２３パイプライン内に現
在分岐命令があっても該キューがオーバーフローするこ
とがない様に選択される。何時でも、唯一の条件付き分
岐がキュー７０内にある可能性がある。妥当な変位が処
理されてしまうまではキュー項目は作られない。第１の
条件付き分岐がなお未決である間に２番目の条件付き分
岐に遭遇した場合には、第１の条件付き分岐がリタイヤ
させられてしまうまでは項目は作られない。
【０１１５】実行ユニット２３が分岐命令を実行して、
その分岐が取るべきか否かに関して最終決定をすると
き、該ユニットは、分岐キュー７０から次の要素を除去
すると共に、命令ユニット２２により取られる方向を、
取られるべき方向と比較する。これらが異なっている場
合には、実行ユニット２３は、予測誤り信号をバス１７
３で分岐予測ユニット３９に送る。予測誤りは、命令ユ
ニット２２に処理を中止させ、誤った経路を分解してい
るときに行われたＧＰＲ修正を元に戻させ、正しい代わ
りのＰＣでの処理を再開させる。
【０１１６】分岐予測ユニット３９は、条件付き分岐が
既に待機中となっているときに新しい条件付き分岐に遭
遇したときには、分岐停止信号をライン１７８に表明す
ることによってＢＩＵにバックプレッシャーをかける。
分岐予測ユニット３９が条件付き分岐を処理したけれど
も実行ユニット２３がそれを実行していなければ、他の
条件付き分岐は分岐予測ユニット３９に分岐停止を表明
させる。条件付き分岐が待機中となっているときに無条
件分岐が発生しても、命令ストリームは単に向け直しを
必要とするだけなので、問題を生じない。レジスター１
６９内の代わりのＰＣは、条件付き分岐の解決までは変
更されないままである。分岐予測ユニット３９に代わり
のＰＣと他の条件付き分岐回路とを解放させるために、
条件付き分岐が分岐キュー７０からリタイヤさせられる
度に実行ユニット２３はバス１７３を介して分岐予測ユ
ニット３９に通知する。
【０１１７】ライン１７８上の分岐停止信号は、命令ユ
ニット２２が更にオプコードを処理することを阻止す
る。分岐停止が表明されるとき、命令バーストユニット
３３は、分岐変位及び補助を含む現在の条件付き分岐命
令の分解を完了し、その後、命令バーストユニット３３
は機能停止する。実行ユニット２３内の分岐キュー７０
への入力は、第１の条件付き分岐がリタイヤさせられた
後に行われる。この時、分岐停止は表明解除され、第１
の条件付き分岐についての代わりのＰＣは、第２のもの
についてのそれと置換される。
【０１１８】分岐予測ユニット３９は、全てのＰＣロー
ドを命令ユニット２の残りの部分に分配する。複合指定
子ユニット４０マイクロコードからの命令ユニット２２
へのＰＣロードは、新しいＰＣを二つの方法のうちの一
つでロードする。複合指定子ユニット４０は、ＰＣ・ロ
ード・ライトバスを表明するとき、新しいＰＣ値をＩＷ
−Ｂｕｓライン上で駆動する。ＰＣ−Ｌｏａｄ−ＭＤ
は、新しいＰＣがＭＤバスライン５４上にあることを示
す。分岐予測ユニット３９は、適切な値を新ＰＣライン
１６８上に進めると共に〔新ＰＣロード〕を表明するこ
とで応答する。これらの命令ユニット２２ＰＣロード
は、分岐予測ユニット３９内の条件付き分岐状態を変化
させない。
【０１１９】実行ユニット２３は、〔新ＰＣロード〕を
表明することによって、新しいＰＣをロードしようとす
る自己の意図を信号する。この信号の表明は、ＭＤバス
５４上に到達する次のＩＰＲデータ片は新しいＰＣであ
ることを示す。メモリー管理ユニット２５が書込みコマ
ンドを次に表明するとき、ＰＣはＭＤバス５４から取ら
れて新ＰＣライン上に送られ、〔新ＰＣをロードする〕
コマンドが表明される。
【０１２０】分岐予測ユニット３９は、ライン１４７上
の符号拡張分岐変位を加算器１６７においてライン１７
０上の現在のＰＣに加算し、新しいＰＣを新ＰＣライン
１６８上に駆動し、信号〔新ＰＣロード〕を表明するこ
とによって無条件分岐を実行する。条件付き分岐は、分
岐が取られると論理が予測するならば、同様にしてＰＣ
をロードする。条件付き分岐予測誤り又は実行ユニット
２３ＰＣロードの際に、未決の条件付き分岐はクリアさ
れ、未決の無条件分岐はクリアされる。マイクロ命令制御ユニット 図１４を参照すると、マイクロシーケンサ４２及びマイ
クロ記憶装置４３を含むマイクロ命令制御ユニット２４
は、ＣＰＵ１０のパイプラインの３個の実行ユニット２
３セクション、即ち、Ｓ３、Ｓ４及びＳ５を制御する有
限状態機械を画定する。マイクロ命令制御ユニット２４
自体は、該パイプラインのＳ２セクションの中にあっ
て、オンチップ・コントロール記憶装置４３に内蔵され
ているマイクロコードにアクセスする。コントロール記
憶装置４３は、マイクロシーケンサ４２からの１１ビッ
トバス１８１によりアドレス指定される。該コントロー
ル記憶装置についての現在のアドレスはラッチ１８２に
保持され、このラッチは、ジャンプ又は分岐、マイクロ
スタック、又はマイクロトラップなどの種々のアドレス
指定条件について数個のソースを有する選択器１８３か
らロードされる。コントロール記憶装置４３からのバス
４４上の各マイクロワード出力は、３個のパイプライ段
の全てを制御するフィールドから成っている。マイクロ
ワードは、Ｓ２の終わりに（機械サイクル毎に１個ず
つ）発せられて、Ｓ３のときのマイクロ命令バス１８５
への適用と実行ユニット２３での使用とのためにラッチ
１８４に記憶され、その後、実行ユニット２３の制御下
でラッチ１８６及び１８７を介してセクションＳ３及び
Ｓ４へ向けて前方へパイプライン処理される。各マイク
ロワードは、マイクロフローにおける次のマイクロ命令
を指定するためにバス１８８でマイクロシーケンサ４２
へ逆に適用される１５ビット・フィールド（１１ビット
・アドレスを含む）を包含する。このフィールドは、コ
ントロール記憶装置４３からのマイクロワードに含まれ
る明示アドレスを指定し、或いは、他のソースからアド
レスを受け取る様にマイクロシーケンサ４２に指令する
ことが出来る（例えば、マイクロコードがＣＰＵ１０内
の種々の状態で条件付きで分岐することを許す）。
【０１２１】頻繁に使われるマイクロコードは、普通
は、コントロール記憶装置内の選択されたアドレスに記
憶されるマイクロサブルーチンとして定義され、これら
のサブルーチンの一つが呼び出されるときには、リター
ンアドレスは、リターンを実行するときに使用されるた
めにマイクロスタック１８９に押し込まれる。この目的
のために、アドレス入力バス１８１上の現在のアドレス
は、リターンは現在のアドレスに１を加えたアドレスの
リターンであるので、インクリメントされた後にマイク
ロスタック入力１９０に逆向きに適用される。マイクロ
スタックは、例えば、６レベルのサブルーチン・ネステ
ィングを可能にするために６個の項目を内蔵する。マイ
クロスタック１８９の出力は、バス１８８上のフィール
ドのコマンドが次のアドレス・ソースとしてそれを指示
するならば、選択器１８３を介して現在のアドレス・ラ
ッチ１８２に適用される。機能停止は、マイクロコード
を書く人には明白なものであるが、例えば、メモリー管
理ユニット２５がまだ提供していないオペランドをＡＬ
Ｕ５０が要求したときなど、ＣＰＵ資源が利用可能でな
いときに発生する。マイクロシーケンサ４２は、実行ユ
ニット２３のパイプラインセグメントＳ３が機能停止さ
せられたときに機能停止する。ラッチ１８２に機能停止
入力、ラッチ１８４又はマイクロスタック・コントロー
ル１９１はＳ３の始めにコントロール記憶装置４３から
バス４４に新しいマイクロ命令を出させない。
【０１２２】マイクロトラップは、即時のサービスを要
求する異常な事象をマイクロコーダーが処理することを
許す。例えば、マイクロトラップは分岐予測誤りのとき
に要求されるが、このとき、実行ユニット２３における
分岐計算は、条件付き分岐命令について命令ユニット２
２により予測されたものと異なる。マイクロトラップ選
択器１９２は、種々の条件についての数個の入力１９３
を有し、指定された条件下でアドレスを選択器１８３に
適用する。マイクロトラップが発生すると、マイクロコ
ード・コントロールが、このマイクロトラップ・アドレ
スから始まるサービスマイクロルーチンに転送される。
【０１２３】バス１８８を介してバス４４でコントロー
ル記憶装置４３から出力されるマイクロワードのコント
ロールフィールド（ビット＜１４：０＞）は、アドレス
入力１８１に適用されるべき次のアドレスを定義する。
次のアドレスは現在のマイクロワードにおいて明示的に
コード化される；続いて起こる次のアドレスという概念
は存在しない（即ち、ラッチ１８２の出力は単にインク
リメントされるものではない）。コントロールフィール
ドのビット１４は、ジャンプフォーマット及び分岐フォ
ーマットの選択を行う。ジャンプフォーマットは、ビッ
ト＜１０：０＞をジャンプアドレスとして包含し、次の
アドレスのソースを（選択器１８３を介して）選択する
ビット＜１２：１１＞を包含し、バス１９０を介してリ
ターン・アドレスをマイクロスタック１８９へ押すか否
かを制御するビット１３を包含する。分岐フォーマット
は、分岐オフセットとしてビット＜７：０＞を包含し、
マイクロ試験入力のソースを定義するビット＜１２：８
＞を包含し、バス１９０を介してリターン・アドレスを
マイクロスタック１８９へ押すか否かを制御するビット
１３を包含する。条件付き分岐マイクロ命令は、ＡＬＵ
オーバーフロー、分岐予測誤り、メモリー管理例外、保
留されたアドレス指定モード又は浮動小数点ユニット２
７における故障などの、ＣＰＵ１０内の種々の状態に応
答する。
【０１２４】マイクロルーチンの最後のマイクロワード
は、それを最後のサイクルとして識別させるフィールド
を内蔵しており、このフィールドは、どんな新しいマイ
クロフローを開始させるべきかを決定する選択器１９５
を作動させる。代替のもの（優先順）は、割り込み、故
障ハンドラー、〔第１部分処理済〕ハンドラー（a firs
t-part-done ｈandler) 、或いは命令キュー３５内の最
上の項目により示される新しいマクロ命令のための入口
点、である。これら４個の代替のものは、入力１９６に
よって選択器１９５に対して表される。最後のサイクル
が指示され、且つ、選択器１９２からのマイクロトラッ
プが無ければ、次のアドレスは、ラッチ１８２に入るた
めに選択器１９５から選択器１８３に適用される。
【０１２５】命令キュー３５は、ＦＩＦＯであり、６項
目の深さであり、バス３４を介して命令ユニット２２に
より充填され、実行ユニット２３による実行の前に命令
ユニット２２がマクロ命令を取り出して解読することを
許す。各項目は２２ビットの長さであり、ビット＜９：
１＞は、選択器１８３を介するコントロール記憶装置ア
ドレスのために使われる指名アドレス（dispatch addre
ss) であり（全ての入口点は、これらのアドレスビット
にマッピングされる）、ビット＜２１：１３＞はオプコ
ード自体である（余分のビットは２バイト・オプコード
を指定する）。ビット０は妥当ビットであって、該項目
が妥当であればセットされるものであり、ビット１０
は、浮動小数点ユニット２７命令を示し、ビット＜１
２：１１＞は命令オペランドの初期データ長さ（バイ
ト、ワード、ロングワード、等々）を定義する。書込み
ポインタ１９７は、φ１の際に新しい項目がバス３４か
ら書かれる記憶場所を定義し、この書込みがポインタ１
９７は、妥当ビットがこの新項目においてセットされれ
ば各サイクルのφ３で進められる。読み出しポインタ１
９８は、φ２の際に選択器２００への出力ライン上へ新
しい命令が読み出されるべき命令キュー３５内の記憶場
所を定義する。読み出される命令キュー３５の項目にお
いて妥当ビットがセットされていなければ、選択器２０
０は、選択器１９５及び選択器１８３を介してラッチ１
８２へ送るために機能停止アドレス入力２０１を使う；
斯くして、機能停止マイクロワードがコントロール記憶
装置４３から取り出され、機能停止コマンドが実行ユニ
ット２３に送られる。命令キューから読み出される項目
において妥当ビットがセットされていれば、第１サイク
ル・コマンドが実行ユニット２３に送られ、そして若し
浮動小数点ユニット２７ビットもセットされていれば、
浮動小数点ユニット２７コマンドが浮動小数点ユニット
２７に送られる。若し最後サイクル選択器１９５がこの
サイクルにおけるマイクロワード出力によって作動させ
られて選択器１９５が出力２０２を選択するならば、読
み出しポインタ１９８はφ４において進められる（そし
て妥当ビットが該項目でセットされる）。読み出しポイ
ンタ１９８が進められるとき、読み出されたばかりの項
目についての妥当ビットはクリアされるので、この項目
は再使用されない。或いは、機能停止条件が存在するな
らば、読み出しポインタ１９８は機能停止させられる
（φ４の間、動作せず）。
【０１２６】命令キュー３５から読み出された項目を内
蔵するバス２０２は、マイクロコード・アドレス・フィ
ールド（選択器１９５に送られる）と共にオプコード・
フィールドを含む。命令キュー３５がコントロール記憶
装置４３についての次のアドレス・ソースとして選択さ
れるならば、このオプコード・フィールドは、データ長
さフィールト及び浮動小数点ユニット２７フィールドと
共に、Ｓ２のφ３で命令文脈ラッチ２０３に入力され
る。読み出された項目の妥当ビットがクリアされている
ときには、機能停止アドレスで選択器２００から追い出
された機能停止命令文脈は文脈ラッチ２０３にラッチさ
れる。ラッチ２０３からのライン２０４上の出力は、浮
動小数点ユニット２７ビットがセットされているならば
実行されるべき浮動小数点ユニット２７命令を定義する
ために浮動小数点ユニット２７に送られる。Ｓ３セグメ
ントのφ１でラッチ２０３の内容はスレーブ文脈ラッチ
２０５へ駆動され、このスレーブ・ラッチの内容はＳ３
時に実行ユニット２３により使用される。
【０１２７】図１５を参照すると、コントロール記憶装
置出力におけるマイクロワードは６１ビット幅であり、
その中の１４ビット・フィールド（ビット＜１４：０
＞）はバス２４ｅを介してマイクロシーケンサ４２にお
いて使用されるので、マイクロ命令ラッチ２４ｄへの入
力は４７ビット幅でビット＜６０：１５＞である。マイ
クロ命令は、ビット６０が１であるか０であるかによっ
て『標準』及び『特殊』と呼ばれる二つの一般的種類に
別れる。両方の場合に、マイクロ命令は、このサイクル
中に実施されるべきＡＬＵ機能（加算、減算、パス、比
較、等々）を定義するビット＜５９：５６＞のフィール
ドと、メモリー管理ユニット２５に対して行われるべき
メモリー要求を定義するビット＜５４：５０＞のＭＲＱ
フィールドとを有する。マイクロワードのＡ及びＢフィ
ールド（ビット＜２５：２０＞及び＜３９：３６＞）は
ＡＬＵへのＡ及びＢ入力を定義し、ビット＜３１：２６
＞のＤＳＴフィールドはＡＬＵ出力についての書込み宛
先を定義し、ＭＩＳＣフィールドは他の所要の制御ビッ
トを内蔵する。Ｌ、Ｗ及びＶフィールド（ビット＜３
４：３２＞）は、データ長さ、書込みバスを駆動するべ
きか否か、及び仮想アドレス書込みイネーブルを定義す
る。シフター動作については、マイクロワードは、シフ
ター機能を定義するＳＨＦフィールド＜４８：４６＞
と、シフト量を定義するＶＡＬフィールド（ビット＜４
４：４０＞）とを内蔵する。また、また若しビット４５
が１であれば、マイクロワードはＡＬＵのＢ入力に行く
ビット＜４４：３５＞に一定値を内蔵し、その定数は、
ＭＩＳＣフィールドにおいて定義される通りに８ビット
又は１０ビットであり、そして若し８ビットであればＰ
ＯＳフィールドはその定数の位置を定義する。若し特殊
フォーマットであれば、シフター動作は不可能であり、
他の二つのＭＩＳＣ制御フィールドが利用可能である。 実行ユニット 図１６を参照すると、Ｅボックス即ち実行ユニット２３
は、６個のメモリーデータ・レジスターＭＤ０−ＭＤ
５、１５個の汎用レジスター（ＧＰＲ）Ｒ０−Ｒ１４、
６個の作業レジスターＷ、及びＣＰＵ状態レジスターか
ら構成される３７個の３２ビット・レジスターを有する
レジスターファイル４１を包含している。ＭＤレジスタ
ーは、命令ユニット２２が開始したメモリー読み出しか
ら、及び命令ユニット２２からの直接書込みから、デー
タを受け取る。作業レジスターＷはマイクロ命令の制御
下で仮データを保持する（マイクロ命令セットには利用
できない）；これらのレジスターは、実行ユニット２３
が開始したメモリー読み出しからデータを受け取ると共
にＡＬＵ４５、シフター４６、又は浮動小数点ユニット
２７の動作から結果データを受け取ることが出来る。Ｇ
ＰＲは、ＶＡＸアーキテクチャ汎用レジスターであり
（ＰＣ、Ｒ１５、はこのファイル４１内には無いけれど
も）、実行ユニット２３が開始したメモリー読み出しか
ら、ＡＬＵ４５、シフター４６から、又は命令ユニット
２２から、データを受け取ることが出来る。状態レジス
ターは、半永久的アーキテクチャ状態を保持し、実行ユ
ニット２３だけによって書き込まれることが出来る。
【０１２８】レジスターファイル４１は、３個の読み出
しポート及び３個の書込みポートを有する。読み出しポ
ートは、３個の読み出しアドレス入力ＲＡ１、ＲＡ２及
びＲＡ３と、３個の読み出しデータ出力ＲＤ１、ＲＤ２
及びＲＤ３とを含む。３個の書込みポートは、書込みア
ドレス入力ＷＡ１、ＷＡ２及びＷＡ３と、３個の書込み
データ入力ＷＤ１、ＷＤ２及びＷＤ３とを含む。レジス
ターファイル４１の書込みポートへのデータ入力は、Ｗ
Ｄ２へのメモリーデータ・バス５４から、ＷＤ３への命
令ユニット２２書込みバス８７から、又はＷＤ１への書
込みバス２１０上のＡＬＵ４５の出力から、のデータ入
力である。レジスターファイル４１からのデータ出力
は、ＲＤ１（Ｓ３内の）からのＡＬＵ Ａバス２１２に
ついての選択器２１１へのデータ出力、ＲＤ２（これも
Ｓ３内の）からのＡＬＵ Ｂバス２１４についての選択
器２１３へのデータ出力、及びＲＤ３からの命令ユニッ
ト２２へ行くバス９３へのデータ出力である。レジスタ
ーファイル４１からのＲＤ１及びＲＤ２出力についての
ＲＡ１及びＲＡ２における読み出しアドレスは、選択器
２１５及び２１６から受け取られ、その各々はソース・
キュー３７から、又はマイクロ命令のＡ及びＢフィール
ドからバス１８５を介して入力を受け取る；１サイクル
において、ソース・キュー３７内の２個の項目が、ＡＬ
Ｕ Ａ及びＢ入力（又は浮動小数点ユニット２７入力）
を提供するＲＡ１及びＲＡ２でのアドレス入力であるこ
とが出来、或いはマイクロ命令は特殊レジスターアドレ
スを定義出来ると共にソース・キュー・アドレス指定を
指定することが出来る。書込みアドレス入力ＷＡ１（Ａ
ＬＵ出力又は書込みバス２１０が書き込まれるレジスタ
ーを制御する）は、宛先キュー３８から又はマイクロ命
令のＤＳＴフィールドからバス１８５を介して入力を受
け取る選択器２１７により定義される；選択器２１７
は、マイクロ命令と同様にリタイヤ・キュー７２によっ
ても制御される。ＷＡ２入力は、バス２１８を介してメ
モリー管理ユニット２５から来るものであって、ＷＤ２
のどのレジスターＭＤバス５４が書かれるかを定義す
る；このＭＤポートは、メモリー又はＩＰＲ読み出しデ
ータをＷレジスター又はＧＰＲに書き込んで、実行ユニ
ット２３が開始した読み出しを完了させるためにメモリ
ー管理ユニット２５により使用され、レジスターファイ
ルアドレスはメモリー管理ユニット２５からＷＡ２に供
給される（Ｍボックスは、メモリー動作を開始されたと
きに該レジスターファイルアドレスを受け取った）。複
合指定子ユニット４０（図１３を見よ）は、一般アドレ
ス計算並びに自動インクリメント及び自動デクリメント
・オペランド指定子処理のためにＷＡ３／ＷＤ３及びＲ
Ａ３／ＲＤ３によりレジスターファイル４１にアクセス
する。
【０１２９】バイパス経路２１９がＭＤバス５４から選
択器２１１及び２１３の入力へ設けられていて、メモリ
ー読み出しデータがレジスターファイル４１内のレジス
ターに書き込まれた後に同じサイクルでこのレジスター
から読み出されることなくＡ又はＢ ＡＬＵ入力に直接
適用されることが出来るようになっている。データは、
同じサイクルで読まれるには余りにも遅くＭＤバス５４
上に現れる。このバイパス経路がマイクロコードによっ
てイネーブルされるとき、データはレジスターに書き込
まれない。
【０１３０】定数発生器が二つある。マイクロ命令のＡ
フィールドで指定された、選択器２２１を介するＡＬＵ
のＡ入力についての定数発生器２２０は、ＩＰＲのアド
レスを生成するために主として使用される定数を作り、
そして、これらは実施依存性である；一般に、内部的に
ＩＰＲアドレスを定義するために８ビット値が作られ
る。選択器２２３を介するＡＬＵのＢ入力についての定
数発生器２２２は、ロングワード内の４バイト位置の一
つにバイト値を置くことによってロングワード定数を構
築する；マイクロ命令内の位置フィールドＰｏｓ及び定
数フィールドConstantは、この値を指定する。また、定
数ソース２２２は、Ｃｏｎｓｔ．１０フィールドが存在
するときに該マイクロ命令により指定される下位１０ビ
ット定数を作ることが出来る。
【０１３１】ＡＬＵ４５は、マイクロワードのＡＬＵフ
ィールドにより定義される算術機能及び論理機能を実行
出来る３２ビット機能ユニットである。Ａ入力２１２及
びＢ入力２１４は、マイクロワードのＡ及びＢフィール
ドの制御下にある選択器２１１及び２１３により定義さ
れる。ＡＬＵ出力２２３は、Ｒmux ５０を介して書込み
バス２１０上に多重化されることが出来、仮想アドレス
レジスター２２４に直接接続される。ＡＬＵは、動作の
結果に基づいて条件コード（オーバフロー、繰上げ、ゼ
ロ、負）も生成し、これらは、状態レジスターを更新す
るために使われることが出来る。ＡＬＵ内で実行される
ことの出来る動作は、加算、減算、パスＡ又はＢ、ＡＮ
Ｄ、ＯＲ、排他的ＯＲ、等々である。
【０１３２】シフター４６は、Ａ入力２１２及びＢ入力
２１４から６４ビットの入力を受け取って、Ｒmux ５０
への３２ビット右シフトされた出力を生成する。シフト
動作はマイクロ命令のＳＨＦフィールドによって定義さ
れ、その量（０〜３２ビット）は、ＶＡＬフィールドに
より、又はシフト・カウンタ・レジスター２２５によっ
て定義される。シフター４６の出力２２６は、Ｒmux ５
０を介して書込みバス２１０上に多重化され、商レジス
ター又はＱレジスター２２７に直接接続される。
【０１３３】Ｒmux ５０は、実行ユニット２３と浮動小
数点ユニット２７の結果記憶及びマクロ命令のリタイ
ヤ、実行ユニット２３メモリー要求のソース及び次の書
込みバス２１０データ及び付随の情報のソースの選択を
整合させる。Ｒmux 選択は、メモリー管理ユニット２５
へのメモリー要求の駆動と同じく、Ｓ４内で起こる。Ｒ
mux ５０はリタイヤ・キュー７２により制御されるが、
これは、リタイヤするべき次のマクロ命令が実行ユニッ
ト２３により実行されているのか、それとも浮動小数点
ユニット２７により実行されているのかを示す出力をラ
イン２２８上に生成し、Ｒmux は、書込みバス２１０を
駆動すると共にメモリー要求信号を駆動するために、こ
れらの一つを選択する。選択されなかった一つ（実行ユ
ニット２３又は浮動小数点ユニット２７）は、書込みバ
ス２１０又はメモリー要求を駆動すべきであるならば、
機能停止する。現在選択されているソース（実行ユニッ
ト２３又は浮動小数点ユニット２７）が、そのマクロ命
令がリタイヤさせられるべきであることを示すまで、リ
タイヤ・キュー７２内の読み出しポインタは進められ
ず、従ってＲmux 選択は変化しない。リタイヤ・キュー
により示されたソース（実行ユニット２３又は浮動小数
点ユニット２７）は、Ｒmux ５０を駆動するために常に
選択される；実行ユニット２３が選ばれた場合には、Ｓ
４内のマイクロ命令のＷフィールドは、Ｒmux ５０につ
いてのソースとしてＡＬＵ４５又はシフター４６を選択
する。
【０１３４】３２ビットＶＡ又は仮想アドレスレジスタ
ー２２４は、アドレスについて現在のＰＡキュー５６項
目を使用する宛先キュー３８に基づく記憶を除いて、Ｖ
Ａバス５２上の全ての実行ユニット２３メモリー要求に
ついてのアドレスのソースである。ＰＡキュー５６内の
項目とは異なって、ＶＡレジスター２２４アドレスは未
だ変換されていない−−それは、メモリー動作が変換を
必要としないとき（ＩＰＲ参照又は明示的な物理的メモ
リー参照の場合の様に）又はメモリー管理がオフである
ときを除いて、仮想アドレスである。ＶＡレジスター２
２４は、ＡＬＵ４５の出力２２３だけからロードされる
ことが出来て、マイクロワードのＶフィールドがそれを
ロードすることを指定するときにＳ４の終わりにロード
される。与えられたマイクローワードがＭＲＱフィール
ドにおけるメモリー動作を指定してＶＡレジスター２２
４にロードする場合には、新しいＶＡ値は、メモリーコ
マンドでメモリー管理ユニット２５に受け取られること
になる。
【０１３５】母集団カウンタ２３０は、サイクル毎に、
Ａバス２１２の下位１４ビット内の１の個数（×４）を
計算し、選択器２２１へのライン２３１上に結果を生成
するので、その結果は、次のマイクロワードのためにＡ
バス２１２上で利用出来るソースである。母集団カウン
ト機能は、１９８８年７月２０日に出願され、ディジダ
ルエクイプメント・コーポレーションに譲渡された同時
係属出願ＰＤ８８−０３７２に記載されている様に、Ｃ
ＡＬＬ、ＰＯＰ及びＰＵＳＨマクロ命令におけるマイク
ロコード・ステップを省く。母集団カウンタ２３０は、
Ｓ４における初期にＡバス上の１の個数の４倍に等し
い、範囲（１〜１４）＊４内の結果を計算する。マイク
ロワードＮがデータをＡバス２１２へ向ける場合には、
マイクロワードＮ＋１は、Ａフィールド内のこのソース
を指定することによって、そのデータについての母集団
カウンタの結果にアクセスすることが出来る。ライン２
３１上の母集団カウンタの結果は、マクロ命令によって
書かれることになるスタックフレームの範囲を計算す
る。該スタックフレームの二つの端部は、書込みが行わ
れる前にメモリー管理の目的のためにチェックされる。
【０１３６】マスク処理ユニット２３２は、マイクロワ
ードがＭＩＳＣフィールドによってそうするように指示
するとき、Ｓ４のときに、Ｂバス２１４のビット＜２
９：１６＞からロードされた１４ビット値を保持して処
理する。ユニット２３２は１組のビットを出力し、これ
でマイクロ命令シーケンサ４２は８方分岐を実行するこ
とが出来る。これらのマイクロ分岐の各々は、〔記憶装
置−レジスター−スタック〕シーケンス（a store-regi
ster-to-stack sequence) への分岐であり、該ビットの
組の値は、レジスターファイル４３のどのレジスターが
記憶するべきかを定義する。この３ビットの組は、該８
方マイクロ分岐を実施するために図１４のマイクロアド
レス・ラッチ１８２へのマイクロ試験入力に適用され
る。このことの目的は、ＣＡＬＬ、Ｒｅｔｕｒｎ、ＰＯ
Ｐ、及びＰＵＳＨについてマクロ命令実行フローにおい
てビットマスクをマイクロコードが迅速に処理出来るよ
うにすることである。マスク処理ユニット２３２は、Ｓ
４のときに１４ビットをロードし、入力の値を求めて、
ビット＜６：０＞及び別にＢバスのビット＜１３：７＞
について、下記のテーブルに示されている値を生成す
る： ここでＸは『無頓着』（“don't care ") を意味する。
これらの出力値がマイクロ試験入力へのラインを介して
マイクロシーケンサ４２にロードされた後、マイクロコ
ードがその出力値の一つで分岐を行う時、マスク処理ユ
ニット２３２内の現在のマスク値における１である最下
位ビットは自動的に０にリセットされるが、次のマイク
ロワードが該マスクの新しい値で分岐出来る様に、この
リッセトはＳ３で行われる。マイクロシーケンサ４２
は、マスク処理ユニット２３２への入力２３４により分
岐を取ったことを信号する。マスク処理ユニット２３２
の利点は、ＣＡＬＬ又は他の同様のマイクロ命令が実行
中であるときに、スタックするのにどのレジスターが省
かれるべきであるか発見するのに必要なマイクロコード
サイクルの数が極めて少ないことである。Ｂバスにロー
ドされるマスクはスタックするのに省かれるべき１４個
のＧＰＲの各々について１を内蔵し、通常これらはビッ
ト＜６：０＞の下位の数の中にある；即ち、ビット１及
びビット２は１で、残りは０であり、このとき、これら
は２サイクルで発見されることになり（ライン２３３上
に０００及び００１出力を生じさせる）、残りの０は２
サイクルで判定されることが出来、一つは第１グループ
のビット＜６：２＞について出力２３３上に〔１１１〕
を生じさせ、次は第２グループについてビット＜１３：
７＞について一纏めに（全部０）出力２３３上に〔１１
１〕を生じさせる。よって、１０マイクロサイクルが省
かれる。
【０１３７】マスク処理ユニット２３２は、一実施例で
は、上記のテーブルに従ってマスクパターンを評価する
と共に先頭の『１』の位置に従って指示される３ビット
出力を生成するデコーダによって具体化される。マイク
ロシーケンサからのライン２３４上の〔分岐取られる〕
表示に応じて、該デコーダは、その時に該ユニット内に
ある後端の『１』をゼロにし、評価をもう一度行ってラ
イン２３３上の３ビット出力値を生成する。
【０１３８】分岐条件評価器２３５は、マクロ命令オプ
コード、ＡＬＵ条件コードビット及びシフター４６結果
を使って、全てのマクロ命令分岐について分岐条件を評
価する。この評価は、サイクル毎に行われるけれども、
マイクロワードがそれをＭＲＱフィールドにおいて指定
する場合に限って使用される。その評価の結果は、分岐
予測ユニット３９でなされた命令ユニット２２予測と比
較される。命令ユニット２２予測は、分岐キュー７０内
の項目において表示される。命令ユニット２２予測が正
しくなかったならば、実行ユニット２３は、ライン１７
３の一つの命令ユニット２２に信号し、分岐予測誤りト
ラップ要求をマイクロシーケンサ４２へ入力１９３の一
つとして送る。条件付き分岐についての分岐キュー項目
が分岐キュー７０から除去されたことを命令ユニット２
２に知らせるためにリタイヤ信号がライン１７３の一つ
に表明される。リタイヤ信号が表明され、予測誤り信号
が表明されなければ、命令ユニットかかは、代わりのＰ
Ｃ（予測が正しくなかったならば分岐が行くべきであっ
たアドレス）を保持している資源を解放する。リタイヤ
及び予測誤りの両方が表明されたならば、命令ユニット
２２は、代わりのＰＣからの命令取り出しを開始し、マ
イクロシーケンサ４２内のマイクロトラップは、実行ユ
ニット２３及び浮動小数点ユニット２７のパイプライン
を清掃させると共に種々の命令ユニット２２及び実行ユ
ニット２３のキューを流させる。また、メモリー管理ユ
ニット２５への信号は、実行ユニット２３オペランドア
クセス（書込み以外の）のＭボックス処理を流す。分岐
マクロ命令は、Ｓ５に入っているので、予測誤りの場合
でもリタイヤさせられる；入力１９３経由の予測誤りマ
イクロトラップの場合にその完了を防止しなければなら
ないのは、パイプライン内の分岐に続くマクロ命令であ
る。メモリー管理ユニット（Ｍボックス） 図１７を参照すると、メモリー管理ユニット２５は、Ｔ
Ｂ５５を包含していて、オペレーティングシステムのメ
モリー管理ソフトウェアと共に物理的メモリーを割り振
りする。仮想アドレスから物理的アドレスへの変換はメ
モリー管理ユニット２５内で行われ、アクセス検査がメ
モリー保護システムのために実施され、必要なときにソ
フトウェアメモリー管理コードが開始される（ＴＢミ
ス、ページ・スワッピング、等々）。メモリー管理ユニ
ット２５は、メモリー参照が命令ユニット２２、実行ユ
ニット２３及び／又はキャッシュコントローラユニット
２６から同時に受け取られたときにバス１９又は２０へ
のアクセスを割り振る；即ち、メモリー管理ユニット２
５は、全てのメモリー参照を効率的に且つ論理的に正し
く順位付けし、順番に配列し、処理し、要求及びそれに
対応するデータを命令ユニット２２、実行ユニット２
３、キャッシュコントローラユニット２６及び一次キャ
ッシュ１４へ、逆にこれらから、転送する。メモリー管
理ユニット２５は一次キャッシュ１４も制御するが、こ
れは、殆どの命令ストリーム及びデータストリーム要求
については２サイクル・アクセスをもたらす。
【０１３９】メモリー管理ユニット２５は、数個のソー
スから要求を受け取る。仮想アドレスはバス５２で実行
ユニット２３から受け取られ、データは書込みバス５１
で実行ユニット２３から受け取られ、これらのソースの
両方からのアドレスがＥＭラッチ７４にラッチされる。
命令ストリームアドレスは、命令ユニット２２からバス
５３によりメモリー管理ユニット２５に適用される。キ
ャッシュコントローラ・ユニット２６からのインヴァリ
デート・アドレスはバス５９により加えられる。一次キ
ャッシュ１４ヒットから生じる、メモリー管理ユニット
２５から命令ユニット２２又は実行ユニット２３へのデ
ータ、又はキャッシュコントローラ・ユニット２６から
のデータは、参照がバックアップ・キャッシュ１５又は
メモリー１２へ送られた後は、メモリーデータバス５４
上にある。入ってくる要求はラッチされ、その要求の中
の選択された一つが、メモリー管理ユニット２５によっ
て、与えられた機械サイクルで開始される。
【０１４０】内部バス２４０上の仮想アドレスは、変換
バッファー５５のタグ・アドレス入力に適用される。ｔ
ｂは、物理的メモリー内の９６個の最近使用されたペー
ジについてのタグ及びページテーブル項目を記憶する９
６項目の内容アドレス指定可能なメモリーである。仮想
アドレス・バス２４０に適用される仮想アドレスはｔｂ
内のタグと比較され、そして、若しマッチが発見されれ
ば、対応するページテーブル項目が、出力２４２及び内
部物理的アドレスバス２４３によりアドレス入力２４４
によって一次キャッシュ１４に送られるために適用され
る。物理的アドレスは、キャッシュコントローラ・ユニ
ット２６に行く物理的アドレス・バス５７にもパイプ・
ラッチ２４５を介して適用される。一次キャッシュ１４
ヒットが発生すれば、一次キャッシュ１４からのデータ
は出力２４６からデータバス５８に適用され、そこから
メモリーデータバス５４に適用される。
【０１４１】バス５３で命令ユニット２２から入ってく
る仮想アドレスはラッチ７６に適用され、このラッチ
は、命令ユニット２２により要求された全ての命令スト
リーム読み出し参照を、その参照が首尾よく完了するま
で、記憶している。命令ストリーム・データの次のブロ
ックを取り出すためにカッドワード・アドレスをインク
リメントするためのインクリメンター２４７がラッチ７
６に付随している。命令ユニット２２からのバス５３上
の仮想アドレスはspecキュー７５にも適用され、このキ
ューは、命令ユニット２２により解読されるソース及び
宛先オペランドに付随するデータストリーム読み出し及
び書込み参照を記憶する２項目ＦＩＦＯである。specキ
ュー７５にラッチされる各参照は、該参照が首尾よく完
了するまで記憶される。
【０１４２】ＥＭラッチ７４は、実行ユニット２３に始
まる参照を、内部仮想アドレスバス２４０にそれらを適
用する前に、記憶する。その参照の各々は、メモリー管
理アクセス・チェックがクリアされて該参照が首尾よく
完了するまで記憶される。アドレス・ペアー・ラッチ２
４８は、整合していない参照ペアーが検出されたときに
次のカッドワードのアドレスを記憶する；インクリメン
ター２４９は、バス２４０上のアドレスに８を加えるこ
とによって次のアドレスを生成する。
【０１４３】キャッシュコントローラユニット２６から
バス５９で入ってくるアドレスは、キャッシュコントロ
ーラユニット２６ラッチ２５０にラッチされる；これら
の参照は、命令ストリーム一次キャッシュ１４フィル、
データストリーム一次キャッシュ１４フィル、又は一次
キャッシュ１４ヘキサワード・インヴァリデートについ
てのものである。各参照は、完了するまでキャッシュコ
ントローラユニット２６ラッチ２５０に記憶される。デ
ータストリーム一次キャッシュ１４フィルが要求されて
いるならば、そのデータはキャッシュコントローラユニ
ット２６からバス５８上に現れることになる。
【０１４４】物理的アドレスキュー６５は、宛先アドレ
ス又は読み出し修正コマンドを介して命令ユニット２２
により作られた宛先指定子参照に付随する物理的アドレ
スを記憶する８項目ＦＩＦＯである。実行ユニット２３
は、後に、対応するデータを記憶コマンドを介して供給
する。その記憶データが供給されるとき、物理的アドレ
スキュー６５アドレスは記憶データと突き合わされ、該
参照は物理的書込み動作に変換される。命令ユニット２
２からのアドレスは、実行ユニット２３からの対応する
データと同じ順序であると期待される。キュー６５は、
８ＦＩＦＯ項目全部に組み込まれたアドレス比較器を有
し、これらの比較器は、妥当な項目の物理的アドレスビ
ット＜８：３＞が命令ユニット２２データストリーム読
み出しの対応する物理的アドレスと一致するときを検出
する。
【０１４５】ラッチ２５２は、現在待機中となっている
データストリーム読み出しアドレスを記憶する；一次キ
ャッシュ１４においてミスするデータストリーム読み出
しは、対応する一次キャッシュ１４ブロック・フィル動
作が完了するまで、このラッチ２５２に記憶される。ラ
ッチ２５３は、同様にして、命令ストリーム読み出しミ
ス・アドレスを記憶する。ＩＰＲへの読み出しも、デー
タストリーム読み出しと同じくラッチ２５２に記憶され
る。これら２個のラッチ２５２及び２５３は、数個の条
件を検出するために組み込まれた比較器を有する。イン
ヴァリデートのヘキサワード・アドレスが、ラッチ２５
２又は２５２に記憶されているヘキサワード・アドレス
と一致すれば、これらのラッチの中の対応する一つは、
対応するフィル動作が一次キャッシュ１４において最早
キャッシュ可能（ｃａｃｈｓｂｌｅ）ではないことを示
すためにビットをセットする。アドレスビット＜１１：
５＞は一次キャッシュ１４内の特定のインデックスをア
ドレス指定する（２個の一次キャッシュ１４ブロッ
ク）；ラッチ２５２のアドレス＜８：５＞が命令ストリ
ーム読み出しの物理的アドレスの対応するビットと一致
するならば、この命令ストリーム読み出しは、該データ
ストリーム・フィル動作が完了するまで停止させられる
−−これにより、与えられた一次キャッシュ１４ブロッ
クへのデータストリーム・フィル・シーケンスを同じブ
ロックへの命令ストリーム・フィル・シーケンスと同時
に発生させる可能性が防止される。同様に、同じ一次キ
ャッシュ１４ブロックへのＩストリーム／Ｄストリーム
・フィル・シーケンスが同時に発生するのを防止するた
めに、ラッチ２５３のアドレス・ビット＜８：５＞がデ
ータストリーム読み出しアドレスと比較される。両方の
ラッチ２５２及び２５３のアドレス・ビット＜８：５＞
はメモリー書込み動作と比較されるが、これは、その書
込みがキャッシュ・フィル・シーケンスと干渉し合うの
を防止するために必要なことである。
【０１４６】バス２４０上の仮想アドレスもメモリー管
理例外ユニット２５４に適用されるが、これは、その仮
想アドレスに対応するＰＴＥのアクセス権を検査して、
保護レベルが侵害されていないか、アクセス規則が侵害
されていないか確かめる。若し例外が生成されなけれ
ば、メモリー要求は割り込み無しに継続することを許さ
れるが、例外がユニット２５４によって発見された場合
にはメモリー参照は打ち切られる。
【０１４７】メモリー管理ユニット２５の機能の重要な
目的は、マクロパイプライン機能停止を最小限にするた
めに、要求された読み出しデータを命令ユニット２２及
び実行ユニット２３へ出来るだは速く戻すことである。
メモリー・オペランドがそのレジスターファイル４１に
ロードされるのを実行ユニット２３パイプラインが待っ
ているために実行ユニット２３パイプラインが機能停止
している場合（ｍｄ機能停止状態）には、実行ユニット
２３が機能停止している時間の長さは、メモリー管理ユ
ニット２５がそのデータを如何に迅速に戻すことが出来
るかということに関連させられる。メモリー管理ユニッ
ト２５読み出し待ち時間を最小限にするために、メモリ
ー管理ユニット２５の２サイクル・パイプライン組織が
図２６に示されている様に使用され、一次キャッシュ１
４ヒットを仮定すると、読み出し参照がメモリー管理ユ
ニット２５に運ばれた後に、要求された読み出しデータ
が僅か２サイクルで戻されることを許す。図２６におい
て、Ｓ５サイクルの開始時に、メモリー管理ユニット２
５は、最高の優先順位の参照をＳ５パイプ内に追い込
む；調停回路２５６は、前のサイクルＳ４の終わりにど
の参照がＳ５に追い込まれるべきか（バス２４０を介し
てＴＢ５５の入力２４１に適用される）決定する。Ｓ５
サイクルの始めの半分は、ＴＢ探索のために使われると
共にＴＢを介して仮想アドレスを物理的アドレスに変換
するために使われる。一次キャッシュ１４アクセスは、
（ＴＢ出力が利用可能となる前に、経路２５７を介して
仮想アドレスのオフセット部＜８：０＞を使って）Ｓ５
のφ２のときに開始されてＳ６のφ１まで続き、バス２
４６上の戻りデータを伴う。若し参照によってデータが
命令ユニット２２又は実行ユニット２３に戻されたなら
ば、Ｓ６のφ１−φ３は、（データが権利正当化（righ
t-justified)されなければ）ローテーター２５８におい
て読み出しデータを回転させて該データをＭＤバス５４
を介して命令ユニット２２及び／又は実行ユニット２３
に転送して戻すために使われる。
【０１４８】よって、整合した読み出し参照がサイクル
ｘにおいて命令ユニット２２又は実行ユニット２３によ
って発せられたとすると、１）変換された読み出しアド
レスがＴＢ５５でキャッシュに記憶されたこと、２）メ
モリー管理例外ユニット２５４により検出されるメモリ
ー管理例外が発生しなかったこと、３）読み出しデータ
が一次キャッシュ１４に記憶されたこと、そして４）他
のもっと高位の優先順位の参照又は保留されている参照
がこの読み出しの即時の処理を禁止しなかったこと、を
条件として、メモリー管理ユニット２５は、要求された
データをサイクルｘ＋２で戻すことが出来る。
【０１４９】ＣＰＵ１０はマクロパイプライン構造であ
るので、メモリー管理ユニット２５は、命令ユニット２
２及び実行ユニット２３から『アウトオブオーダー』
（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）参照を受け取ることが出
来る。即ち、命令ユニット２２は、実行ユニット２３が
前のオプコードに対応する全ての参照を送る前に、オプ
コートに対応する参照を送ることか出来る。命令セット
の文脈、ＣＰＵアーキテクチャ、マクロパイプライン、
及びメモリー管理ユニット２５ハードウェアの中で全て
の参照が正しく処理されることを保証するために、マク
ロパイプライン内での参照『アウトオブオーダー』の発
出はメモリー管理ユニット２５に複雑さを持ち込むこと
になる。これらの複雑さの多くは、参照がメモリー管理
ユニット２５によってどの様にして何時処理されること
か出来るかということについての制約の形を取る。
【０１５０】参照順序の制約の幾つかを説明するのに、
同期化の例が役立つ。この例は、２個のプロセッサ（例
えば、『プロセッサ１』は図１のＣＰＵ１０であり、
『プロセッサ２』はＣＰＵ２８である）が多重プロセッ
サ環境で動作していて、下記のコードを実行していると
仮定している： プロセッサ１ プロセッサ２ ＭＯＶＬ＃１、Ｃ １０＄ ＢＬＢＣ Ｔ、１０＄ ＭＯＶＬ＃１、Ｔ ＭＯＶＬ Ｃ、Ｒ０ 最初に、プロセッサ１は、メモリー記憶場所Ｔに対応す
る臨界セクションを所有している。プロセッサ１は、所
有権を現在持っているので、メモリー記憶場所Ｃを修正
する。その後、プロセッサ１は、１をＴに書き込むこと
によって所有権を放棄する。一方、プロセッサ２は、Ｔ
が０でなくなるのを待ちながら記憶場所Ｔで『回って』
いる。Ｔが０でなくなると、プロセッサ２はＣの値を読
む。以下の節で説明するメモリー管理ユニット２５につ
いての数種類の参照順序制約は、この例を参照するもの
である。
【０１５１】一つの制約は、『Ｄストリーム・ミス下で
Ｄストリーム・ヒット無し』であり、これは、前のデー
タストリーム読み出しについて要求されたデータが未だ
供給されていない限りはデータストリーム読み出し参照
（これは一次キャッシュ１４においてヒットする）が実
行することをメモリー管理ユニット２５は許さないこと
を意味する。上記の例においてプロセッサ２が実行する
コードを考察する。メモリー管理ユニット２５がデータ
ストリーム・ミス下でデータストリーム・ヒットを許し
たならば、命令ユニット２２のＣの読み出しは、Ｔへの
保留の読み出しミス・シーケンス時に一次キャッシュ１
４においてヒットする可能性がある。その様にすると
き、メモリー管理ユニット２５は、プロセッサ１がＣを
修正する前にＣの値を供給することが出来た。よって、
ストリーム２は古いＣを得て、新しいＴは同期コードを
不適切に働かせる。
【０１５２】データストリーム・ミス下でのデータスト
リーム・ヒットは禁止されているけれども、メモリー管
理ユニット２５はデータストリーム・フィル動作下でデ
ータストリーム・ヒットを実行する。換言すると、メモ
リー管理ユニット２５は、前のミスした読み出しへの一
次キャッシュ１４フィル動作が進行中であるときに、そ
のミスした読み出しデータが既に供給されたことを条件
として、一次キャッシュ１４においてヒットした読み出
しについてのデータを供給する。
【０１５３】命令ストリーム参照及びデータストリーム
参照は互いに独立に処理される。即ち、一次キャッシュ
インデックス矛盾が無いとして、命令ストリーム処理
は、データストリーム・ミス・シーケンスが現在実行中
であるか否かに係わらず、進行することが出来る。他の
制約は、『命令ストリーム・ミス下で命令ストリーム・
ヒット無し』であり、これは命令ストリーム読み出し参
照に類似の場合である。この制約は、他の命令ストリー
ム・データが受け取られる前に命令ユニット２２が常に
その要求した命令ストリーム参照を最初に受け取ること
を保証するために必要なことである。
【０１５４】第３の制約は、『書込みの順序を維持す
る』である。上記の例を考察する：仮にプロセッサ１の
メモリー管理ユニット２５がＣへの書込みをＴへの書込
みと配列し直したとすると、プロセッサ２は、プロセッ
サ１がＣを更新する前にＣの古い値を読むことが出来る
ことになる。よって、メモリー管理ユニット２５は、実
行ユニット２３マイクロコードにより生成された書込み
のシーケンスを決して配列し直してはならないのであ
る。
【０１５５】第４の制約は『Ｃボックス参照の順序を維
持する』である。再び上記の例を考察する：プロセッサ
２は、ＭＯＶＬ＃１、Ｃ命令でプロセッサ１により行わ
れた書込みの結果としてＣについてのインヴァリデート
を受け取る。プロセッサ２がＣの読み出しを行った後ま
でこのインヴァリデートを処理するべきでなかったなら
ば、Ｃの誤った値がＲＯ内に置かれている。厳密に言え
ば、Ｃに対するインヴァリデートはＣの読み出しより前
に発生することが保証されなければならない。しかし、
Ｃはプロセッサ２の一次キャッシュ１４内にあるかもし
れないので、そのインヴァリデートが受け取られる前に
Ｃの読み出しの発生を止めるものは何もない。よって、
プロセッサ２の見地から、ここでの実際の制約は、プロ
セッサ２をループを通して落下させるＴの読み出しより
前に起こらなければならないＴに対するインヴァリデー
トより前にＣに対するインヴァリデートが起こらなけれ
ばならないことである。メモリー管理ユニット２５がキ
ャッシュコントローラユニット２６参照を配列し直さな
いかぎりは、Ｃに対するインヴァリデートはＴの非０値
が読み出される前に発生する。
【０１５６】第５の制約は『同じカッドワード・アドレ
スへの保留の実行ユニット２３書込みに対する命令ユニ
ット２２読み出しの順序を保存する』である。ＣＰＵ１
０で実行されるコードの下記の例を考察する： ＭＯＶＬ＃１、Ｃ ＭＯＶＬ Ｃ、Ｒ０ マクロパイプラインにおいて、命令ユニット２２は指定
子オペランドを先取りする。よって、メモリー管理ユニ
ット２５は『ＭＯＶＬ Ｃ、Ｒ０』命令に対応するＣの
読み出しを受け取る。しかし、この読み出しは、前の命
令からのＣへの書込みが完了するまでは、行われること
は出来ない。さもないと、Ｃの誤った値が読み出される
ことになる。一般に、メモリー管理ユニット２５は、同
じ記憶場所の先の全ての書込みが完了して初めて命令ユ
ニット２２読み出しが実行されることを保証しなければ
ならない。
【０１５７】第６の制約は、『命令ユニット２２からの
Ｉ／Ｏスペース読み出しは、実行ユニット２３が対応す
る命令を実行しているときにだけ実行されなければなら
ない』ことである。メモリー読み出しとは異なって、或
るＩ／Ｏスペース・アドレスへの読み出しは、状態の修
正を引き起こすことがある。その結果として、これらの
Ｉ／Ｏスペース読み出しは、その読み出しと対応する命
令実行の文脈においてのみ行われなければならない。Ｃ
ＰＵ１０のマクロパイプライン構造に起因して、命令ユ
ニット２２は、実行ユニット２３が現在実行していない
命令のオペランドを先取りするためにＩ／Ｏスペース読
み出しを発することが出来る。命令実行における分岐に
起因して、実行ユニット２３は、Ｉ／Ｏスペース読み出
しに対応する命令を実際には決して実行しないかも知れ
ない。従って、不適当な状態修正を防止するために、メ
モリー管理ユニット２５は、実行ユニット２３がＩ／Ｏ
スペース読み出しに対応する命令を実際に実行しつつあ
る時までは、命令ユニット２２から発せられたＩ／Ｏス
ペース読み出しの処理を禁止しなければならない。
【０１５８】第７の制約は、『保留の読み出し／フィル
動作としての同じ一次キャッシュ１４ブロックへの読み
出しは禁止されなければならない』ことである。一次キ
ャッシュ１４の組織は、１個のアドレスタグが４個のサ
ブブロック妥当ビットに対応する様になっている。従っ
て、４個のサブブロックの全ての有効にされた内容（va
lidated contents) は、該タグアドレスに常に対応しな
ければならない。２個の別々の一次キャッシュ１４フィ
ル動作が同じ一次キャッシュ１４ブロックを同時に充填
している場合には、そのフィルデータがその２個のフィ
ル動作間で混じり合う可能性がある。その結果として、
保留の読み出し／フィル動作が完了するまでは、保留の
データストリーム読み出し／フィルとしての同じ一次キ
ャッシュ１４ブロックへの命令ストリーム読み出しは禁
止される。同様に、フィルが完了するまでは、保留の命
令ストリーム読み出し／フィルとしての同じ一次キャッ
シュ１４ブロックへのデータストリーム読み出しも禁止
される。
【０１５９】第８の制約は、『保留の読み出し／フィル
動作としての同じ一次キャッシュ１４ブロックへの書込
みは、その読み出し／フィル動作が完了するまでは禁止
されなければならない』ことである。７番目と同じく、
この制約は、全ての妥当なサブブロックが妥当な最新の
データを内蔵することを保証するために必要である。次
のような状況を考察する：現在充填されつつある一次キ
ャッシュ１４ブロックの妥当でないサブブロックへの書
込みをメモリー管理ユニット２５が実行する；１サイク
ル後に、その同じサブブロックへのキャッシュフィルは
一次キャッシュ１４に到達する。よって、その書込みに
由来する最新のサブブロック・データは、もっと古いキ
ャッシュフィル・データで重ね書きされる。今、このサ
ブブロックは『古い』データで妥当とマークされる。こ
の状況を避けるために、保留の読み出し／フィル動作と
しての同じ一次キャッシュ１４ブロックへの書込みは、
キャッシュフィル・シーケンスが完了するまでは禁止さ
れる。
【０１６０】図１７を参照すると、Ｓ５内の仮想アドレ
スバス２４０へ駆動されることの出来る７個の異なる参
照記憶装置（例えば、ＥＭラッチ７４、Ｉref ラッチ７
５、Ｃbox ラッチ２５０、ＶＡＰラッチ２４８、specキ
ュー７６、ＭＭＥラッチ、等々）がメモリー管理ユニッ
ト２５内にある。どれを駆動するべきかを解明するため
に、調停回路２５６によって参照調停が実施される。こ
れら７個の装置の目的は、保留の参照（これはチップの
異なるセクションから生じる）を、それらがメモリー管
理ユニット２５により処理され得ることとなるまで緩衝
記憶することである。ＣＰＵパイプラインの動作を最適
化し、メモリー管理ユニット２５回路及び参照順序制約
を考慮して参照処理の機能の正しさを維持するために、
メモリー管理ユニット２５は、これら７個のキューから
の参照に優先順にサービスする。
【０１６１】各メモリー管理ユニット２５サイクルのと
きに、参照調停回路２５６は、調停優先順位に従って、
どのサービスされていない参照が次のサイクルで処理さ
れるべきかを決定する。参照ソースは、以下に、最高優
先順位から最低優先順位へと列挙されている： １． Ｃボックス参照を伴うラッチ２５０ ２． ｒｅｔｒｙ−ｄｍｉｓｓラッチ２５７ ３． メモリー管理例外ラッチ２５８ ４． 仮想アドレス・ペアー・ラッチ２４８ ５． Ｅボックス−Ｍボックス・ラッチ７４ ６． ｓｐｅｃキュー７５ ７． 命令ユニット２２参照ラッチ２４７ いずれも駆動できない場合には、メモリー管理ユニット
２５はＮＯＰコマンドをＳ５に追い込む。この優先順位
方式は、どの保留の参照が次に駆動されるかを直接示さ
ずに、とれが処理されるかを決定するためにその保留の
参照がどの様な順序で試験されるかを示す。概念的に
は、参照を駆動する全ての条件を満たす最高の保留の参
照は、その後のサイクルで実行されることを許されるも
のである。
【０１６２】この優先順位方式は、或る理由に基づく。
第１に、キャッシュコントローラユニット２６から来る
全ての参照は常に、利用可能になると直にサービスされ
る。キャッシュコントローラユニット２６参照はＳ５で
１サイクルで完了することを保証されるので、私達は、
キャッシュコントローラユニット２６参照を待ち合わせ
させる必要を無くすると共に、参照を送ることを止める
ようにキャッシュコントローラユニット２６に知らせる
バックプレッシャー・メカニズムを設ける必要を無くす
る。第２に、ｒｅｔｒｙ−ｄｍｉｓｓラッチ２５７内の
データストリーム読み出し参照は、全ての潜在的なメモ
リー管理問題を一掃していることを保証されるので、こ
のラッチ記憶されている参照は、処理について２番目に
考慮されるものである。第３に、メモリー管理処理に関
連する参照がメモリー管理例外ラッチ２５８に保留され
ているならば、メモリー管理ユニット２５は通常の処理
が再開出来る前に全てのメモリー管理例外を一掃しなけ
ればならないので、それには残りの４個のソースに優る
優先順位が与えられる。第４に、仮想アドレス・ペアー
・ラッチ２４８は、整合していない参照ペアーの第２参
照を記憶する；他の参照を開始する前に、その不整合参
照全体を完了する必要があるので、下位の優先順位の参
照から始められた不整合シーケンスを完了させるために
ラッチ２４８は次に高い優先順位を有する。第５に、Ｅ
Ｍラッチ７４は実行ユニット２３からの参照を記憶す
る；それは、ｓｐｅｃキュー７５及び命令ユニット２２
参照ラッチ７６ソースより高い優先順位を与えられる
が、その理由は、実行ユニット２３参照は物理的に命令
ユニット２２参照よりも該パイプ内に遠く沿っているか
らである−−このことの含蓄と考えられることは、実行
ユニット２３は常に実際の作業を行っており、命令ユニ
ット２２は実際には決して使われないかもしれないオペ
ランドを先取りしているから、実行ユニット２３は、そ
の参照要求を満たす必要を命令ユニット２２よりも一層
直接的に持っていることである。第６に、ｓｐｅｃキュ
ー７５は、命令ユニット２２オペランド参照を記憶し、
ライン上において次に考慮されるものである；指定子参
照は、ここでもパイプラインにおいて命令ストリーム先
取りよりも遠くまで考慮されるものであるので、ｓｐｅ
ｃキューは、命令ユニット２２参照ラッチ７６より高い
優先順位を持っている。最後に、第７に、現在駆動され
ることの出来る参照が他に無ければ、命令ユニット２２
参照ラッチ７６は、データを命令ユニット２２へ供給す
るために命令ストリーム読み出し参照を駆動することが
出来る。Ｓ５の中へ駆動することの出来る参照が現在無
ければ、メモリー管理ユニット２５はＮＯＰコマンドを
自動的に駆動する。
【０１６３】回路２５６で実行される調停アルゴリズム
は、直ぐ上で説明した優先順位方式に基づいている；調
停論理は、メモリー管理ユニット２５の現在の状態を評
価することによって、各参照を試験して、それを次のサ
イクルに処理出来るか否か確かめる。各ラッチに付随す
る或る試験がある。第１に、キャッシュコントローラユ
ニット２６参照は常に即時に処理されなければならない
ので、妥当にされたラッチ２５０は、常に、他の全ての
保留の参照の前にキャッシュコントローラユニット２６
参照を駆動させる。第２に、ラッチ２５７参照が最後に
試行されてから一次キャッシュ１４のフィル状態が変化
していれば、保留のデータストリーム読み出し参照は再
試行ラッチ２５７から駆動される；一次キャッシュ１４
状態が変化していれば、それは今や一次キャッシュ１４
内でヒット出来るので、その参照を再試行することは有
意義である。第３に、保留のＭＭＥ参照は、メモリー管
理例外の内容が妥当にされるときに駆動される。第４
に、仮想アドレス・ペアー・ラッチ２４８からの参照
は、内容が妥当にされるときに駆動される。第５に、Ｅ
ボックス−Ｍボックス・ラッチ７４は、内容が妥当にさ
れていれば、駆動される。第６に、specキュー７５内の
妥当にされた参照は、進行中の明示的実行ユニット２３
書込みの故にspecキューが止められていないことを条件
として、駆動される。第７に、ラッチ７６内の命令ユニ
ット２２からの参照は、このラッチが保留の読み出しロ
ック／書込みアンロック・シーケンスの故に止められて
いないことを条件として、駆動される。これら７個の条
件のいずれもが満たされなければ、メモリー管理ユニッ
ト２５はＮＯＰコマンドをコマンドバス２５９上に駆動
してＳ５パイプをアイドル状態にさせる。
【０１６４】メモリー管理ユニット２５内の読み出し処
理は、総称的読み出しヒット及び読み出しミス／キャッ
シュ・フィル・シーケンスから試験される。読み出し動
作が開始されて、ＴＢミスが無い（種々の理由の中のい
ずれによる機能停止も無い）とすると、メモリー管理ユ
ニット２５の動作は次のとおりである。最初に、バイト
マスク発生器２６０は、バス２４３上の仮想アドレスの
ビット＜２：０＞と、コマンドバス２６１上のデータ長
さフィールドＤＬ＜１：０＞とを見ることによって、対
応するバイトマスクを生成し、次に該バイトマスクを制
御バス２６１の８ビット上に駆動する。バイトマスク・
データは、バイト整合情報をＩ／Ｏスペース読み出しで
キャッシュコントローラユニット２６に供給するために
読み出し動作で生成される。
【０１６５】読み出し参照がＳ５パイプで開始されると
き、アドレスはＴＢにより（該アドレスが仮想であった
とすると）Ｓ５サイクルの第１半分の間に物理的アドレ
スに変換されて、物理的アドレスをバス２４３上に生成
する。一次キャッシュ１４は、Ｓ５サイクルの第２半分
の間にこの物理的アドレスを使ってキャッシュ参照シー
ケンスを開始する。このキャッシュアクセス・シーケン
スは、次のＳ６サイクルと重なり合う。Ｓ５サイクルの
φ４のときには、一次キャッシュ１４は、読み出し参照
がそのアレー内に存在するか否か判定する。要求された
データが存在すると一次キャッシュ１４が判定したなら
ば、『キャッシュ・ヒット』又は『読み出しヒット』条
件が発生する。この場合には、一次キャッシュ１４は、
その要求されたデータをデータバス２４６上に駆動す
る。メモリー管理ユニット２５は該データを一次キャッ
シュ１４から供給するので、バス２６２上の参照イネー
ブル信号は、Ｓ６読み出しを処理するべきでないことを
キャッシュコントローラユニット２６に知らせるために
撤回される。
【０１６６】要求されたデータが存在しないと一次キャ
ッシュ１４が判定したならば、『キャッシュミス』又は
『読み出しミス』条件が発生する。この場合、読み出し
参照は（その読み出しが命令ストリームであったかデー
タストリームであったかにより）ラッチ２５２又はラッ
チ２５３にロードされ、キャッシュコントローラユニッ
ト２６は、バス２６２上の参照イネーブル信号のメモリ
ー管理ユニット２５による表明によって該読み出しを処
理し続けるように命令される。後の或る点で、キャッシ
ュコントローラユニット２６は、要求されたデータをバ
ックアップ・キャッシュ１５から又はメモリー１２から
得る。キャッシュコントローラユニット２６は、その
後、命令ストリーム・キャッシュ・フィル・コマンド又
はデータストリーム・キャッシュ・フィル・コマンドを
使って４カッドワードのデータを送る。バス５７上のヘ
キサワード読み出しアドレスに対応する一次キャッシュ
１４ブロック全体を満たすために、その４個のキャッシ
ュ・フィル・コマンドが一緒に使われる。データストリ
ーム・フィルの場合には、その４個のキャッシュ・フィ
ル・コマンドの中の一つは、このカードワード・フィル
が該読み出しのカッドワード・アドレスに対応する要求
されたデータストリーム・データを内蔵することを示す
信号で修飾される。このフィルに遭遇したとき、それ
は、要求された読み出しデータをメモリー管理ユニット
２５、命令ユニット２２及び／又は実行ユニット２３に
供給するのに使われる。しかし、キャッシュ・フィル・
コマンドに対応する物理的アドレスがＩ／Ｏスペースに
属するならば、１カッドワード・フィルだけが戻され
て、データは一次キャッシュ１４に記憶されない。メモ
リーデータだけが一次キャッシュ１４に記憶される。
【０１６７】メモリー管理ユニット２５に送られる各キ
ャッシュ・フィル・コマンドは、キャッシュコントロー
ラユニット２６ラッチ２５０にラッチされる；キャッシ
ュ・フィル・アドレスもフィル・データも、このラッチ
にはロードされないことに注意するべきである。Ｉ−mi
ssラッチ２５２又はＤ−missラッチ２５３内のアドレス
は、キャッシュコントローラユニット２６ラッチ２５７
にラッチされた２個のカッドワード整合ビットと共に、
キャッシュ・フィル・コマンドがＳ５で実行される時に
カッドワード・キャッシュ・フィル・アドレスを作るた
めに使われる。該フィル動作がＳ６に伝播する時、入力
−出力２４６を介して一次キャッシュ１４に該フィルを
実行させるために、キャッシュコントローラユニット２
６は、対応するキャッシュ・フィル・データをデータバ
ス５８上に駆動する。
【０１６８】読み出し動作から得られるデータは、バス
５８上で一次キャッシュ１４（キャッシュ・ヒットの場
合に）により又はキャッシュコントローラユニット２６
（キャッシュ・ミスの場合に）により駆動される。この
データは、その後、ＭＤバス５４上でローテーター２５
８により権利−正当化された形（right-justified for
m) で駆動される。このデータの宛先として仮想命令キ
ャッシュ１７、命令ユニット２２データ、命令ユニット
２２ＩＰＲ書込み、実行ユニット２３データ又はメモリ
ー管理ユニット２５データを示すために、このデータと
共に信号が条件付きでバス２６２上に表明される。
【０１６９】要求された読み出しデータを命令ユニット
２２及び／又は実行ユニット２３に出来るだけ早く戻す
ために、キャッシュコントローラユニット２６は一次キ
ャッシュ１４データ・バイパス・メカニズムを具現す
る。このメカニズムが呼び出されるとき、要求された読
み出しデータは、該データがＳ６キャッシュ・フィル動
作のために駆動されるときより１サイクル早く戻される
ことが出来る。該バイパス・メカニズムは、次のＳ６サ
イクルがアイドルとなることを、従ってバス５８がキャ
ッシュコントローラユニット２６に利用可能となること
をメモリー管理ユニット２５からキャッシュコントロー
ラユニット２６に通知させることによって働く。キャッ
シュコントローラユニット２６がＳ６アイドル・サイク
ルについて知らされたときには、該ユニットは、読み出
しデータが現在利用可能であるならば、要求された読み
出しデータでバス５８を駆動する（バイパス・サイクル
時に利用可能な読み出しデータが無ければ、キャッシュ
コントローラユニット２６は或る不定のデータを駆動
し、バイパスされる妥当なデータは無い）。該読み出し
データは、その後、ローテーター２５８によって書式付
けされて、コマンド・バス２６２上のvic データ、Ｉボ
ックス・データ又はＥボックス・データ信号で修飾され
て命令ユニット２２及び／又は実行ユニット２３に戻さ
れるべくＭＤバス５４上に転送される。
【０１７０】全ての命令ストリーム・コードへのメモリ
ーアクセスは、命令ユニット２２の代理としてのメモリ
ー管理ユニット２５によって実施される。命令ユニット
２２は、命令ストリーム・データを使って、その先取り
キュー３２にロードする共に仮想命令キャッシュ１７を
充填する。先取りキュー３２にも仮想命令キャッシュ１
７にも記憶されていない命令ストリーム・データを命令
ユニット２２が要求するすときには、命令ユニット２２
は、Ｉｒｅｆラッチ７６によりラッチされる命令ストリ
ーム読み出し要求を発する。命令ユニット２２アドレス
は、メモリー管理ユニット２５によって、整合したカッ
ドワードアドレスとして常に解釈される。データが一次
キャッシュ１４においてヒットするか或いはミスするか
により、戻されるデータの量は変化する。命令ストリー
ムＭＤバス５４データを最終フィル信号で修飾して、現
在のフィルが初期Ｉ読み出しトランザクションを終わら
せることを命令ユニット２２に知らせるまでは、命令ユ
ニット２２はメモリー管理ユニット２５から命令ストリ
ーム・データを連続的に受け取る。
【０１７１】要求されたデータが一次キャッシュ１４で
ヒットするとき、メモリー管理ユニット２５は、Ｉref
ラッチ７６参照を、仮想命令キャッシュ１７『フィル前
進』アルゴリズムを具現する１連の命令ストリーム読み
出しに変換する。このフィル前進アルゴリズムは、Ｉre
f ラッチ７６内の元のアドレスから元のヘキサワード・
アドレスの最高のカッドワード・アドレスまで増大する
カッドワード読み出しアドレスを生成する。換言する
と、元のアドレスに対応するヘキサワード仮想命令キャ
ッシュ１７ブロックが該要求の点から該ブロックの終わ
りまで充填される様に、メモリー管理ユニット２５は読
み出し参照を生成する。命令ストリーム実行は、単調に
増大する命令ストリーム・アドレスを生じさせる（分岐
を無視する）ので、要求された参照に続く命令ストリー
ム・データを供給することだけに意味があるという理論
が、このフィル前進方式の背後にある。
【０１７２】フィル前進方式はＩref ラッチ７６により
具現される。Ｉref ラッチ読み出しがＳ５で完了する
と、Ｉref ラッチ・カッドワード・アドレス・インクリ
メンター２４７は、ラッチ７６の記憶されているアドレ
スを、その内容が次のカッドワードＩ読み出しとなる様
に修正する。この『新しい』参照がＳ５で完了すると、
次のＩ読み出し参照が生成される。該Ｉref ラッチがヘ
キサワード・アドレスの最高のカッドワード・アドレス
に対応するＩ読み出しを最後に発するとき、前進フィル
・プロセッサは、Ｉref ラッチ７６を無効にすることに
よって終息させられる。
【０１７３】上記のフィル前進アルゴリズムは、Ｉ読み
出しの受信時に常に呼び出される。しかし、そのＩ読み
出しの一つが一次キャッシュ１４でミスしたことが発見
されると、後のＩ読み出し参照はＳ５パイプ及びＩref
ラッチ７６から流される。ミスしたＩ読み出しは、Ｉmi
ssラッチ２５３にロードさせると共にキャッシュコント
ローラユニット２６に読み出しの処理を継続させる。キ
ャッシュコントローラユニット２６が、結果としての一
次キャッシュ１４データの４カッドワードを戻すとき、
４個のカッドワードの全部が、ＶＩＣデータで修飾され
た命令ユニット２２に転送されて戻される。その結果と
して、実際に、仮想命令キャッシュ１７ブロック全体が
充填されることになるので仮想命令キャッシュ１７『フ
ィル・フル』アルゴリズム（“fill full" algorithm)
が得られる。フィル・フルは、実施するのに殆どコスト
を要しないので、フィル前進の代わりに行われる。メモ
リー管理ユニット２５は４キャッシュ・フィルを処理す
るためにサイクルのブロックを割り振らなければならな
い；従って、全ての一次キャッシュ１４フィル・データ
を、メモリー管理ユニット２５サイクルにおいて特別の
コスト無しで仮想命令キャッシュ１７に運ぶことが出来
るが、それは、ＭＤバス５４は、さもないとこれらのフ
ィル・サイクル時にアイドルとなるからである。
【０１７４】命令ユニット２２は、メモリー管理ユニッ
ト２５が現在どの様なフィル・モードで動作しているか
を知らないでいる。メモリー管理ユニット２５フィル・
モードに係わらずＶＩＣデータが表明されるときには仮
想命令キャッシュ１７はＭＤバス５４からの命令ストリ
ーム・データを充填し続ける。メモリー管理ユニット２
５が最後の命令ストリーム・フィルを命令ユニット２２
へ駆動しているサイクルの間にメモリー管理ユニット２
５は最終フィル信号を命令ユニット２２に対して表明す
る。最終フィル信号は、命令ユニット２２に対して、最
後の仮想命令キャッシュ１７フィルをこのサイクルで受
け取りつつあって、それ以上は受け取るべきでないとい
うことを知らせる。フィル前進モードでは、メモリー管
理ユニット２５は、カッドワード整合が『１１』（即
ち、ヘキサワードの一番上のカッドワード）に等しいと
きに最終フィルを表明する。フィル・フル・モードで
は、メモリー管理ユニット２５は最終フィル情報をキャ
ッシュコントローラユニット２６から受け取って、それ
を最後フィル信号を通して命令ユニット２２に転送す
る。
【０１７５】フィル前進モードで命令ストリーム読み出
しの処理を開始して、その後にフィル・フルに転換する
ことは可能である。このことが起こり得る理由は、フィ
ル前進Ｉ読み出しの連鎖の中の参照の一つが、最近のイ
ンヴァリデートに起因して、又はデータストリーム・キ
ャッシュ・フィルによる一次キャッシュ１４命令ストリ
ーム・データの変位に起因して、ミスするからである。
この場合、命令ユニット２２は、５個以上のフィルを受
け取るが、最終フィルが表明されるまではフィルと出会
うと引き続いて期待するので、メモリー管理ユニット２
５と同期し続ける。
【０１７６】全てのデータストリーム参照に対するメモ
リーアクセスは、命令ユニット２２（指定子処理のた
め）の代理としてのメモリー管理ユニット、メモリー管
理ユニット２５（ＰＴＥ参照のため）、及び実行ユニッ
ト２３（その他の全てのデータストリーム参照のため）
により実施される。一般に、データストリーム読み出し
処理は、フィル前進やフィル・フル方式が無いことを除
いて、命令ストリーム読み出し処理と同じく作用する。
換言すると、要求されたデータだけが該読み出しの開始
プログラムに運ばれる。しかし、一次キャッシュ１４の
観点からは、４個のＤ−ＣＦコマンドがなお一次キャッ
シュ１４に発せられるのでデータストリーム・フィル・
フル方式が実施される。
【０１７７】Ｄストリーム読み出しは、バイト、ワー
ド、ロングワード又はカッドワードのデータ長さを有す
ることが出来る。クロス・ページ検査機能を除いて、カ
ッドワード読み出しは、そのデータ長さがロングワード
であるかの如くに扱われる。斯くして、データストリー
ム・カッドワード読み出しは、参照されたカッドワード
の下側半分を戻す。殆どのデータストリーム・カッドワ
ード読み出しのソースは命令ユニット２２である。命令
ユニット２２は、該カッドワード読み出しを発した直後
に、参照されたカッドワードの上側半分に対してデータ
ストリーム・ロングワード読み出しを発する。よって、
カッドワードのデータの全体は、２個の折り返しデータ
ストリーム読み出し動作によってアクセスされる。
【０１７８】コマンドバス２６１上のＤ・読み出し・ロ
ック・コマンドは、参照されたデータが実際に一次キャ
ッシュ１４に記憶されていたか否かに係わらず、一次キ
ャッシュ１４読み出しミス・シーケンスを常に強いる。
メモリー・ロック／アンロック・プロトコールが適切に
処理されることが出来る様に読み出しがキャッシュコン
トローラユニット２６を伝播させるために、これが必要
である。メモリー管理ユニット２５は、前のデータスト
リーム・フィル・シーケンスの要求されたフィルが完了
した後に、データストリーム読み出しを処理しようと試
みる。『フィル下の読み出し』と呼ばれるこのメカニズ
ムは、前のフィル・シーケンスが完了するのを待つ必要
無しに読み出しデータを命令ユニット２２及び／又は実
行ユニット２３になるべく速く戻すために行われるもの
である。その試みられた読み出しが一次キャッシュ１４
においてヒットしたならば、該データが戻されて該読み
出しは完了する。若し該読み出しがＳ６パイプにおいて
ミスすれば、対応するフィル・シーケンスは、次の二つ
の理由から直には開始されない：（１）現在未決のキャ
ッシュ・フィル・シーケンスに対応してＤ−missラッチ
２５３は満杯であるので、この読み出しについてのデー
タストリーム・キャッシュ・フィル・シーケンスは開始
されることが出来ない。（２）現在のフィル・シーケン
スは、新しいデータストリーム読み出しを満たすのに必
要なデータを供給するかも知れないので、現在のフィル
・シーケンスが完了するとデータストリーム読み出しは
一次キャッシュ１４においてヒットするかもしれない。
Ｄ読み出しは既にＳ５パイスを通して伝播してしまって
いるので、その読み出しは、Ｓ５において再スタートす
ることが出来るように、何処かに記憶されなければなら
ない。再試行Ｄ−missラッチ２５７は、Ｓ６が読み出し
を保存してＳ５パイプにおいて再スタートさせるメカニ
ズムである。読み出しが再試行ラッチ２５７に記憶され
ると、新しいデータストリーム一次キャッシュ１４フィ
ル動作がＳ５パイプに入った後にＳ５において該読み出
しは再試行される。この方式の意図は、一次キャッシュ
１４フィル間で読み出しを再試行して、最後の一次キャ
ッシュ１４フィルが該読み出しにより要求されたデータ
を供給したと期待することによって該読み出しをなるべ
く速く完了させようとすることである。再試行ラッチ２
５７は、次の二つの条件の一つが真であるときに、無効
にされる：（１）再試行された読み出しが、一次キャッ
シュ１４パリティ・エラー無しに一次キャッシュ１４に
おいて結局ヒットすること、又は（２）再試行された読
み出しが、現在未決のフィル・シーケンスが完了した後
にミスすること。この場合、該読み出しはＤ−missラッ
チ２５２にロードされ、通常データストリーム・ミスと
して処理される。
【０１７９】Ｉ／Ｏスペースをアドレス指定する読み出
しは、その物理的アドレス・ビット＜３１：２９＞がセ
ットされている。下記の差異（１）、（２）、（３）を
除いて、Ｉ／Ｏスペース読み出しは、他の読み出しと全
く同じくメモリー管理ユニット２５により処理される： （１） Ｉ／Ｏスペース・データはキャッシュ１４には
決して記憶されない。従って、Ｉ／Ｏスペース読み出し
は、常に読み出しミス・シーケンスを生成し、メモリー
管理ユニット２５ではなくてキャッシュコントローラユ
ニット２６に該参照を処理させる。
【０１８０】（２） ヘキサワードのデータを４個のＩ
ＣＦ又はＤ ＣＦコマンドを介して戻すメモリースペ
ース・ミス・シーケンスとは異なって、Ｉ／Ｏスペース
読み出しはＩ ＣＦ又はＤ ＣＦコマンドを介して唯一
片のデータを戻すに過ぎない。従って、キャッシュコン
トローラユニット２６は常に最終フィルを最初の、そし
て唯一の、Ｉ ＣＦ又はＤ ＣＦスペース動作で表明す
る；Ｉ／Ｏスペース読み出しがデータストリームである
ならば、戻されるＤ ＣＦデータの長さは常にロングワ
ードより短いかまたはロングワードに等しい。
【０１８１】（３） Ｉ／Ｏスペース・データストリー
ム読み出しは実行ユニット２３実行より前に先取りされ
ることは決してない；命令ユニット２２から発せられた
Ｉ／Ｏスペース・データストリーム読み出しは、実行ユ
ニット２３がその特定のＩ／Ｏスペース読み出しで機能
停止すると知られたときに初めて処理される。命令スト
リームＩ／Ｏスペース読み出しは、カッドワードのデー
タを戻さなければならない。
【０１８２】メモリー管理ユニット２５における書込み
処理が次に検査される。全ての書込みは、実行ユニット
２３の代わりとしてのメモリー管理ユニット２５によっ
て開始される。実行ユニット２３マイクロコードは、バ
イト、ロングワード、又はカッドワードのデータ長さを
有する書込み参照を生成することが出来る。実行ユニッ
ト２３データ経路はサイクル毎にロングワードのデータ
を供給するだけなので、クロス・ページ検査を例外とし
て、メモリー管理ユニット２５はカッドワード書込み参
照をロングワード書込み参照として扱う。実行ユニット
２３書込みは、不整合であることが出来る。
【０１８３】メモリー管理ユニット２５は、書込み参照
時に下記の機能を行う：（１）メモリー管理チェック。
メモリー管理ユニット２５のＭＭＥユニット２５４は、
参照されたページが適切な書込みアクセスを持っている
ことを確かめると共に妥当な仮想アドレス変換が利用可
能であることを確かめる。（２）供給されたデータは、
ローテーター２５８を介してメモリー整合されたロング
ワード境界へ適宜回転させられる。（３）バイト・マス
ク生成。メモリー管理ユニット２５のバイト・マスク発
生器２６０は、書込みアドレスと、参照のデータ長さと
を検査することによって書込み参照のバイト・マスクを
生成する。（４）一次キャッシュ１４書込み。一次キャ
ッシュ１４はライトスルー・キャッシュである。従っ
て、書込みアドレスが、妥当にされた一次キャッシュ１
４タグ項目とマッチすれば、書込みは一次キャッシュ１
４に書き込まれるだけである。（５）この規則の一つの
例外は、一次キャッシュ１４が強制データストリーム・
ヒット・モードに構成されているときである。このモー
ドでは、タグがマッチするかミスマッチするかに係わら
ず、データは常に一次キャッシュ１４に書き込まれる。
（６）メモリー管理チェックを通った全ての書込み参照
はデータバス５８を介してキャッシュコントローラユニ
ット２６に転送される。Ｃボックスは、バックアップ・
キャッシュ１５内の書込みを処理し、ライトバック・メ
モリー・サブシステムに関連するプロトコールを制御す
る。
【０１８４】書込みデータがＥＭラッチ７４にラッチさ
れるとき、ＥＭラッチ７４に付随する４方バイト・バレ
ル・シフター２６３は、対応するアドレスの下位２ビッ
トに基づいて該データを回転させて適宜整合させる。こ
のデータ回転の結果として、データの全てのバイトが今
やメモリー・ロングワード境界に対して正しいバイト位
置にあることになる。
【０１８５】書込みデータがＥＭラッチ７４から駆動さ
れるとき、メモリー・ロングワード・アドレスに対して
データが常に適切に整合する様に内示データバス２６４
はバレル・シフター２６３の出力によって駆動される。
データバス２６４はロングワード（３２ビット）幅であ
るのに対して、バス５８はカッドワード幅である。バス
５８は、カッドワード一次キャッシュ１４アクセス・サ
イズに起因してカッドワード幅である。カッドワード・
アクセス・サイズは、一次キャッシュ１４フィル及び仮
想命令キャッシュ１７フィルを容易にする。しかし、全
ての書込みについて、全ての書込みコマンドはロングワ
ード以下のデータを修正するので、精々バス５８の半分
だけが一次キャッシュ１４に書込みを行うために常に使
用される。書込み参照がＳ５−Ｓ６から伝播するとき、
バス２６４上のロングワード整合したデータは、該デー
タも一次キャッシュ１４及びキャッシュコントローラユ
ニット２６に対して整合したカッドワードであることを
保証するために、バス５８の上側半分及び下側半分の両
方に転送される。該参照に対応するバイト・マスクは、
バス５８のどのバイトが実際に一次キャッシュ１４又は
バックアップ・キャッシュ１５に書き込まれるかを制御
する。
【０１８６】書込み参照は、二つの別のメカニズムを通
じて形成される。第１に、宛先指定子書込みは、命令の
宛先指定子の解読時に命令ユニット２２によって開始さ
れる書込みである。メモリーへの宛先指定子が解読され
るとき、命令ユニット２２は、その宛先アドレスに対応
する参照パケットを発する。データは、実行ユニット２
３が後に該命令を実行するときに生成されるので、この
パケット内にはデータは存在しない。このパケットのコ
マンドフィールドは、宛先アドレス・コマンド（指定子
が書込みのアクセス種類を有するとき）又はＤ読み出し
修正コマンド（指定子が修正のアクセス種類を有すると
き）である。このコマンド・パケットのアドレスはＴＢ
によって変換され、メモリー管理アクセス・チェックは
ＭＭＥユニット２５４によって行われ、対応するバイト
・マスクはユニット２６０によって生成される。物理的
アドレス、ＤＬ及びその他の修飾子ビットはＰＡキュー
６５にロードされる。Ｄest −Ａddr コマンドがＳ５で
完了するとき、それは、実際の書込みデータ無しではそ
れ以上の処理が行われ得ないので、Ｓ６でＮＯＰコマン
ドに変換される。実行ユニット２３が、命令ユニット２
２宛先指定子に対応するオプコードを実行するとき、書
き込まれるべき対応するメモリーデータが生成される。
このデータは、Ｓtoreコマンドによってメモリー管理ユ
ニット２５に送られる。Ｓtoreパケットはデータだけを
内蔵する。メモリー管理ユニット２５がＳ５でＳtoreコ
マンドを実行するとき、対応するＰＡキュー６５パケッ
トはＳ５パイプの中へ駆動される。ＥＭラッチ内のデー
タは、バイト・ローテーター及び対応するＰＡキュー・
アドレスの下位２ビットを使って適切なロングワード整
合状態に回転させられ、その後にＳ５の中に駆動され
る。実際に、Ｄest −Ａddr 及びＳtoreコマンドは互い
に併合されて完全な物理的アドレス書込みオペレーショ
ンを形成する。この書込みオペレーションはＳ５／Ｓ６
パイプラインを通して伝播して、一次キャッシュ１４
（該アドレスが一次キャッシュ１４においてヒットする
ならば）及びメモリー・サブシステム内の書込みを行
う。
【０１８７】『明示的書込み』は、実行ユニット２３に
よってのみ生成されるものである。即ち、宛先指定子を
解読する命令ユニット２２から生じる書込みではなく
て、実行ユニット２３によって明示的に開始されて完全
に生成される書込みである。明示的書込みの例は、ＭＯ
ＶＣ命令のときに行われる書込みである。この例では、
実行ユニット２３は全ての書込みの仮想書込みアドレス
を生成すると共に、対応するデータを供給する。物理的
アドレス・キュー６５は、明示的書込みの処理には決し
て係わらない。明示的書込みは、実行ユニット２３によ
って発せられる書込みコマンドの形でメモリー管理ユニ
ット２５に転送される。これらの書込みは、書込みパケ
ットがＰＡキュー６５の内容とＳtoreデータとから形成
されるときと同様にしてＳ５及びＳ６で直接実行され
る。
【０１８８】Ｉ／Ｏスペースをアドレス指定する書込み
コマンドは、その物理的アドレスビット＜３１：２９＞
がセットされている。Ｉ／Ｏスペース・データが一次キ
ャッシュ１４に決して記憶されないことを除いて、Ｉ／
Ｏスペース書込みは他の書込みと全く同様にしてメモリ
ー管理ユニット２５により処理される。従って、Ｉ／Ｏ
スペース書込みは常に一次キャッシュ１４においてミス
する。
【０１８９】上記した様に、バイト・マスク生成はメモ
リー管理ユニット２５で行われる。メモリーはバイトア
ドレス指定可能であるので、全ての記憶装置は、該記憶
装置に利用可能にされたバイトの組全体を書かずに、デ
ータの中の指定されたバイトを選択的に書くことが出来
なければならない。書込み参照パケットのバイト・マス
ク・フィールドは、カッドワード一次キャッシュ１４ア
クセス・サイズの中のどのバイトが書き込まれるかを指
定する。バイト・マスクは、バス２４３上のアドレスの
３個の下位ビットと、ＤＬフィールドとしてコマンドバ
ス２６１上に含まれている参照のデータ長さとに基づい
て、メモリー管理ユニット２５においてバイト・マスク
生成器２６０により生成される。バイト整合情報をＩ／
Ｏスペース読み出しでバス２６２においてキャッシュコ
ントローラユニット２６に供給するためにバイト・マス
ク・データは読み出し及び書込みで生成される。
【０１９０】メモリー管理ユニット２５は、実行ユニッ
ト２３がデータをＭＤバス５４へ、従って命令ユニット
２２へ、転送する経路である。実行ユニット２３で生成
された新しいＰＣ値は、バス５１及びＬoad −ＰＣコマ
ンドを介して送られ、この値はメモリー管理ユニット２
５を通してＭＤバス５４へ伝播する。ＭＤバスは、レジ
スターファイル４１へ書き込む実行ユニット２３への入
口であるが、実行ユニット２３はＭＤバスには書込みを
行わない。一次キャッシュ（Ｐキャッシュ） 図１８を参照すると、一次キャッシュ１４は、命令スト
リーム及びデータストリーム・データについての、２方
セット連想、読み出し割り振り、非書込み割り振り（no
-write allocate)、ライトスルー、物理的アドレス・キ
ャッシュである。一次キャッシュ１４は、読み出し及び
書込みの両方について１サイクル・アクセス及び１サイ
クル繰り返し速さを有する。一次キャッシュ１４は、２
５６個のヘキサワード・ブロックを記憶する８Ｋバイト
・データメモリーアレー２６８を包含していて、２５６
個のタグをタグ記憶装置２６９及び２７０に格納する。
データメモリーアレー２６８は、１２８行の２個のブロ
ック２７１及び２７２として構成されている。各ブロッ
クは２５６ビット幅であるので、１ヘキサワードのデー
タ（４カッドワード又は３２バイト）を内蔵する。ブロ
ック当たりに４カッドワード・サブブロックがあり、各
サブブロックに妥当ビットが付随している。タグは２０
ビット幅であり、バス２４３上の物理的アドレスのビッ
ト＜３１：１２＞に対応する。一次キャッシュ１４の組
織が図１８ａに詳しく示されている。各インデックス
（インデックスは、メモリーアレー２６８の行である）
は、割り振りポインタＡを内蔵すると共に２ブロックを
内蔵しており、ここで各ブロックは、２０ビットのタ
グ、１ビットのタグ・パリティ、４個の妥当ビットＶＢ
（各カッドワードに一つずつ）、２５６ビットのデー
タ、及び３２ビットのデータパリティ、から成る。行デ
コーダ２７３は、バス２４３から一次キャッシュ１４入
力アドレスのビット＜５：１１＞を受け取って、該メモ
リーアレーの列ライン上に出力するために１２８インデ
ックス（行）の一つを選択し、列デコーダ２７５及び２
７６は該アドレスのビット＜３：４＞に基づいて４から
１を選択する。よって、各サイクルにおいて、一次キャ
ッシュ１４は該アレーからのヘキサワード出力から２個
のカッドワード記憶場所を選択し、その選択されたカッ
ドワードが入力／出力ライン２７７及び２７８上で利用
可能となる。タグ記憶装置２６９及び２７１からの２個
の２０ビット・タグは、選択されたインデックスについ
てライン２７９及び２８０上に同時に出力されて、タグ
比較回路２８１及び２８２によってバス２４３上のアド
レスのビット＜３１：１２＞と比較される。妥当ビット
も読み出されてチェックされる；若しアドレス指定され
たブロックについて０であれば、ミスが信号される。若
しいずれかのタグがマッチを生成し、且つ妥当ビットが
セットされていれば、ヒットがライン２８３上で信号さ
れ、選択されたカッドワードがバス２４６で出力され
る。一次キャッシュ１４ミスはカッドワード・フィルと
いう結果をもたらす；メモリー読み出しが生成されて、
カッドワードがバス２４６及びバス２７７又は２７８を
介してブロック２７１又は２７２に書き込まれるという
結果をもたらす。同時に、データはデータメモリーアレ
ーに書き込まれており、アドレスはライン２７９又は２
８０を介してタグ記憶装置２６９又は２７０に書き込ま
れている。インヴァリデートがキャッシュコントローラ
ユニット２６によって送られるとき、バックアップ・キ
ャッシュ１５又はメモリー１２への書込みが発生する
と、妥当ビットが該インデックスについてリセットされ
る。
【０１９１】一次キャッシュ１４は、バックアップ・キ
ャッシュ１５に関して常に干渉性のキャッシュでなけれ
ばならない。一次キャッシュ１４は、常に、バックアッ
プ・キャッシュ１５に記憶されるデータの厳密な部分集
合を内蔵していなければならない。若しキャッシュ干渉
性が維持されなければ、多重プロセッサ・システム構成
において一次キャッシュ１４から『陳腐な』データを読
み出すことから、正しくなき計算シーケンスが行われる
結果となる可能性がある。
【０１９２】インヴァリデートは、一次キャッシュ１４
をバックアップ・キャッシュ１５と可干渉に保つメカニ
ズムであって、データがバックアップ・キャッシュ１５
から変位させられるとき、又はバックアップ・キャッシ
ュ１５データ自体が無効にされるときに発生する。キャ
ッシュコントローラユニット２６は、バス５９上のＩnv
alコマンドにより修飾され、キャッシュコントローラユ
ニット２６ラッチ２５０にロードされたヘキサワード物
理的アドレスを指定することによってインヴァリデート
を開始する。Ｉnvalコマンドの実行は、指定されたヘキ
サワード・アドレスに対応するデータが一次キャッシュ
１４において妥当でないことを保証する。Ｉnvalコマン
ドのヘキサワード・アドレスが、アドレス指定されたイ
ンデックス２７４内のタグ記憶装置２６９又は２７０内
のいずれかの一次キャッシュ１４タグにマッチしなけれ
ば、何らの動作も起きない。若しヘキサワード・アドレ
スが該タグの一つとマッチすれば、このヘキサワードが
後続の一次キャッシュ１４フィル・シーケンスによって
再び妥当にされるまで、このヘキサワードの後続の一次
キャッシュ１４アクセスがミスすることを保証するため
に、４個の対応するサブブロック妥当ビットがクリアさ
れる。Ｉnvalが実行されるときに、同じヘキサワード・
アドレスへのキャッシュ・フィル・シーケンスが進行中
であるならば、更なるキャッシュ・フィルがこのキャッ
シュブロックについてデータをロードしたりデータを妥
当にすることを禁止するために、対応するミス・ラッチ
２５２又は２５３内のビットがセットされる。
【０１９３】読み出しアドレスにマッチする妥当にされ
たタグ・フィールドが無いために読み出しミスが発生し
たとき、割り振りビットＡの値は、その読み出しミスに
対応するミスラッチ２５２又は２５３にラッチされる。
このラッチされた値は、後のフィル・シーケンスのとき
にバンク選択入力として使われる。各フィル動作が行わ
れるとき、該ミスラッチに記憶されている割り振り値の
逆数が、アドレス指定された一次キャッシュ１４インデ
ックス２７４の割り振りビットＡに書き込まれる。一次
キャッシュ１４読み出し又は書込み動作のときに、割り
振りビットの値は、その直前に参照された反対のバンク
を指すようにセットされるが、その理由は、今はそれ
が、このインデックスについての新しい『最後に使われ
たものではない』バンク２７１又は２７２であるからで
ある。
【０１９４】このアルゴリズムの一つの例外は、インヴ
ァリデート中に発生する。インデックス内の指定のタグ
の妥当ビットをインヴァリデートがクリアするときに
は、どのバンクが最後に割り振られたかに係わらず該イ
ンヴァリデート時に使われるバンク選択を指す様に割り
振りビットをセットすることだけが意味をなす。そうす
ることによって、ちょうど無効にされたタグを割り振り
ビットが指すので該インデックス内の次の割り振られた
ブロックが妥当なタグを変位させないことが保証され
る。
【０１９５】一次キャッシュ１４フィル動作は、命令ス
トリーム又はデータストリームのキャッシュ・フィル参
照により開始される。フィルは、特別の形の書込み動作
であり、下記の差異を例外として一次キャッシュ１４書
込みと機能的に同一である： （１） アドレス指定された一次キャッシュ１４インデ
ックス２７４内のバンク２７１又は２７２は、このアル
ゴリズムによって選択される。そのアドレス指定された
インデックス２７４内の妥当にされたタグ・フィールド
２６９又は２７０が該キャッシュ・フィル・アドレスと
マッチすれば、このタグに対応するブロックが該フィル
動作のために使われる。若しそうでなければ、対応する
割り振りビットＡの値は、どのブロックが該フィルのた
めに使われるかを選択する。
【０１９６】（２） ブロックに対する第１フィル動作
は、対応するフィル・データの妥当ビットがセットされ
て他の３個がクリアされることとなる様に、選択された
バンクの４個の妥当ビットの全てを書かせる。後続の全
てのフィルは、対応するフィル・データの妥当ビットの
みをセットさせる。 （３）如何なるフィル動作も、フィル・アドレス・ビッ
ト＜３１：１２＞を、選択されたバンクのタグ・フィー
ルドに書き込ませる。タグ・パリティも同様にして書か
れる。
【０１９７】（４） フィル動作は、最初の読み出しミ
ス事象のときに対応するミス・ラッチ２５２又は２５３
によりラッチされた値の補数を割り振りビットＡに書き
込ませる。 （５） フィル動作は、対応するバイト・マスク・フィ
ールドの全てのビットをセットさせる。よって、フィル
・データの８バイトの全てがフィル動作で常に一次キャ
ッシュ１４アレーに書き込まれる。
【０１９８】一次キャッシュ１４インヴァリデート動作
は、Ｉnval参照によって開始され、若し該アドレスが、
アドレス指定されたインデックス２７４内のいずれのタ
ク・フィールドともマッチしなければ、一次キャッシュ
１４によってＮＯＰと解釈される。いずれかのタグでマ
ッチが検出されたならば、インヴァリデートがそのタグ
で発生する。この判定は、キャッシュ・ヒット動作につ
いての全ての基準を満たしたとき（一次キャッシュ１４
ヒットは妥当ビットのファクターで該動作へのタグ・パ
リティを確認）ではなくてタグ・フィールド・ビットの
マッチのときにだけ行われる。インヴァリデートが発生
するべきとき、マッチしたタグの４個の妥当ビットには
０が書き込まれ、割り振りビットＡには、現在のインヴ
ァリデート動作のときに使われるバンク選択の値が書き
込まれる。キャッシュコントローラユニット（Ｃボックス） 図１９を参照すると、キャッシュコントローラユニット
２６は、メモリー管理ユニット２５、バックアップ・キ
ャッシュ１５及びＣＰＵバス２０にインターフェースす
るためのデータ経路及びコントロールを含む。主として
メモリー管理ユニット２５とバックアップ・キャッシュ
１５とにインターフェースする図１９の上側部分はキャ
ッシュコントローラであり、主としてＣＰＵバス２０に
インターフェースする該図の下側部分はバスインターフ
ェースユニットである。キャッシュコントローラユニッ
ト２６データ経路は、数個のキュー及びラッチ、キャッ
シュコントロール部分内の内部アドレスバス２８８及び
内部データバス２８９、並びにバスインターフェースユ
ニット内の２個の内部アドレス２９０及び２９１及び内
部データバス２９２の周囲に組織されている。バックア
ップ・キャッシュ１５のデータＲＭＡ１５ｘ及びタグＲ
ＡＭ１５ｙへの独立のアクセスは、バス１９内のライン
１９ａ及び１０ｂ及びライン１９ｃ及び１９ｄにより内
部アドレス及びデータバス２８８及び２８９から設けら
れている。メモリー管理ユニット２５へのインターフェ
ースは、物理的アドレスバス５７、データバス５８、及
びインヴァリデート及びフィル・アドレス・バス５９に
よる。
【０１９９】出力ラッチ２９６は、１項目の深さであ
り、バス５８及び５９でメモリー管理ユニット２５に送
られるインヴァリデートにつていのフィル・データ又は
アドレスについてのアドレス及びデータの両方を保持す
る。２個のフィル・データ・パイプ２９７及び２９８
は、メモリー管理ユニット２５に送られるパイプライン
・データのための６４ビット・ラッチである。データ読
み出しラッチ２９９は、１項目の深さであり、物理的ア
ドレス・バス５７でメモリー管理ユニット２５から来る
データストリーム読み出し要求のアドレスを保持する。
命令読み出しラッチ３００は、１項目の深さであり、物
理的アドレス・バス５７を介してメモリー管理ユニット
２５から来る命令ストリーム読み出し要求のアドレスを
保持する。書込みパッカー３０１は、１項目の深さであ
り、アドレス及びデータの両方を保持し、引き続くメモ
リー書込みを同じカッドワードに圧縮する。書込みキュ
ー６０は、８項目の深さであり、データバス５８及び物
理的アドレス・バス５７を介して（書込みパッカー３０
１を介して）メモリー管理ユニット２５から来る書込み
要求についてのアドレス及びデータの両方を保持する。
フィルＣＡＭ３０２は、２項目の深さであり、メモリー
への読み出しを生じさせた読み出しミス及び書込みミス
についてのアドレスを保持する；一つは、待機中のメモ
リー要求を持っていない進行中のＤ−ｄｒｅａｄ−ｌｏ
ｃｋのアドレスを保持することが出来る。バス２０側
で、入力キュー又はｉｎ−ｑｕｅｕｅ６１は、１０項目
の深さであり、８個に及ぶカッドワード・フィルとＣＰ
Ｕバス２０からの２個に及ぶキャッシュ干渉性トランザ
クションとについてのアドレス又はデータを保持する。
ライトバック・キュー６３は、２項目の深さであり（２
５６ビットのデータ・フィールドを伴う）、ＣＰＵバス
２０上で駆動されるべきライトバック・アドレス及びデ
ータを保持する；このキューは、２個に及ぶヘキサワー
ド・ライトバックを保持する。ライトバック・キュー６
３は、カッドワード書込みディスオウン（ｑｕａｄｗｏ
ｒｄ ｗｒｉｔｅ−ｄｉｓｏｗｎｓ）のためにも使われ
る。非ライトバック・キュー６２は、アドレス及びデー
タについて２項目の深さであり、ＣＰＵバス２０へ行く
全ての非書込みディスオウン・トランザクションを保持
する；これは、バックアップ・キャッシュ１５がオフで
あるとき又はエラー遷移モード時に行われる読み出し、
Ｉ／Ｏスペース・トランザクション、及び通常書込みを
含む。これらのキューの中の或るものはアドレス及びデ
ータ項目を並列に内蔵し（アウト・ラッチ２９６、書込
みパッカー３０１、書込みキュー６０、及びライトバッ
ク・キュー６３及び非ライトバック・キュー６２）、或
るものはデータだけを内蔵し（フィル・データ・パイプ
２９７及び２９８）、或るものはアドレスだけを内蔵す
る（データ読み出しラッチ２９９、命令読み出しラッチ
３００及びフィルＣＡＭ３０２）。ＣＰＵバス２０は多
重化されたバスであるので、例えばアドレス及びデータ
を非ライトバック・キュー６２内の項目からバス２０へ
ロードするのにバス２０上で２サイクルを要する。ま
た、バス２０は、バス２８８、２８９及び２９２のそれ
の３倍のサイクル時間で刻時される。
【０２００】書込み要求については、書込みデータはキ
ャッシュコントローラユニット２６にデータバス５８か
ら書込みキュー６０の中に入るのに対して、書込みアド
レスは物理的アドレス・バス５７から入る；若しキャッ
シュ・ヒットがあれば、該データは、バス１９を介し
て、バス２８８上のアドレスを使うバス２８９を介して
バックアップ・キャッシュ１５のデータＲＡＭに書き込
まれる。ブロックのライトバックが発生するとき、デー
タは、バス１９及び２８９を介してデータＲＡＭから読
み出され、インターフェース３０３及びバス２９１及び
２９２を介してライトバック・キュー６３に転送され、
その後にＣＰＵバス２０上へ駆動される。読み出し要求
は物理的アドレス・バス５７及びラッチ２９９及び３０
０から入って内部アドレス・バス２８８を介してバス１
９経由でバックアップ・キャッシュ１５に適用され、若
しヒットが発生すれば、結果として得られたデータはバ
ス１９及びバス２８９を介して出力ラッチ２９６内のデ
ータ・ラッチ３０４に送られ、そこから該データはデー
タ・バス５８を介してメモリー管理ユニット２５に送ら
れる。読み出しデータがメモリー１２から戻るとき、そ
れは、入力キュー６１を通してキャッシュコントローラ
ユニット２６に入り、バス２９２上へ駆動され、その
後、インターフェース３０３を通して内部データ・バス
２８９上へ、そしてバックアップ・キャッシュ１５のデ
ータＲＡＭ内へ、且つ前と同じく出力ラッチ２９６及び
バス５８を介してメモリー管理ユニット２５へ入る。
【０２０１】メモリー管理ユニット２５からキャッシュ
コントローラユニット２６に入る読み出し又は書込みが
バックアップ・キャッシュ１５ヒットを生じさせなかっ
た場合には、ミス・アドレスはフィルＣＡＭ３０２にロ
ードされるが、これは未決の読み出し及び書込みミスの
アドレスを保持する；該アドレスはインターフェース３
０３を通してバス２９１を介して非書込みキュー６２に
駆動される；それはキュー６２に入って、ＣＰＵバス２
０上に駆動されるのを待つ。多数のサイクル後に、該デ
ータはＣＰＵバス２０で戻り（メモリー１２にアクセス
した後）、入力キュー６１に入る。種々のパイプライン
内で、バックアップ・キャッシュ１５ミス後にＣＰＵ１
０は機能停止サイクルの実行を開始している。戻るデー
タを伴っているのはＣＰＵバス２０内の制御バス上の制
御ビットであり、これは、バックアップ・キャッシュ１
５のデータＲＡＭ及びタグＲＡＭへの書込みに使用され
るためにフィルＣＡＭ３０２内の２個のアドレス項目の
中のいずれかがバス２８８上へ駆動されるべきかを語
る。
【０２０２】キャッシュ干渉性トランザクションがＣＰ
Ｕバス２０上に現れるとき、アドレスが入力キュー６１
を通して入ってきてバス２９０及びインターフェース３
０３を通してバス２８８へ駆動され、そこから、それは
バス１９を介してバックアップ・キャッシュ１５のタグ
ＲＡＭに適用される。それがヒットすると、妥当ビット
はクリアされ、該アドレスは出力ラッチ２９６内のアド
レス・ラッチ３０５を通して一次キャッシュ１４インヴ
ァリデートのためにメモリー管理ユニット２５へ送られ
る（ここで、バックアップ・キャッシュ１５データのど
のブロックが一次キャッシュ１４内にあるかによって、
それはヒットするかも知れないしヒットしないかも知れ
ない）。必要ならば、妥当な且つ／又は所有されている
ビットはバックアップ・キャッシュ１５項目においてク
リアされる。インヴァリデートは常にヘキサワードであ
るので、アドレスビット＜３１：５＞だけがインヴァリ
デートのために使われる。
【０２０３】このキャッシュ干渉性トランザクションに
起因してライトバックが必要であれば、データが読み出
されることが出来る様にインデックスがバックアップ・
キャッシュ１５のデータＲＡＭへ駆動される。該アドレ
スは、その後、ライトバックのためにライトバックキュ
ー６２へ駆動される；短時間後にデータ・バス上のライ
トバック・データが続く。
【０２０４】メモリー管理ユニット２５からの５ビット
・コマンド・バス２６２は、キャッシュコントローラユ
ニット２６の内部バス作業を定義するコントローラ３０
６に適用される。このコマンド・バスは、各々のメモリ
ー要求が次の８種類、即ち、命令ストリーム読み出し、
データストリーム読み出し、修正を伴うデータストリー
ム読み出し、インターロックされたデータストリーム読
み出し、通常書込み、ロックを解除する書込み、又は内
部又は外部プロセッサ・レジスターの読み出し又は書込
み、の一つであるか否かを示す。これらのコマンドは、
命令又はデータ読み出しラッチ２９９及び３００、又は
書込みパッカー３０１及び書込みキュー６０に影響を与
える。同様に、コマンド・バス２６２は、メモリー管理
ユニット２５に戻って、該サイクル中に送られているデ
ータがデータストリーム・キャッシュ・フィルである
か、命令ストリーム・キャッシュ・フィルであるか、一
次キャッシュ１４内のヘキサワード・ブロックのインヴ
ァリデートであるか、或いはＮＯＰであるかを示す。こ
れらのコマンド・フィールドは、例えば書込みキュー内
のデータも伴っている。 浮動小数点実行装置（Ｆ−ボックス） 図２０を参照する。浮動小数点装置２７は主要ＣＰＵパ
イプラインの三つの異なるセグメントとの対話形４ステ
ージパイプライン浮動小数点処理機構であり、Ｓ２中の
マイクロシーケンサ４２やＳ３及びＳ４中の実行装置２
３である。浮動小数点装置２７はＣＰＵ１０の残りを半
自動的に実行し幾つかの演算をサポートしている。はじ
めに、命令セットおける浮動小数点の命令やデータサポ
ートをしている、すなわち浮動小数点タイプ（様々なデ
ータタイプを含む）の浮動小数点の命令は命令装置２２
で認識され実行装置ではなく浮動小数点装置２７に送ら
れる。次に長語整数乗算命令が命令装置より効果的に浮
動小数点装置で実行される、ゆえに命令装置２２がこれ
らの命令を認識するとその命令やデータは小数点装置２
７に送られる。浮動小数点装置２７は除算命令を除き逐
次制御され、浮動小数点装置２７はサイクル毎に新しい
単精度浮動小数点命令を開始でき、また二サイクル毎に
新しい倍精度浮動小数点命令か整数乗算命令を開始でき
る。実行装置２３は二つの入力オペランドバス４７と４
８上でマシンサイクル毎に浮動小数点装置２７に二つの
３２ビットオペランドか一つの６４ビットオペランドを
供給できる。浮動小数点装置２７は結果オペランドを３
２ビット結果バス４９上の実行装置に送る。
【０２０５】図２０で、３２ビットデータバス４７と４
８はインタフェースセクション３１０に適用されマイク
ロ命令バスと命令文脈からの制御ビットは入力３１１に
適用される。このインタフェースセクション３１０は実
行装置２３とのインタフェースに用いられるプロトコル
を監視する機能がある。このプロトコルは線３１１経由
の演算コードや制御と線４７と４８経由のオペランドを
受け取り、また付随する状態を伴うバス４９経由の結果
を出力するというシーケンスを含む。演算コードとオペ
ランドは線３１３、３１４、３１５、そして３１６によ
ってインタフェースセクション３１０からステージ１装
置３１２（除算を除く全ての演算で）に転送される。す
なわち除算装置３１７は除法を除く全ての演算にバイパ
スされる。線３１３は浮動小数点形式データの少数デー
タを、線３１３は指数部データ、線３１５は符号を、そ
して線３１６は制御情報をそれぞれ転送する。除算装置
３１７はインタフェース３１３からの入力を受け取りス
テージ１装置３１７に送り、除法演算を支援することだ
けに用いられ、それゆえ冗長形式の商と剰余を計算す
る。
【０２０６】ステージ１装置は除算装置３１７か、線３
１３、３１４、３１５、そして３１６経由のインタフェ
ースセクション３１０のいずれかからの入力を受け取
り、その出力３１３ａ、３１４ａ、３１５ａ、そして３
１６ａをステージ２セクション３１８に送る。ステージ
１はオペランドの指数の間の相違を決め、小数フィール
ドを減算し、乗数の再コード化を行い、その被乗数を三
度形成し、そして乗数配列の最初の二つの行への入力を
選択する。
【０２０７】ステージ２装置３１８はステージ１装置３
１２からの入力を受け取り、その出力を線３１３ｂ、３
１４ｂ、３１５ｂ、そして３１６ｂ経路のステージ３装
置３１９に送る。ステージ２装置の機能は整列のための
右シフトと、オペランドの小数のフィールドの乗算と、
中間小数結果の０と先行する１の検出である。ステージ
３装置３１９はステージ２装置３１８からの入力の殆ど
を受け取り、その出力を線３１３ｃ、３１４ｃ、３１５
ｃ、そして３１６ｃ経由でステージ４装置３２０に送る
か暫定的にその出力を線３１３ｄ、３１４ｄ、３１５
ｄ、そして３１６ｄを経由して出力インタフェースセク
ション３２１に送る。ステージ３装置３１９の一次機能
は左シフト（正規化）で整列されたオペランドか冗長な
乗数配列出力の小数フィールドへの加算である。ステー
ジ３装置３１９はまた加算、減算、そして乗算浮動小数
点命令の小数の最下位ビットの「ミニラウンド」演算も
可能で、ミニラウンドが桁上げを生じさせないか可能な
例外がなければ、ステージ４装置３２０をバイパスし待
ち時間サイクルを節約し、ステージ３は結果を直接出力
セクション３２１に送る。
【０２０８】ステージ４装置３２０はステージ３装置３
１９からの入力を受け取り、その出力を出力インタフェ
ースセクション３２１に送る。このステージ４は丸めや
例外発見（オーバーフロー、アンダーフロー等）のよう
な終値演算を行い条件コードを決定する。浮動小数点装
置２７はバス４７、４８そして３１１を介しての命令演
算コードやオペランドの受渡しやバス４９や制御線３２
２によって送られた結果を記憶することを実行装置２３
に依存している。然し、浮動小数点装置２７はその命令
を実行中の実行装置２３からの支援は必要としない。浮
動小数点のマクロ命令は他のマクロ命令と同様に命令装
置２２によってデコードされ、マクロシーケンサ２４は
ソースオペランドをＳ４ステージの初期の浮動小数点装
置２７に転送しＳ３パイプラインステージの間にフェッ
チされる実行フローにディスパッチされる。オペランド
が全て送られると浮動小数点装置２７はマクロ命令を実
行する。それが完了すると浮動小数点装置２７は結果を
実行装置２３に再転送することを要求する。実行装置の
現退去キューエントリが浮動小数点装置２７の結果を表
示し浮動小数点装置２７は線３２２を介して結果転送を
要求し、その結果がパイプラインＳ４の終わり頃にバス
４９を介して実行装置２３に転送されマクロ命令がＳ５
に退去する。
【０２０９】浮動小数点装置２７の入力インタフェース
３１０は一つの命令と三つのセグメント演算コートパイ
プラインのデータ全てを保持できる二つの入力オペラン
ドレジスタを有している。浮動小数点装置２７の入力が
新しい演算コードやオペランドを取り扱えない場合は、
入力ストール信号が浮動小数点装置２７によって実行装
置に表明され、次の浮動小数点装置２７のデータ入力演
算がＳ３パイプステージの終わりのＣＰＵパイプライン
を止めさせる。
【０２１０】浮動小数点装置２７の出力インタフェース
３２１は一つの形式mux （システム多重化）と二つの結
果キューを有しており、それらはデータキュー３２４と
制御キュー３２５である。形式mux は結果をＶＡＸ記憶
形式に変換する。キュー３２４と３２５は実行装置２３
への結果転送が止まる度に結果を保持し情報を制御する
ために用いられる。
【０２１１】浮動小数点装置２７が入力ストール信号を
否定することによって新しい情報を受け取れることを表
示する度に、実行装置２３が次の演算コードかオペラン
ド転送を開始する。浮動小数点２７は９ビット演算コー
ドバス（制御線３１１の部分）上のマイクロシーケンサ
（ＣＰＵパイプラインＳ２）からの命令を受け取る。ス
テージ３装置３１９は一次的に左シフト入力か加算器３
２６の二つの追加入力を実行する。このステージは制御
セクションや小数や桁や符号のデータ経路の位置を含
む。更に、このステージ３装置は特定の命令のためのス
テージ４装置の丸め演算をバイパスすることもできる。
ステージ３の小数経路位置は左シフタ３２７、加算器３
２６、そしてミニラウンディングインクリメンター３２
８からなる。左シフト３２７は減算のような演算に用い
られる。加算器３２６は入力を出力３２９に渡すか（０
を加算して）、二つのベクトルを加算する−例えば、加
算減算のための二つの入力オペランド（正しく配列され
ている）か乗法の合計や桁上げベクトル−かといった他
のあらゆる演算に用いられる。ミニラウンディングイン
クリメンター３２８はステージ４バイパス演算の間に小
数の結果を丸めるために用いられる。
【０２１２】一定の命令や状態のために、ステージ３装
置３１９は出力インタフェース３２１に直接結果を送る
ことができ、ステージ４バイパスとして参照されステー
ジ４の結果が得られるよりも１全サイクル早く結果が得
られることによって浮動小数点装置２７の待ち時間を改
善する。ステージ４をバイパスするために、ステージ３
はステージ４が同様な環境下で通常行う必要な演算を行
わねばならない。これには適切な指数を与えることや結
果と関連した条件コードや状態情報の生成と同様に小数
の丸めを含む。このバイパスは加算、減算、乗算浮動小
数点命令だけに試みられる。ステージ３はインクリメン
ター３２８によって丸め演算が行われるが、最下位のビ
ットだけに従って行われる。すなわちタイミング条件に
よって、これのインクリメンター３２８は幅がステージ
４でなされた全幅丸めにおける類似の丸め要素よりも狭
い。インクリメンター３２８は大きさが制限されている
ので、全小数既知数がステージ３によって正しく丸めら
れるわけではない。バイパスされる命令用のインクリメ
ンター３２８が実行しなければミニラウンドは成功す
る。ミニラウンドが失敗すると出力３２９を介する未修
正の小数とステージ４への線３１３ｃとバイパスがアボ
ートされる。
【０２１３】ステージ３装置３１９とステージ４装置３
２０は結果を出力インタフェース３２１に送るためコモ
ンバスを共用する。ステージ４が有効なデータを有して
いればパイ３の間に線３１３ｄ、３１４ｄ、３１５ｄそ
して３１６ｄをドライブする。ステージ３が首尾よく命
令をバイパスできステージ４が有効なデータを有してい
なければステージ３はパイ３の間に線３１３ｄ、３１４
ｄ、３１５ｄ、そして３１６ｄをドライブする。ステー
ジ３がバイパス可能であると検出すれば制御線３１６ｄ
の一つにバイパス要求を表明して出力インタフェース３
２１に信号を送る。以下の状態はステージ４バイパス要
求を生成するために処理されなければならない、すなわ
ちバイパス可能信号が表明されなければならない；命令
は加算、減算、あるいは乗算でなければならない；ステ
ージ３入力データが有効でなければならない；結果は先
のサイクルでステージ４に送られなければならない；デ
ータに関して失敗があってはならない。ステージ４バイ
パスをアボートするために、バイパスアボート信号がパ
イ２の間に表明されなければならない。二つの状態の各
々がバイパス要求が発行されたものとしてステージ４バ
イパスをアボートする；ミニラウンド障害はその最上位
のビット位置で桁上げが生じたインクリメンター３２８
を意味する；あるいは指数桁あふれか指数下位桁あふれ
がステージ３の指数セクションの指数結果で検出され
る。
【０２１４】たいていの命令用浮動小数点装置２７のパ
イプラインの最終のステージをバイパスできるのでかな
り性能を向上させることができる。分析結果によれば、
浮動小数点装置２７によって実行された命令の大多数が
バイパス演算の要件を満足させ、平均実行時間は１サイ
クルだけ減少される。 内部処理レジスタ 前述の通りＣＰＵ１０の各々の構成要素は通例の実施態
様にあるような一定の内部処理レジスタを有している。
例えば、実行装置２３はＰＳＬすなわち処理状態ラッチ
や他のものを含み、メモリ管理装置２５は浮動小数点装
置２７やキャッシュ制御装置２６等が行うような、状態
や制御や命令を保持する処理レジスタを有している。こ
れらのレジスタは２５６以下であり、８ビットのアドレ
スがこれらのレジスタをアドレス指定するために用いら
れる。８ビットアドレスは制御ＲＯＭ４３からのマイク
ロコードによって生成される。ＣＰＵ１０のチップ内部
では処理レジスタのアドレスの内部アドレスバスの８ビ
ット部分に継続され、制御線は例えば現基準がメモリ基
準や入出力基準というよりも処理レジスタに対しての基
準として指定するために送られる。処理レジスタの幾つ
かはオフチップであるが、バス２０によってアクセスさ
れなければならない。バス２０はメモリマップ入出力を
用い一般にどの特別なトランザクションがバス上に送ら
れるかを示す余分の制御線の最大を有している。こうし
て、処理レジスタ信号線をバス２０に加えないように外
部処理レジスタにメモリマップアクセスさせないよう
に、内部８ビットアドレス（処理レジスタアクセスを示
すその制御信号に加えて）は外部処理レジスタを指定す
るためにＣボックスコントローラー３０６で翻訳され例
えばバス２０への出力アドレスの＜３１：３０＞に対す
る加算ビットによって全幅アドレスに送られる。外部ア
ドレスはマイクロコードで生成されたような内部下位８
ビットアドレスの組合せであり、加算された上位のビッ
トに加えてバス２０上に処理レジスタがアクセスされる
ように指定する。 ＣＰＵバス ＣＰＵバスは中央集中型アービトレーションを伴うペン
ドされた同期バスである。「ペンドされた」という語は
他のメモリ要求がバス１１に送られる前に、あるメモリ
要求が実行されるまでは常時待機するというよりも幾つ
かのトランザクションが所定の時間で処理可能という意
味である。ＣＰＵ１０のキャッシュ制御装置２６はメモ
リ読取要求を送り、メモリ１２の前の幾つかのバスサイ
クルでこの要求に応じてデータを返送し、他のメモリ要
求はバス２０に送られる。バス２０のコマンドバス位置
のＩＤフィールドはデータがバス２０に送られるとどの
ノードがそのデータを要求するかを指定するので、要求
ノードはそのデータのみを受け取ることができる。図２
１に三サイクル中のバス２０の演算のタイミング図を示
す。これらの三サイクルは書き込みシーケンスに付随さ
れる空サイクル０であり、サイクル２の書き込みデータ
に付随される書き込みアドレスはサイクル１で送られ
る。図２１ａは６４ビットデータアドレスバス上のデー
タあるいはアドレスを示す。図２１ｂから図２１ｅはア
ービトレーションシーケンスを示す。
【０２１５】図２１ｂに示すように、サイクル０でＣＰ
Ｕ１０はこのサイクルの低いＰ２からＰ４へ送られる要
求線によって書き込み要求を表明する。図２１ｄに示す
ように、バスインターフェース２１のアービタはサイク
ル０のＰ２でＣＰＵ許可信号開始を表明し、図２１ｃに
見られるようにＣＰＵ１０がＣＰＵ保持線を表明するの
でこの線は保持（表明）される。保持信号は入力１３ａ
か１３ｂのような他のノードがある要求を表明してもＣ
ＰＵ１０がバス制御を保持することを保証する。保持信
号は多重サイクル転送用であるが、ノードは連続的なサ
イクルのためにバス制御を保持しなければならない。Ｃ
ＰＵがサイクル１のＰ４の終わりで保持線を解放した
後、インタフェース装置２１のアービタは許可線をサイ
クル２のＣＰＵに解放することができる。サイクル１の
ＣＰＵで送られる書き込みアドレスをパリティエラーな
しで受け取ったあとに肯定応答線はバスインタフェース
２１によってそのサイクルのＣＰＵ１０に表明される。
図２１には示さないが、サイクル２の書き込みデータが
パリティエラーなしで受け取られた場合にサイクル３の
バスインタフェース２１によって表明される肯定応答線
もある。送られるるデータのそのサイクルでパリティエ
ラーが検出されなければ、肯定反応が表明されなければ
ならない。
【０２１６】図２２について述べる。図２１ａに示すよ
うにバス２０は代わりのサイクルのアドレスやデータを
備える６４ビットの多重化されたアドレスバス線２０ａ
に加えて多数の線からなる。バス２０（ＣＰＵ１０、入
力１３ａ、入力１３ｂ、そしてインタフェースチップ２
１）上のノードによって共用された線は、アドレスデー
タバス２０ａ、所定のサイクル（書き込み、命令ストリ
ーム読み込み、データストリーム読み込み等）中の現バ
ストランザクションを指定する４ビットコマンドバス２
０ｄ、アドレス及び復帰データサイクル（各コマンダー
とも際立った二つの読込トランザクションを有する）中
のバスコマンダーの識別を含む３ビットＩＤバス２０
ｃ、３ビットパリティーバス２０ｄ、そして肯定応答線
２０ｅを含む。コマンドバス２０のコマンドのコード化
とこれらのトランザクションの定義を全て以下の表Ａに
掲げる。ＣＰＵは線２０ｆ上のクロック発振器３０から
の４フェーズバスクロック（図３）も装備している。
【０２１７】バス２０中のこれらの共用線に加えて、３
つの能動ノードであるＣＰＵ１０、入出力１３ａ、そし
て入出力１３１ｂの各々は、前述のようにメモリインタ
フェースチップ２１のアービタと関連する要求、保持、
そして許可線２０ｇ、２０ｈ、そして２０ｉを有してい
る。更に例えばＣＰＵ１０がキャッシュコーヘランシー
トランザクションとして取り扱うバス２０上の新しいト
ランザクションを抑制するためにＣＰＵ１０によって表
明される抑制線２０ｊによって新しい機能が与えられ
る。二つのエントリキャッシュコヒーレンシーキュー６
１があふれそうなときにこれを行う。そのサイクルの
間、ＣＰＵ１０が抑制線２０ｊを表明するとＣＰＵ１０
は新しいトランザクションを受け取るが次のサイクルで
開始するトランザクションは抑制される（どのノードも
そのバスの許可コマンドではない）。抑制線２０ｊが表
明されている間、充填と書き込みバックだけがＣＰＵ１
０以外のノードから実行される。ＣＰＵ１０は全トラン
ザクションをバス２０上におき続けることができる（Ｗ
Ｂオンリー線２０ｋが表明されていない限り）。インキ
ュー６１が完全でキャッシュ制御装置２６内で最優先な
ので、ＣＰＵ１０はその抑制線１０ｊが表明されている
間キャッシュコヒーレンシートランザクションに殆どの
場合働きかけている、従ってＣＰＵ１０はバス２０に書
き込みディスオウンを発行する。しかしＣＰＵはその抑
制線２０ｊが表明されている間どのようなタイプのトラ
ンザクションも発行できる。入出力ノード１２ａと１３
ｂは同様な抑制線機能を有している。
【０２１８】書き込みバックオンリーすなわちＷＢオン
リー線２０ｋはアービタ３２５で表明されていれば（例
えばＣＰＵ１０）に向かうノードがキャッシュがオフさ
れると書き込みアンロックによる書き込みディスオウン
を含む書き込みディスオウンコマンドだけを発行する。
さもなければ、ＣＰＵ１０は如何なる新しい要求も発行
しない。ＷＢオンリー線２０ｋがＣＰＵ１０に表明され
ているサイクルの間、システムはＣＰＵ１０からの一つ
以上の非書き込みバックコマンドを受け取る用意をしな
ければならない。ＷＢオンリーのの表明に付随するサイ
クルで開始すると、ＣＰＵ１０は書き込みバックコマン
ドだけを発行する。図１９のキャッシュ制御装置２６の
分離書き込みバック及び非書き込みバックキュー６３と
６２は並べられたトランザクションを分離させ、ＷＢオ
ンリー線２０ｋが表明されると書き込みバックキュー６
２は必要に応じて空にでき、システムの他のノードはメ
モリ１２で利用できる交信されたデータを持ちつづけ
る。どのノードがその抑制線２０ｊを表明しても、書き
込みバックや充填以外はバス２０に送られず、次にサイ
クルが開始する。例えば、ＣＰＵ１０がその抑制線２０
ｊを表明するとアービタ３２５は、ＷＢオンリーを入出
力１３ａと入出力１３ｂの両方に表明することによって
これが達成でき、これらのノードは充填と書き込みバッ
クを除くバスを要求しない。こうして、ＣＰＵ１０によ
る抑制の表明によってアービタ３２５がＷＢオンリーを
他の二つのノード１３ａと１３ｂに表明することにな
る。あるいは、入出力１３ａによる抑制の表明によって
アービタ３２５がＷＢオンリーをＣＰＵ１０と入出力１
３ｂに表明することになる。保持ライン２０ｈは抑制機
能を無効にする。
【０２１９】アービタ３２５によって実行されるルール
は次の通りである：（１）どのノードもどのサイクル中
にでもその抑制線を表明することができる；（２）ノー
ドの許可線２０ｉはノードがバス２０をドライブするま
えに表明されなければならない；（３）バス２０のドラ
イバは現サイクルのバスを許可していればその保持線２
０ｈだけを表明できる；（４）ノードはバス２０を許可
され、保持を表明していれば、次のサイクルでバス２０
を許可されることが保証される；（５）保持線２０ｈは
二つの場合に用いられる、書き込みデータサイクルのバ
スを保持することと、連続した全サイクルを送ることで
ある；（６）サイクルが書き込みアドレスサイクルと隣
接しなければならないので、保持は書き込みのデータサ
イクルのバスを保持するために用いられなければならな
い；（７）アービトレーションフェアネスが維持しない
と思われるので保持は新しいトランザクションのために
バス２０を維持するために用いられなければならない；
（８）ノードがバス２０を要求しバスを許可されると有
効なコマンドで許可されたサイクル中にバスをドライブ
しなければならない−ＮＯＰ（ノーオペレーション）は
有効なコマンドである−要求していなくてもバスを許可
される場合はＣＰＵ１０はこれを受け取りさらに進みＮ
ＯＰ（ノーオペレーション）をドライブする；（９）読
み込みを発行するどのノードも抑制され遅延させられる
につれ類似の充填が受入可能でなければならない；（１
０）ノードのＷＢオンリー線２０ｋが表明されると、そ
れはＮＯＰ（ノーオペレーション）、Read Data Return
（リードデータリターン）、Write Disown（ライトディ
スオウン）、そしてここで適切でない他の状況とともに
バス２０をドライブする；（１１）ノードがその抑制線
２０ｊを表明すると、アービタ３２５は次のサイクルの
一つを除くどのノードに対してもバスを許可してはなら
ない−同時にアービタは適切なＷＢオンリーラインを表
明しなければならない（次のサイクルで、アービタは正
常にバスを許可しなければならない）；（１２）保持の
ルールは抑制のルールを無効にする；（１３）バス２０
はどのサイクルの間もアクティブにドライブされなけれ
ばならない。
【０２２０】バス２０、ビット＜６３：０＞は情報転送
に用いられる。バス２０ａのこのフィールド＜６３：０
＞はアドレスとデータ情報の間の多重化に用いられる。
データサイクルでバス２０ａの線＜６３：０＞は読み込
み及び書き込みデータの６４ビットを表す。アドレスサ
イクルでバス２０ａの線＜６３：０＞は、ビット＜３
１：０＞のアドレス、ビット＜５５：４０＞のバイトイ
ネーブル、そしてビット＜６３：６２＞の情報長さを示
す。表Ａに定義されているように様々なバスサイクルが
ある。データサイクルの４タイプとしては、Write Data
（ライトデータ）、Bad Write Data（バッドライトデー
タ）、Read Data Return（リードデータリターン）、そ
してRead Data Error （リードデータエラー）がある。
書き込みデータサイクル中にコマンダー（例えばＣＰＵ
１０のキャッシュ制御装置２６）ははじめにアドレスサ
イクルをＩＤバス２０ｃのＩＤを含むバス２０にドライ
ブし、データを次のサイクルで再度ＩＤをともなってバ
ス２０ａにドライブする。バス線２０ａ上のデータの全
６４ビットは６語書き込み用の４データサイクルの各々
の間に書き込まれ、８語用と４語用のためには、トラン
ザクションを開始するアドレスサイクルの間に表明され
るバイトイネーブルビットと一致して書き込まれる。Re
ad Data ReturnとRead Data Error サイクルの間にレス
ポンダーは線２０ｃを起点のコマンダー（すなわちその
読み込みを始めたＣＰＵのようなノード）のＩＤにドラ
イブする。
【０２２１】バス２０のトランザクションを開始するた
めにはバス２０ａ上のアドレスサイクルはコマンダー
（すなわちＣＰＵ１０のような起点ノード）が用いられ
る。アドレスサイクルではアドレスはバスの下位の長語
＜３１：０＞にドライブされ、バイトイネーブルとトラ
ンザクションの長さは上位長語にドライブされバス２０
によってサポートされるアドレス空間はメモリ空間と入
出力空間に分類される。アドレスサイクルビットの＜３
１：０＞の下位の３２ビットはバス２０の読み取りか書
き込みトランザクションのアドレスを定義する。バス２
０は４ギガバイト（２32バイト）アドレス空間をサポー
トする。このアドレス（線＜３１：２９＞に相当する）
最上位のビットは５１２メガバイド入出力空間（＜３
１：２９＞＝１１１）か3.５キガバイドメモリ空間（＜
３１：２９＞＝０００．．１１０）を選択する。入出力
領域のアドレス空間部は更にＣＰＵ１０ノードと入出力
ノード１３ａと１３ｂの分割アドレス空間を収容できる
ように定義される。アドレスビット＜３１：０＞は全て
入出力空間へのアドレスで有効なビットである。バス２
０上の長さフィールド＜６３：６２＞が入出力空間の読
み込みと書き込み用の４語を常に指定しても読み取られ
るか書き込まれるデータの実際の量は４語以下である。
バイトイネーブルフィールド＜５５：４０＞は要求され
たバイドだけを読み込むか書き込むために用いられる。
バイトイネーブルフィールドが１バイト読み込みか書き
込みを表示すれば、アドレスの全ビットは有効である。
アドレスの下位ビットはバイトイネーブルフィールドを
考慮すれば時に冗長であるが、バス２０ａ上に提供され
入出力アダプタがバイトイネーブルフィールドからのア
ドレスを低減する必要はない。
【０２２２】全ての読み出しデータは、４倍ワード（ア
ドレスのビット＜３＞）までのアドレス中に上位のビッ
トを持っている。フイル（６倍ワード長）が順序不定の
４倍ワードでリターンされても、メモリ１２が、要求さ
れた４倍ワードを最初にリターンすれば性能上の利点が
ある。バス２０ｂで、表Ａに揚げたような４個の「リー
ドデータリターン」コマンドのうちの一つを使って、バ
ス２０プロトコールが各４倍ワードを識別することで、
リターン順序に関係なく、４倍ワードは、キャッシュコ
ントローラユニットによってバックアップキャッシュ１
５の正しい記憶位置に配置される。ＣＰＵ１０による４
倍ワード・８倍ワード・６倍ワードの書き込みデータ
は、いつも、最下位にアドレスされた４倍ワードから最
高位のものへという順序で並べられバス２０へドライブ
されることになる。
【０２２３】アドレスサイクル中、「バイトイネーブ
ル」フィールドはバス２０ａのビット＜５５：４０＞に
位置付けられている。「バイトイネーブル」フィールド
は、４倍ワード長の「オウンリード」・「Ｉストリーム
リード」・「Ｄストリームリード」、８倍ワード長の
「ライト」・「ライトディスオウン」にバイトレベル可
能情報を提供するために使われる。バイトイネーブルを
用いるこの種のトランザクションのうちＣＰＵ１０が生
成するものは、Ｉ／Ｏ空間への４倍ワードの「Ｉストリ
ームリード」と「Ｄストリームリード」、Ｉ／Ｏ空間へ
の４倍ワードの「ライト」、メモリ空間への４倍ワード
の「ライト」と「ライトディスオウン」だけである。
【０２２４】バス２０ａでのアドレスサイクルのビット
＜６３：６２＞にある長さフィールドは、現トランザク
ション即ち６倍ワード・４倍ワード・８倍ワード（８倍
ワードは代表的な実施例では使われていない）のために
読み出しまたは書き込みされるデータ量を示すために使
われる。 表Ａ ＣＰＵバスコマンドのコードおよび定義 コマンド 略号 バス 種類 ファンクションフィールド トランザクション 0000 NOP No Operation Nop ノーオペレーション 0010 WRITE Write Addr ４進または８進の場合バイト イネーブルでメモリに書き込 み。 0011 WDISOWN Write Disown Addr メモリ書き込み；キャシュが ブロックをディスオウンしオ ーナーシップをメモリへもど す。 0100 IREAD Instruction Stream Addr インストラクションストリー Read ムを読む。 0101 DREAD Data Stream Read Addr データストリーム読み込み（ オーナシップなしで） 0110 OREAD D-Stream Read Addr キャッシュのオーナシップを Ownership 要求してデータストリームを 読む。 1001 RDE Read Data Error Data エラーの場合Read Date Re- turnのかわりに使用 1010 WDATA Write Data Cycle Data Write datas を移送中 1011 BADWDATA Bad Write Data Data 同 上 1100 RDR0 Read Data0 Return Data ６語のＱＷ０に応じてRead (fill) dataをもどし中 1101 RDR1 Read Data1 Return Data ６語のＱＷ１に応じてRead (fill) dataをもどし中 1110 RDR2 Read Data2 Return Data ６語のＱＷ２に応じてRead (fill) dataをもどし中 1111 RDR3 Read Data3 Return Data ６語のＱＷ３に応じてRead (fill) dataをもどし中 表Ａにあるように、バス２０ｂに現われる「バッドライ
トデータ」コマンドは、６倍ワード書き戻し実行中に、
書き込みデータのうち一つの不良４ワードをＣＰＵ１０
に識別させるものである。バックアップキャッシュ１５
から読み出されるデータは、書き戻しキュー６２を経由
してバス２０へ向う途中でキャッシュコントローラユニ
ット２６によって検査される。もしその６倍ワードに不
良パリティを示す４倍ワードがあると、キャッシュコン
トローラユニット２６は、その４倍ワードをバス２０
へ、バス２０ｂ上のコマンド「バッドライトデータ」と
ともに送る。その場合、メモリ１２は、３個の良４倍ワ
ードと１個の不良４倍ワードを有する６倍ワードの書き
込みとして受け取る。そうしないと、書き込みブロック
は６倍ワードであるため、メモリ１２内でその６倍ワー
ド全体が無効になり、他のＣＰＵにとって利用不能にな
ってしまう。もちろん、「バッドライトデータ」ととも
に送られた不良４倍ワードが破局的であるかそれとも対
処可能であるかを確かめるために、オペレーティングシ
ステムによってエラー回復アルゴリズムが実行されなけ
ればならない。
【０２２５】これまで述べたように、バス２０は、６４
ビットのアドレス兼データ依存型多重バスであり、イン
ターフェイスチップ２１によってなる集中アービトレー
ションを備え、ＣＰＵ１０と同期する。複数のトランザ
クションが並行して処理されているときもある。という
のも一回の「リード」によってメモリ１２からリードリ
ターンデータを得るために数サイクルかかり、そのあい
だに他のトランザクションが間に行なわれることもある
からである。アービトレーションとデータの転送は、バ
ス２０上で同時に（並行して）起きる。サポートされる
ノードは４個ある。即ち、ＣＰＵ１０・システムメモリ
（バス１１とインターフェイスチップ２１を経由）・２
個のＩ／Ｏノード１３ａと１３ｂである。６４ビットの
バス２０ａ上で、データサイクル（６４ビットデータ）
は、３２ビットアドレスさらにバイトマスクとデータ長
フィールドを含むアドレスサイクルと交互に入れ替わ
る。コマンド及びアービトレーション並行バスは、コマ
ンドをライン２０ｂに、どのノードが送信しているかを
明確にする識別子フィールドをライン２０ｃに、「Ack
〕をライン２０ｅに備える。各ノードをアービター３
２５に接続するために個別要求・保留・承諾・抑制・書
き戻し専用のラインが設けられている。 エラー遷移モード ＣＰＵ１０のバックアップキャッシュ１５は、いわゆる
書き戻しキャッシュであるから、図１に示すシステム全
体で、あるデータブロックの唯一の有効コピーを持って
いることがある。バックアップキャッシュ１５（タグ記
憶機構かつデータ記憶機構）はＥＣＣで保護されてい
る。キャッシュ１５データＲＡＭまたはタグＲＡＭにデ
ータが書き込まれると、チェックビットが記憶される。
そして、図１９のＥＣＣチェック回路３３０と３３１を
使って、キャッシュ１５が読まれるときにデータはこの
チェックビットに照らして検査される。ＥＣＣチェック
回路によってエラーが検出されると、Ｃボックスコント
ローラ３０６がエラー遷移モードを入力する。ここで単
純にバックアップキャッシュ１５を無効にする訳にはい
かない。なぜなら、バックアップキャッシュ１５に記憶
されているデータを他のシステムノード２８が必要とす
るかもしれないからである。このエラー遷移モードで
は、診断のためにデータは可能なかぎりバックアップキ
ャッシュ１５に保存されるが、処理動作は継続される。
その目的は、バックアップキャッシュ１５がシステム内
で唯一のコピーを持っているデータを、性能を不必要に
劣化されない程度に可能なかぎり速くメモリ１２に戻す
ことにある。
【０２２６】バックアップキャッシュ１５に所有されな
いブロック（６倍ワード）に関しては、メモリ管理ユニ
ット２５からキャッシュコントローラユニット２６が受
け取った参照は、キャッシュヒットがあったとしても、
バックアップキャッシュ１５によって実行されずに、メ
モリ１２へ送られる。バックアップキャッシュ１５が持
っているブロックに関しては、バックアップキャッシュ
１５内でヒットするＣＰＵ１０の書き込み操作のため
に、そのブロックはバックアップキャッシュ１５からメ
モリ１２に書き戻される。また、書き込み操作も、バッ
クアップキャッシュ１５に書き込むのではなく、メモリ
１２に転送される。このブロックのためにバックアップ
キャッシュ１５に起きる変化はオーナーシップビットの
みである。有効所有ブロックにヒットした読み出しは、
バックアップキャッシュ１５によって実行される。エラ
ー遷移モードが入力されると、決してキャッシュ充填操
作は開始されない。システムバス２０からのキャッシュ
整合トランザクションは正常に実行されるが、これによ
ってバックアップキャッシュ１５内のデータやタグが変
更されることはなく、ただ、有効および所有ビットが変
化するだけである。こうして、システムは動作を継続
し、しかも後の診断のために、バックアップキャッシュ
１５内のデータは可能なかぎり最良な状態で保存され
る。
【０２２７】このように、キャッシュコントローラユニ
ット２６は、ＥＣＣ回路３３０と３３１を使って修正不
能のエラーを検出すると、エラー遷移モード（ＥＴＭ）
にはいる。ＥＴＭ中のキャッシュコントローラユニット
２６の動作目標は以下の事項である。 （１） 診断ソフトウェアのためにキャッシュ１５の状
態を可能な限り保存する。 （２） バックアップキャッシュ１５内のブロックにヒ
ットするメモリ管理ユニット２５の参照はシステムにお
ける唯一のデータソースであるから、これを優先する。 （３） バス２０から正常に受け取ったキャッシュ整合
要求に応答する。
【０２２８】キャッシュコントローラユニット２６は、
一旦ＥＴＭに入ると、ソフトウェアが明らかにキャッシ
ュ１５を不能あるいは可能にするまでＥＴＭに留まる。
ＥＴＭの間に劣化するデータもあるので、キャッシュの
整合性を確実にするために、キャッシュ１５内の有効ブ
ロックを完全に消去してから再可能化しなくてはならな
い。
【０２２９】 表Ｂ ＥＴＭ中のバックアップキャッシュ挙動 キャッシュ ──────────キャッシュ応答─────────トランザクション ミス 有効ビット 所有ビット ＣＰＵ メモリから読み出し メモリから読み出し キャッシュから読 IREAD, DREAD み出し Read Modify CPU READ LOCK メモリから読み出し メモリから読み出し フォースブロック 返送メモリから読 み出し ＣＰＵ メモリに書き込み メモリに書き込み キャッシュに書き WRITE UNLOCK 込み Fill(from read started before ETM) ────────通常のキャッシュ挙動──────── Fill(from read started during ETM) −バックアップキャッシュの更新不可、データをMboxへもどす− NDAL cache coherency ──────通常のキャッシュ挙動 * ────── request ─────────────────────────────────── 例外* Ｐキャッシュが最早サブセットではないので、Ｐキ
ャッシュコヒーレンスをＢキャッシュにかかわらず維持
するためにOREAD またはWrite 因子キャッシュコヒーレ
ンストランザクションは常時Ｐキャッシュを無効化する
結果となる。
【０２３０】表Ｂは、バックアップキャッシュ１５がＥ
ＴＭ中にどのように動作するか示している。ＥＴＭ中に
有効所有ブロックにヒットしない読み出し・書き込み
は、全てメモリ１２に送られる。キャッシュ１５を完全
に迂回して、読み出しデータはメモリ１２で探索され、
書き込みデータはメモリ１２に書き込まれる。キャッシ
ュ１５は、有効所有ブロックにヒットするＩ読み出しと
Ｄ読み出しにデータを供給する。これは正常なキャッシ
ュ動作である。バックアップキャッシュ１５の有効所有
ブロックに書き込みデータがヒットすると、そのブロッ
クはメモリ１２に書き戻され、その書き込みデータもメ
モリ１２へ送られる。書き込みデータは、非書き戻しキ
ュー６２を通ってキャッシュコントローラユニット２６
を出ていき、バックアップキャッシュ１５内でヒットし
なかったかもしれない以前の書き込みデータとの書き込
み順位を強化する。「リードロック」が、キャッシュ１
５の有効所有ブロックにヒットすると、そのブロックの
書き戻しが強制され、その書き込みロックはメモリ１２
に送られる（バス２０の「オウンドリード」のよう
に）。この動作によって、キャッシュ内でヒットしなか
ったかもしれない以前のデータと、「リードロック」に
続く「ライトアンロック」との間の書き込み順位を強化
する。
【０２３１】ここで示唆される書き込み順位の問題を次
に掲げる。キャッシュ１５がＥＴＭ状態で、キャッシュ
１５の所有ブロックにヒットした書き込みデータはキャ
ッシュに書き込まれ、ヒットしない書き込みはメモリ１
２に送られると想定する。キャッシュ１５内でヒットし
ない書き込みＡが、メモリ１２に向けて、まず非書き戻
しキュー６２に送られる。一方、ヒットした書き込みＢ
はキャッシュに書き込まれる。キャッシュ整合要求がブ
ロックＢに到着すると、ブロックＢは書き戻しキュー６
３に送られる。ここで、もし書き込みＡがまだバス２０
に着いていないと、書き込みキューは非書き込みキュー
に対して優先権を持っているので、書き戻しＢが書き込
みＡを追い越すことが考えられる。もし追い越すと、書
き込みＡが未だメモリに達していないため、システム
は、依然としてブロックＡの古いデータを読みながら、
書き込みＢを認識することになる。
【０２３２】再び表Ｂを参照すると、ＥＴＭ中に所有ブ
ロックにヒットした「ライトアンロック」はキャッシュ
１５に直接書き込まれることがわかる。ＥＴＭ中に「ラ
イトアンロック」が所有ブロックにヒットするケースは
一つしかない。即ち、ＥＴＭに入る前に、「ライトアン
ロック」に先行する「リードロック」が実行された場合
である。（ＥＴＭを引き起こしたのは、「リードロッ
ク」自身、または「リードロック」と「ライトアンロッ
ク」の間に実行された無効データ。）この場合、非書き
戻しキューに書き込みデータは一つもない。ＥＴＭ状態
でなければ、非書き込みキューに書き込みデータが送ら
れることはないのである。（非書き込みキューに、Ｉ／
Ｏ空間書き込みデータが存在することはあるが、Ｉ／Ｏ
空間書き込みとの順位は制約にならない。）したがっ
て、前の段落で述べたような書き込み順位の問題はな
い。
【０２３３】表Ｂには、ＥＴＭ中においてもキャッシュ
整合要求は、註に揚げた例を除いて、平常時と同様に処
理されることが示されている。ＥＴＭにはいる前に起源
する読み出しはどんなタイプでもそのフィルは、平常通
りに処理される。フィルが、ヒットしなかった書き込み
による場合は、要求されたフィルがリターンし、書き込
みデータは平常通りにマージされる。ＥＴＭ中に起源す
る読み出しはどんなタイプでもそれに引き起こされたフ
ィルは、キャッシュに書き込まれたり、タグ記憶内で有
効化されたりすることはない。ＥＴＭ中のキャッシュの
状態変化は、極力抑えられている。表Ｃは、各トランザ
クションがキャッシュの状態をどのように変えるかを示
している。
【０２３４】 表Ｃ ＥＴＭ中のバックアップキャッシュ状態変化 キャッシュ ────────キャッシュ応答────────トランザクション ミス 有効ヒット 所有ヒット ＣＰＵ None None None IREAD,DREAD Read Modify CPU READ LOCK None None VALID およびOWNED をクリア、こ れに応じてＴＳ、ＥＣＣを変更 CPU Write None None VALID およびOWNED をクリア、こ れに応じてＴＳ、ＥＣＣを変更 ＣＰＵ None None 新しいデータを書き込むこれに応 WRITE UNLOCK じＤＲ、ＥＣＣを変更 Fill( Write new TS TAG,TS VALID,TS OWNED,TS ECC,DR DATA, DR ECC ) Fill( None ) NDAL Clear VALID & OWNED ；change TS ECC accordingly ─────────────────────────────────── システムバスインターフェイス 図２３に示すように、インターフェイス２１は、ＣＰＵ
バス２０とシステムバス１１とを接続する機能を持つ。
システムバス１１は、集中アービトレーションに依存か
つ同期する。複数のトランザクションが同時に並行して
処理されることも可能で、バスのバンド幅を効率的に利
用できる。アービトレーションとデータの転送は、デー
タ及びアドレス多重ラインで同時に行なわれる。バス１
１は、既に述べたように、オーナーシップコマンドのセ
ットを供給することで、書き戻しキャッシュをサポート
する。バス１１は、メモリ１２に対する４倍ワード・８
倍ワード・６倍ワードの読み出しと書き込みをサポート
する。さらにバス１１は、Ｉ／Ｏ空間に対する長ワード
の読み出しと書き込み操作をサポートし、この長ワード
操作は、Ｉ／Ｏ装置のいくつかが要求するバイトモード
とワードモードを実施する。６４ナノ秒のバスサイクル
で動作するバス１１は、１２５メガバイトのバンド幅を
持つ。
【０２３５】ＣＰＵバス２０の情報は、入力バス３３５
によってレシーブラッチ３３６に振り向けられ、その情
報はバス２０の毎サイクルにラッチされる。バス３３５
は、既に述べたように、６４ビットのデータ兼アドレス
と４ビットのコマンドと３ビットのＩＤと３ビットのパ
リティとを備えている。ラッチ３３６は、バス３３７に
データ出力を、バス３３８にコントロール出力を生成
し、それぞれ書き戻しキュー３３９、非書き戻しキュー
３４０に振り向けられる。その結果、先に述べたように
非書き戻しトランザクションが抑制されているときで
も、書き戻しは継続できる。書き戻しキュー３３９か
ら、システムバス１１へのインターフェイス３４２だけ
に出力３４１が振り向けられる。一方、非書き戻しキュ
ー３４０では、システムバス１１へのインターフェイス
３４２とＲＯＭバス２９へのインターフェイス３４４と
のいづれかに出力３４３が振り向けられる。書き戻しデ
ータは常にメモリ１２へ送られるが、非書き戻しデータ
はメモリ１２またはＲＯＭバス２９のいづれかへ送られ
る。送信受信インターフェイス３４２でシステムバス１
１から受信したデータは、バス３４５によって後で詳述
する応答キュー３４６へ送られる。この応答キューの出
力は、バス３４７によって送信インターフェイス３４８
に振り向けられ、そこからバス２０へインターフェイス
３４８の出力３４９によって振り向けられる。バス３４
５の入力データは、システムバス１１からＣＰＵ１０へ
向うものであり、メモリ読み出しのリターンデータまた
はシステムバス１１の別のプロセッサ２８によるメモリ
１２への書き込みの無効データのいづれかである。ＲＯ
Ｍバス２９からの入力データは、送信受信インターフェ
イス３４４からバス３５１によってインターフェイス３
４８へ直接振り向けられる。このチャンネルはデータ率
が低いのでキューには入らない。インターフェイスチッ
プ２１のアービター３２５は、前述のようにＣＰＵ１０
へ承諾信号を出し、また、インターフェイス３４８がデ
ータを送るためのバス２０のコマンドを必要としている
とき、送信インターフェイス３４８からライン３５２で
要求信号を受信し、インターフェイス３４８に向うバス
２０にライン３５３で承諾信号を発信する。
【０２３６】図２４を参照すると、応答キュー３４６
は、無効データとリターンデータとにそれぞれ別々のキ
ュー３５５と３５６を用いる。無効データキュー３５５
は、例えば図２５に示すように、１２個のエントリーあ
るいはスロット３５７を備え、一方、リターンデータキ
ューは４個のスロット３５８を備えている。多重プロセ
ッサシステムでは、読み出しリターンデータよりも無効
データのほうが多いであろう。無効データキューの各エ
ントリーあるいはスロット３５７は、無効アドレス３５
９と、タイプインジケータと、有効ビット３６０と、受
信された時間的な順番で次のエントリーのスロット番号
を指すネクストポインター３６１とを含んでいる。テー
ルポインター３６２がキュー３５５用に、別のテールポ
インター３６３がキュー３５６用にそれぞれ維持されて
いる。システムバス１１からバス３４５に新しいエント
リーが入力されると、そのエントリーは、そのタイプ
（無効・読み出しデータ）にしたがってキュー３５５ま
たは３５６のどちらかにロードされ、テールポインター
３６２または３６３で識別されるキューのスロット３５
７または３５８に入れられる。毎回のロード操作で、テ
ールポインター３６２または３６３は増分され、終わり
に達すると始めの位置に戻る。キュー３５５・３５６か
らアンロードされたエントリはバス３４７を経由してト
ランスミッタ３４８に送られる。
【０２３７】エントリがアンロードされるスロットはヘ
ッドポインター３６４によって決められる。ヘッドポイ
ンター３６４は、キュー３５５と３５６との間で振り替
わる。ヘッドポインター自体は１個しかない。キュー３
５５・３５６のエントリは、システムバス１１から受信
されたときと同じ順序でＣＰＵ１０に転送されなければ
ならない。ヘッドポインター３６４はセレクタ３６５・
３６６・３６７の入力部であり、これらのセレクタが、
どのエントリをバス３４７に出力するかを選択する。エ
ントリの送信準備ができると、ヘッドポインター３６４
とテールポインター３６２・３６３を含むコントローラ
３６８が、ライン３６９でトランスミッタ３４８に要求
を発信し、エントリが受け取られバス２０へ送られたこ
とを示す応答をライン３７０で受信する。このとき送り
出したスロットは無効にされ、ヘッドポインター３６４
は、そのスロット内のネクストポインター３６１が指す
番号へ移される。ネクストポインターの番号は、同じキ
ュー３５５・３５６内の次のスロットを指すこともあえ
ば、他方のキュー３５６・３５５にあるスロットを指す
こともある。キュー３５５・３５６にエントリがロード
されても、次のエントリーがロードされるまで、ネクス
トポインター３６１の番号はインサートされない。エン
トリが無効であるかリターンデータエントリであるか
が、その時まで判別できないからである。
【０２３８】インターフェイスチップ２１は、システム
バス１１でＣＰＵメモリとＩ／Ｏの要求を処理すること
で、ＣＰＵ１０にメモリインターフェイスを供給する。
バックアップキャッシュ１５でメモリ「リード」または
「ライト」がヒットしないと、インターフェイス２１
は、「リード」をシステムバス１１に送り、続いてメイ
ンメモリ１２からブロックを獲得するためのキャッシュ
充填操作を行なう。インターフェイスチップ２１は、シ
ステムバス１１の他のノードによって生成されるメモリ
「リード」と「ライト」のトラフィックを監視するの
で、ＣＰＵ１０のキャッシュ１４と１５がメインメモリ
１２と整合していることをＣＰＵ２８が確認できる。も
し他のノードによる「リード」または「ライト」がキャ
ッシュ１５にヒットすると、「ライトバック」または
「インバリデイト」が、前述のようにＣＰＵ１０チップ
によって実行される。さらに、インターフェイスチップ
２１は、ＣＰＵからのまたはＣＰＵへの割り込みトラン
ザクションを処理する。
【０２３９】システムバス１１は、ＣＰＵバス２０に対
して、前述のように制御信号（ライン２０ｊ）を持ち、
この信号は新規のシステムバス１１のトランザクション
の開始をコントロールに使われる。システムバス１１で
抑制表明すると、全てのコマンド要求が遮断され、新規
のシステムバス１１トランザクションの開始が抑制され
る。このバス１１の抑制信号は、各バス１１サイクルの
はじめにバス１１のどのノードによっても表明され、次
ぎのサイクルのアービトレーションをコントロールす
る。システムバス１１の無効データキュー３５５が一杯
に近いときにあふれを防ぐために、インターフェイスチ
ップ２１は、この抑制信号を使ってシステムバス１１で
のトランザクションを禁止する（「ライトバック」と
「リードレスポンス」を除く）。
【０２４０】インターフェイスチップ２１はバス２０上
のすべてのトランザクションに参与し、バックアップキ
ャッシュ１５でヒットしなかった「リード」と「ライ
ト」に応答し、システムバス１１で「オーナーシップリ
ード」操作とキャッシュ充填を行なわせる。インターフ
ェイスチップ２１は、バス２０の各サイクル中に、アド
レスデータバス２０ａ・コマンドバス２０ｂ・ＩＤバス
２０ｃ・パリティ２０ｄをラッチ３３６にラッチし、そ
してパリティを検査するとともにコマンドとアドレスを
解読する。パリティが正しくかつアドレスがインターフ
ェイスチップ２１空間にあると認識されると、「Ack 〕
ライン２０ｅが表明され、情報がキュー３３９または３
４０の保持レジスタに移されて、ラッチ３３６は、次の
サイクルのサンプリングが可能になる。これらの保持レ
ジスタ内の情報は、トランザクションの長さでセーブさ
れる。
【０２４１】バス２０用のアービター３２５はインター
フェイスチップ２１に含まれている。２個のノードＣＰ
Ｕ１０とインターフェイスチップ２１は、バス２０上で
コマンダーとレスポンダーの両方として振る舞う。ＣＰ
Ｕ１０とインターフェイスチップ２１は両者とも、全て
の未終了フィルトランザクションを処理するのに適した
読み出しデータキューを持っている。バス２０の１サイ
クル間にインターフェイスチップ２１によってライン２
０ｋで「書き戻し専用」信号が表明されるが、そのバス
２０の１サイクルに対する承諾をＣＰＵ抑制ライン２０
ｊが禁止する。
【０２４２】キャッシュコントローラユニット２６のイ
ンキュー６１は、一杯になると、ＣＰＵ抑制ライン２０
ｂを表明し、インターフェイスチップ２１が、バス２０
に無効データを送ることを禁止する。（システムバス１
１が抑制されるのは、インターフェイスチップ２１の入
力キュー３５５が一杯になったときのみである。）イン
ターフェイスチップ２１は、無効データが出現するまで
フィルデータを送り続ける。
【０２４３】インターフェイスチップ２１の書き戻しキ
ュー３３９は、一杯になると、ライン２０ｉでＣＰＵ１
０に対して「承諾」の発行を停止する。インターフェイ
スチップ２１の非書き戻しキュー３４０は、一杯になる
と、ライン２０ｋでＣＰＵ１０に対して「書き戻し専
用」を表明する。次に揚げるＣＰＵ１０生成のコマンド
３個は、全て「メモリリード」としてインターフェイス
チップ２１によって処理される。（インターフェイスチ
ップ２１から見た唯一の違いは、それぞれのコマンドが
システムバス１１にどのようにマップされるかであ
る。） （１）メモリ空間命令ストリーム読み出し６倍ワード （２）メモリ空間データストリーム読み出し６倍ワード
（オーナーシップ） （３）メモリ空間データストリーム読み出し６倍ワード
（ロック及びオーナーシップを除く） 上記の「メモリリード」コマンドのどれかがバス２０で
発生し、かつ「コマンド」・「アドレス」のパリティが
正しいときには、インターフェイスチップ２１は、その
情報を保持レジスターに置く。
【０２４４】「リードミスとフィル」操作については、
読み出しデータがＣＰＵ１０内でミスすると、その要求
がバス２０を通ってインターフェイスチップ２１へ行
く。メモリインターフェイスがそのデータを戻すと、Ｃ
ＰＵ１０キャッシュコントローラユニット２６は、その
フィルをインキュー６１に入れる。ブロックサイズは３
２バイトで、バス２０は８バイトであるから、その読み
出し要求によって、バス２０で１個の６倍ワード読み出
しトランザクションが生まれる。フィルデータが戻る
と、キャッシュコントローラユニット２６は、ＣＡＭ３
０２の２ビットカウンターで受け取られた４倍ワードの
個数を追う。読み出しミスが２個の場合は、その２個の
ミスからのフィルは、インターリーブされて戻り、ＣＡ
Ｍ３０２のそれぞれのエントリは別々のカウンターを持
つ。１個の読み出しミスの最後の４倍ワードが到達する
と、新しいタグが書き込まれ、有効ビットがキャッシュ
１５に設置される。フィルが「オーナーシップ」に対す
るものであるときは、所有ビットが設置される。
【０２４５】「ライトミス」操作については、キャッシ
ュ１５内で、ある書き込みに対するＣＰＵ１０のタグ記
憶の索引が完了して、オーナーシップビットがまだ設置
されていないと、オーナーシップ読み出しがインターフ
ェイスチップ２１に対して発行される。最初の４倍ワー
ドがインキュー６１を通って戻ると、その書き込みデー
タはフィルデータとマージし、ＥＣＣが計算され、新規
のデータがＲＡＭ１５に書き込まれる。４番目の４倍ワ
ードが戻ると、有効ビットと所有ビットがキャッシュ１
５のタグ記憶に設置され、その書き込みは書き込みキュ
ーから除去される。
【０２４６】「ＣＰＵメモリライト」操作については、
次に揚げるＣＰＵ１０生成のコマンド４個が、「メモリ
ライト」としてインターフェイスチップ２１に処理され
る。（インターフェイスチップ２１から見た唯一の違い
は、それぞれのコマンドがシステムバス１１上でどのよ
うにマップされるかだけである。） （１）メモリ空間ライトマスクド４倍ワード（ディスオ
ウン及びアンロックを除く） （２）メモリ空間ライトディスオウン４倍ワード （３）メモリ空間ライトディスオウン６倍ワード （４）メモリ空間バッドライトデータ６倍ワード ＣＰＵの「リード」と「ライト」による割り当て解除に
関しては、読み出しや書き込みに対するＣＰＵ１０のタ
グの索引がミスになると、キャッシュブロックが割り当
て解除され、フィルデータにその場所を譲る。そのブロ
ックが有効でない場合は、割り当て解除のための処理は
全く行なわれない。ブロックが有効かつ非所有の場合、
そのブロックは無効にされる。有効かつ所有の場合、そ
のブロックは、バス２０でインターフェイスチップ２１
へ送られ、メモリ１２に書き戻され、タグ記憶内で無効
にされる。「６倍ワードディスオウンライト」コマンド
は、そのデータを書き戻すために使われる。書き戻しが
必要な場合は、読み出しミスまたは書き込みミスの発生
直後に行なわれる。ミスと割り当て解除は、連続した事
象であって、他のトランザクションに割り込まれること
はない。
【０２４７】「リードロック」と「ライトアンロック」
操作に関しては、ＣＰＵ１０のキャッシュコントローラ
ユニット２６が、メモリ管理ユニット２５から「リード
ロック」と「ライトアンロック」のペアを受け取るもの
である。キャッシュコントローラユニット２６は、これ
らのコマンドをバス２０で発行することはなく、かわり
に「オーナーシップリードディスオウンライト」を使
い、インターロックを実行するためにメモリ１２のオー
ナーシップビットの使用に依存する。バックアップキャ
ッシュ１５内で所有ブロックのヒットを行なわない「リ
ード」ロックは、キャッシュ１５のオン・オフに関わら
ず、バス２０上で「Ｏリード」となる。キャッシュ１５
がオンのとき、「ライトアンロック」はバックアップキ
ャッシュ１５内に書き込まれ、そして整合トランザクシ
ョンを通じて要求されている場合は、メモリ１２に書き
込まれるだけである。キャッシュ１５がオフのときは、
「ライトアンロック」は、バス２０上で「４倍ワードデ
ィスオウン」になる。
【０２４８】無効化データについて説明すると、キャッ
シュ１４および１５とメインメモリとの間のキャッシュ
コヒーレンスを維持し、かつ他のシステムバス１１のノ
ードがＣＰＵ１０が保有するメモリ位置に対してアクセ
スすることを許容するために、インターフェイスチップ
２１は全ての読み取りおよび書き込みトラフィックをモ
ニターしメモリ１２に送る。インターフェイスチップ２
１は、これらのリファレンスのアドレスをＣＰＵ１０の
キャッシュコントローラユニット２６にバス２０を経由
して送る。キャッシュコントローラユニット２６はキャ
ッシュ１５のタグ記憶装置内のアドレスを参照して対応
するキャッシュサブブロックが無効化あるいは書き出し
（write back) を必要とするか否かを決定する。無効化
に際しては、フィルター装置は何ら用いられない。即
ち、バス２０は全ての潜在的無効化データにたいして用
いられる。
【０２４９】ＣＰＵ１０は、キャッシュコヒーレンスサ
イクルの確認を行わない。そのかわり、ＣＰＵ１０は、
それ自身の無効化サイクルについて、インターフェイス
チップ２１が肯定応答（Ack)を生じる事を期待する。キ
ャッシュコヒーレンスサイクルは読み出しあるいは書き
込みであり、これはＣＰＵ１０によって駆動されるもの
ではない。インターフェイスチップ２１は、システムバ
ス１１上の他のノード２８によってメモリリファランス
を検知した際は、そのメモリリファランスのアドレスを
応答キュー３４６に加える。このアドレスはバス２０に
伝らえれてキャッシュコントローラユニット２６に対し
てキャッシュの参照を行うよう要求する。
【０２５０】この例においては、無効化キュー３５５は
１２のエントリーを持つ。インターフェイスチップ２１
は、応答キュー３５５がオーバーフローしないように、
バス１１のトランザクションを、抑制ラインを用いて抑
制する。仮に、１０あるいはそれ以上の数のエントリー
が応答キュー３５５にある場合には、インターフェイス
チップ２１はバス１１の抑制ラインを働かせる。チップ
２１が抑制信号を生じた場合には、バス１１に対して、
上記に加えて２以上の数の書き込みあるいは３以上の読
み出しが生じ得る。システムバス１１の抑制を行うため
のコマンドは、インターフェイスチップ２１およびＣＰ
Ｕ１０のキャッシュコントローラユニット２６にたいし
て無効化処理を早めこれから入力されるべき無効化アド
レスに対してキューを開放する。有効エントリーの数
が、たとえば９未満になった場合には、インターフェイ
スチップ２１はシステムバス１１の抑制を解除する。
【０２５１】読み出し処理中のキャッシュブルメモリと
同じキャッシュサブブロックから無効化アドレスが送ら
れてきた場合には次のような潜在的な問題が生じる。即
ち、このサブブロックがまだ有効化されていないので、
キャッシュコントローラユニット２６によって行われる
タグの参照動作にキャッシュミスが起きるのである。こ
の無効化要求のもととなるシステムバス１１からの要求
がコマンドサイクルがシステムバスに送り込まれた後に
発生した可能性があるので、この無効化処理は実行され
ねば成らない。ＣＰＵ１０のキャッシュコントローラユ
ニット２６は、キャッシュがフルになったら上記のサブ
ブロックを無効化するかあるいはこれをメモリに書き戻
すようにするような内部状態を維持する。キャッシュコ
ントローラユニット２６は、通常、キャッシュがフルに
なるのを待ちながら以後の無効化を処理する。
【０２５２】従来のＶＡＸシステムは、非ペンド型のバ
スを使用し、また、それぞれキュー３５５およびキュー
３５６の機能を果たす別個のキューを無効化データおよ
びレターンデータのために使用している。これらの従前
のキューは“送信順序”を正確に規定するような品質の
ものではなく、無効化が適宜のキューに加えられた際
に、これを次の読み出しを行う前に処理するようにこれ
にマークをつけるというものであった。
【０２５３】しかしながら、上記のＣＰＵ１０は、ペン
ド型のバス１１，１２を用いており、無効化データはリ
ターンデータと同じパスを通って送られる。従って、送
信順序を厳密に維持することが必要であり、それ故、無
効化データのワードとリターンデータのワードとは、こ
れらがシステムバスからキューに入力された順序と全く
同じ順序でＣＰＵ１０に送られ処理されねばならない。
このようなことは、無効化データのワードとリターンデ
ータのワードとのいずれをも処理するのに十分な容量を
持つ統一型のキューを用いることにより達成可能である
が、そのようにした場合には、インターフェイスチップ
２１のサイズが大きくなり好ましくない。詳しく説明す
ると、これを実施する際には、統一型のキューを用いた
場合には、各スロットはリターンデータを受け入れるの
に十分な大きさのものとせねばならない。なぜならば、
これら２種のワードのなかではリターンデータのワード
のほうが大きいからである。実際問題として、リターン
データのワードならびにこれに付随するコントロールビ
ットのトータルの大きさは、無効化データのワードなら
びにこれに付随するコントロールビットのトータルの大
きさの２倍以上である。キューの無効化部分のサイズも
またキューのリターンデータ部分のサイズの２倍程度の
ものとするべきである。このように、キュー2/3 の部分
が半分しか活用されない。換言すればキューの1/3 の部
分が無駄になるのである。
【０２５４】更にまた、システムバス１１のプロトコル
は、リターンデータが最終的にメモリ１２から送られて
くる際にそのリターンデータが余裕を持っていることを
要求する。統一型のキューを用いた場合には、無効化デ
ータはリターンデータのために使用されるべきスペース
まではみだしてしまう。仮に、例えば６語のデータが随
時入ってくる可能性があると仮定すると（リターンデー
タのソースが主として６語のオーナシップ読み出しであ
る。）、４個のスロットを空き状態にしておかなければ
ならない。
【０２５５】先に述べたように、バスプロトコルは、リ
ターンデータの受渡しを許容しつつ新しい無効化データ
を禁止する抑制手段を用いている。抑制信号発生の時期
の決定において本質的に含まれる遅れや、任意ユニット
３２５における抑制信号の認識における遅れなどを考慮
すると、抑制期間中における無効化データを受け容れる
ためには更に３乃至４の無効化データ用のスロットを用
意せねばならない。仮に実際の無効化データのために４
個のスロットを割当てるとすると、キューの無効化デー
タ用部分は７乃至８のスロット長さをもつ必要がある。
スロットの数が少ないとシステムバス１１の抑制が頻繁
に生じる殊になる。したがって、複合データ／無効化デ
ータのキューには１２個にもおよぶ多数のスロットを設
ける必要があり、しかも各スロットの大きさは、データ
ワードとそれに付随するコントロールビットとを受け入
れるのに十分なものとする必要がある。スロットの数を
減らせば抑制が早期に生じるし、スロットの数を増やせ
ばキューの大きさが増大する。いずれにせよキューは、
発明者等の目標が達成されたならば、要求される早さの
２倍の早さで大きくなる。２個以上の読み出しを許容す
るためには、かなり無理なアプローチを行う必要がある
のでキューは１５乃至１６スロットのものとせねばなら
ない。
【０２５６】本発明の概念におけるこのような特徴によ
れば、無効化および読み出しデータのキューは２つの別
個のエンティティー３５５，３５６に分けられ、各エン
ティティーはそれが果たすべきタスクに見合うだけの大
きさ（深さおよび長さ）を持つものとされる。いうまで
もなく問題となるのは、いかにして厳密な送信順序を保
証するかである。このような保証は、本例において、次
のポインターフィールド３６１とヘッドポインター３６
４とによって遂行される二つのキュー間にハードウエア
によって接続されたリストによって与えられる。各スロ
ット入力は“次の”ポインター３６１を持っており、こ
のポインターが次のデータエンティティー（無効かデー
タあるいは読み出しデータ）をどこで見つけ出すかのア
ンロードロジックを指示する。
【０２５７】このような機能は、各スロットについて汎
用ポインターを用いることによっても得られるし、ま
た、単に「次のスイッチバックが行われるまで外のキュ
ーをさがせ」という指示を示すフラッグを用いることに
よっても得ることができる。無効化データキュー３３５
および読み出しデータキュー３５６はいずれもそれら自
身のなかにおいて循環する形式のものであるから、応答
キュー３４６全体のなかにおいて送信順序が厳密に保持
される。
【０２５８】第１７図および第１８図に示される方法
は、単一のキューを用いる場合にくらべて幾つかの利点
を与えるもので、しかもそのような利点を得るにあたっ
てデザインを大幅に複雑化することを要しない。これら
の利点はいずれもチップサイズを小さくしつつも必要な
性能を保証するものである。主な利点を述べれば次のと
おりである。（１）大型の一体型キューを用いて達成さ
れる性能と同等の性能が、キュー分割方式を用いること
によって、はるかに少ない専有スペースをもって達成さ
れること。（２）各キューにデータの種類に対応して印
をつけることができるので、データが他のデータに混入
することがない。また、２種類のキュー（無効化データ
およびリターンデータ）のキューが最適サイズに変更さ
れ得る。例えば、無効化データのキューが７個の（小さ
い）スロットをもつサイズとされ、読み出しデータのキ
ューが６個の（大きい）スロットをもつサイズとされ
る。これにより、読み出しコマンドのオーバーラップを
円滑にするとともに、システムバス１１を過度に抑制す
ることなく無効化データの処理を行うことができる。
（３）読み出しデータのキュー３５６のサイズを必要に
応じて増大して２つの読み出し処理を受け入れるように
することができ、しかもこれを無効化データのキューサ
イズにたいして影響を及ぼすことなく、即ち無効化デー
タのキューのサイズを変化させることなく、行うことが
できる。
【０２５９】以上に、実施例を通して本発明の内容を説
明したが、これらの実施例の記載はこの発明の範囲を限
定する趣旨ではない。開示された実施例および他の実施
例に対して種々の変形を行いうることは、当業者にとっ
て自明の事であろう。そのような実施例ならびに変形の
すべては特許請求の範囲に記される本発明の範囲に含ま
れるものである。
【図面の簡単な説明】
【図１】図１は、本発明の一実施例による中央処理装置
を含むコンピューターシステムの電気ブロック図であ
る。
【図２】図２は、別の構成による図１のコンピューター
システムの電気ブロック図である。
【図３】図３は、図１のシステムに使われるデータの種
類の図である。
【図４】図４は、図１又は２のＣＰＵのクロック発生器
により生成されてＣＰＵ内で使用される４相クロックの
タイミング図であり、図１のシステムのバスサイクルを
定義するのに使われるバスサイクル及びクロックのタイ
ミング図を伴う。
【図５】図５は、本発明の一実施例による、図１又は２
のシステムの中央処理装置（ＣＰＵ）の電気ブロック図
である。
【図６】図６は、連続する機械サイクルにおいて図１の
パイプライン処理ＣＰＵ１０で発生する事象を示すタイ
ミング図である。
【図７】図７は、時間順序フォーマットに整理して図１
のＣＰＵを示す電気ブロック図であり、図６によるＣＰ
Ｕのパイプライン処理を示す。
【図８】図８は、図１のＣＰＵの命令ユニットの電気ブ
ロック図である。
【図９】図９は、図１のＣＰＵに使われる複合指定ユニ
ットの電気ブロック図である。
【図１０】図１０は、図１のＣＰＵに使われる仮想命令
キャッシュの電気ブロック図である。
【図１１】図１１は、図１のＣＰＵに使われる先取りキ
ューの電気ブロック図である。
【図１２】図１２は、図１のＣＰＵに使われるスコアボ
ード・ユニットの電気ブロック図である。
【図１３】図１３は、図１のＣＰＵに使われる分岐予想
ユニットの電気ブロック図である。
【図１４】図１４は、マイクロシーケンサ及びコントロ
ール記憶装置を含む、図１のＣＰＵのマイクロ命令制御
ユニットの電気ブロック図である。
【図１５】図１５は、図１４のコントロール記憶装置に
より生成されたマイクロ命令ワードのフォーマットの図
である。
【図１６】図１６は、図１のＣＰＵの実行ユニットの電
気ブロック図である。
【図１７】図１７は、図１のＣＰＵのメモリ管理ユニッ
トの電気回路図である。
【図１８】図１８は、図１のＣＰＵの一次キャッシュ又
はＰキャッシュメモリの電気ブロック図である。
【図１９】図１９は、図１のＣＰＵのキャッシュコント
ローラ・ユニット又はＣボックスの電気ブロック図であ
る。
【図２０】図２０は、図１のＣＰＵの浮動小数点実行ユ
ニット又はＦボックスの電気ブロック図である。
【図２１】図２１は、図１のシステムのＣＰＵバス上で
起こる事象のタイミング図である。
【図２２】図２２は、図１のシステムのＣＰＵバスに使
われる導体の電気回路図である。
【図２３】図２３は、図１のコンピューターシステムの
バスインターフェイス及びアービタ・ユニットの電気ブ
ロック図である。
【図２４】図２４は、図２３のバスインターフェイス及
びアービタ・ユニットにおけるインヴァリデート・キュ
ー及び戻りキューの電気ブロック図である。
【図２５】図２４のキューの詳細な構造の例示。
【図２６】図１７のメモリー管理ユニットにおける２サ
イクルパイプライン組織。 １０ ＣＰＵチップ １１ システムバス １２ システムメモリ １４ 一次キャッシュ １５ バックアップキャッシュ ２０ ＣＰＵバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディヴィッド デヴァレル アメリカ合衆国 マサチューセッツ州 02771シーコンク アーケード アベニ ュー 182 (56)参考文献 特開 昭63−196977（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 メインプロセッサユニット及び浮動小数
    点実行ユニットを有し、前記浮動小数点実行ユニットは
    複数のステージから構成されていて、前記メインプロセ
    ッサユニットはオペランド及び命令を前記小数点実行ユ
    ニットに送り、前記複数のステージ内の最終ステージで
    浮動小数点演算結果のデータ全幅に対して丸め処理が行
    なわれる多重プロセッサの性能を改良する方法であり、 前記最終ステージの一つ前のステージにおいて、前記結
    果の選択された下位ビットに対して丸め処理を試み、こ
    の下位ビットに対する丸め処理が桁上げを生じない場
    合、前記最終ステージをバイパスして、前記一つ前のス
    テージからの丸め結果を前記メインプロセッサに送る工
    程を含む、多重プロセッサの性能を改良する方法。
  2. 【請求項２】 前記最終ステージの一つ前の前記ステー
    ジにおいて、前記結果の選択された下位ビットに試みら
    れた前記丸め処理がオーバーフロー又はアンダーフロー
    を生じる場合、前記丸め結果は前記メインプロセッサに
    送られない請求項１記載の方法。
  3. 【請求項３】 メインプロセッサユニット及び浮動小数
    点実行ユニットから成る多重プロセッサであり、前記浮
    動小数点実行ユニットは複数のステージから構成されて
    いて、前記メインプロセッサユニットはオペランド及び
    命令を前記小数点実行ユニットに送り、前記複数のステ
    ージの内の最終ステージで浮動小数点演算結果のデータ
    全幅に対する丸め処理が行なわれ、丸め処理の結果が前
    記メインプロセッサユニットに戻される多重プロセッサ
    であり、 前記最終ステージの一つ前のステージが、前記結果の選
    択された下位ビットに対して丸め処理を試み、この下位
    ビットに対する丸め処理が桁上げを発生しない場合、前
    記最終ステージをバイパスして、前記一つ前のステージ
    からの前記丸め結果を前記メインプロセッサに送る手段
    を、前記最終ステージの一つ前の前記ステージが含む多
    重プロセッサ。
  4. 【請求項４】 前記最終ステージの一つ前の前記ステー
    ジにおいて、選択された下位ビットに対して試みられた
    前記丸め処理が桁上げを発生する場合、前記複数のステ
    ージの前記最終ステージにおいて、前記浮動小数点演算
    結果全体に作用することにより前記浮動小数点演算結果
    を丸め処理し、この丸め処理された結果全体を前記最終
    ステージから前記メインプロセッサに送るための手段を
    前記浮動小数点実行ユニットに含む請求項３記載の多重
    プロセッサ。
  5. 【請求項５】 命令及びオペランドを浮動小数点実行ユ
    ニットに送る様接続されたメインプロセッサを有する多
    重プロセッサの性能を改良する方法であり、この方法
    が、 前記メインプロセッサから受信された命令及びオペラン
    ドに応答して、前記浮動小数点実行ユニット内で浮動小
    数点演算を実行して、所定のサイクルで結果を生成し、 前記結果の選択された下位ビットに対して丸め処理を試
    み、前記丸めが桁上げを生じない場合、前記下位ビット
    に対する前記丸め処理によって修正された前記結果を前
    記所定のサイクルより前のサイクルで前記メインプロセ
    ッサに送り、前記選択された下位ビットに対する丸め処
    理が桁上げを生じる場合、前記結果のデータ全幅に作用
    することにより前記結果を丸め、この丸められた結果を
    前記所定のサイクルで前記メインプロセッサに送る工程
    からなる多重プロセッサの性能を改良する方法。
  6. 【請求項６】 メインプロセッサユニットが浮動小数点
    実行ユニットであり、前記メインプロセッサユニットが
    オペランド及び命令を前記浮動小数点実行ユニットに送
    り、前記浮動小数点実行ユニット内で浮動小数点演算を
    実行し、所定のサイクルで前記メインプロセッサに結果
    を戻す、メインプロセッサユニット及び浮動小数点実行
    ユニット、及び浮動小数点演算結果の選択された下位ビ
    ットに対して丸め処理を試み、前記丸め処理が桁上げを
    発生しない場合、前記所定のサイクルより前のサイクル
    で前記下位ビットに対する丸め処理によって修正された
    前記結果を前記メインプロセッサに送る前記浮動小数点
    実行ユニット内の手段からなる多重プロセッサ。
  7. 【請求項７】 前記選択された下位ビットに対する前記
    丸め処理が桁上げを発生する場合、前記浮動小数点演算
    結果全体に作用することによりこの結果を丸め処理し、
    この丸め処理された結果全体を前記所定のサイクルで前
    記メインプロセッサに送るための手段を前記浮動小数点
    実行ユニットに含む請求項６記載の多重プロセッサ。
  8. 【請求項８】 前記試みられた丸め処理がオーバーフロ
    ー又はアンダーフローを発生する場合前記所定のサイク
    ルより前のサイクルで前記結果を前記メインプロセッサ
    に送ることを止め、前記試みられた丸め処理の結果の指
    数部がオーバーフロー又はアンダーフローを発生する場
    合、前記丸め処理を達成する試みを止める手段を含む請
    求項６記載の多重プロセッサ。
  9. 【請求項９】 コンピュータの動作方法であり、前記コ
    ンピュータが記憶手段、複数のステージを有する第１の
    パイプライン化実行ユニット、及び複数のステージを有
    する第２のパイプライン化実行ユニットを含み、前記方
    法が、 前記第１のパイプライン化実行ユニットにおいて第１の
    形態の命令を実行して、第１の出力に第１の結果を発生
    し、この第１の結果を前記第１の出力から前記記憶手段
    に送り、 前記第２のパイプライン化実行ユニットにおいて第２の
    形態の命令を実行して、第２の出力に第２の結果を発生
    し、この第２の結果を前記第２の出力から前記記憶手段
    に送り、 前記第２のパイプライン化実行ユニットの最終ステージ
    の一つ前のステージにおいて、前記第２のパイプライン
    化実行ユニットの最後のステージで通常達成される計算
    の達成を試み、そして前記計算を達成する試みが成功し
    た時は、前記第２のパイプライン化実行ユニットの前記
    最後のステージをバイパスすることによって、前記計算
    の結果を前記最後のステージの一つ前のステージから前
    記第２の出力へ送り、 前記計算を達成する試みが成功しなかった時は、前記第
    ２のパイプライン化実行ユニットの前記最後のステージ
    において前記計算を達成する、各ステップからなるコン
    ピュータの動作方法。
  10. 【請求項１０】 第１の形態の命令を実行して、第１の
    出力に第１の結果を発生する複数のステージを有する第
    １のパイプライン化実行ユニット、第２の形態の命令を
    実行して、第２の出力に第２の結果を発生する複数のス
    テージを有する第２のパイプライン化実行ユニット、及
    び前記第１及び第２の結果を記憶手段に送るための手
    段、から成り、前記第２のパイプライン化実行ユニット
    が、最後のステージで通常達成される計算の達成を試み
    る手段を前記最後のステージの一つ前のステージに有
    し、前記最後のステージで通常達成される前記計算が前
    記第２の実行ユニットの最後のステージの一つ前のステ
    ージで完了する場合、前記第２の実行ユニットの前記最
    後のステージをバイパスすることにより、前記計算の結
    果を前記第２の出力に送る手段を有する、多重プロセッ
    サ。
  11. 【請求項１１】 前記第１のパイプライン化実行ユニッ
    トが、整数実行ユニットであり、前記第２のパイプライ
    ン化実行ユニットが浮動小数点実行ユニットである請求
    項１０記載の多重プロセッサ。
  12. 【請求項１２】 前記第１及び第２の結果を記憶手段に
    送るための前記手段が、前記第１の出力からの前記第１
    の結果を受信するための前記第１の出力に接続された第
    １の入力と、前記第２の出力からの前記第２の結果を受
    信するための前記第２の出力に接続された第２の入力と
    を有するマルチプレクサを含み、前記マルチプレクサが
    前記第１の結果及び第２の結果を前記記憶手段に送るた
    めに前記記憶手段に接続された出力を有する請求項１０
    及び１１記載の多重プロセッサ。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627987A (en) * 1991-11-29 1997-05-06 Kabushiki Kaisha Toshiba Memory management and protection system for virtual memory in computer system
US6212601B1 (en) * 1996-08-30 2001-04-03 Texas Instruments Incorporated Microprocessor system with block move circuit disposed between cache circuits
JP2944563B2 (ja) * 1997-04-03 1999-09-06 甲府日本電気株式会社 パイプライン型情報処理装置
US6101420A (en) * 1997-10-24 2000-08-08 Compaq Computer Corporation Method and apparatus for disambiguating change-to-dirty commands in a switch based multi-processing system with coarse directories
US6101419A (en) * 1998-01-15 2000-08-08 Lam Research Corporation Modular control system for manufacturing facility
US6643745B1 (en) * 1998-03-31 2003-11-04 Intel Corporation Method and apparatus for prefetching data into cache
US6862563B1 (en) 1998-10-14 2005-03-01 Arc International Method and apparatus for managing the configuration and functionality of a semiconductor design
US6401173B1 (en) * 1999-01-26 2002-06-04 Compaq Information Technologies Group, L.P. Method and apparatus for optimizing bcache tag performance by inferring bcache tag state from internal processor state
US6230256B1 (en) * 1999-03-31 2001-05-08 Bull Hn Information Systems Inc. Data processing system having a bus wider than processor instruction width
CN1217261C (zh) * 1999-05-13 2005-08-31 Arc国际美国控股公司 用于处理器流水线分段法及再装配的方法以及装置
US6393446B1 (en) 1999-06-30 2002-05-21 International Business Machines Corporation 32-bit and 64-bit dual mode rotator
US6470427B1 (en) * 1999-11-09 2002-10-22 International Business Machines Corporation Programmable agent and method for managing prefetch queues
WO2001069411A2 (en) 2000-03-10 2001-09-20 Arc International Plc Memory interface and method of interfacing between functional entities
US6434673B1 (en) * 2000-06-30 2002-08-13 Intel Corporation Optimized configurable scheme for demand based resource sharing of request queues in a cache controller
US6829769B2 (en) * 2000-10-04 2004-12-07 Microsoft Corporation High performance interprocess communication
US6732236B2 (en) * 2000-12-18 2004-05-04 Redback Networks Inc. Cache retry request queue
US7337306B2 (en) * 2000-12-29 2008-02-26 Stmicroelectronics, Inc. Executing conditional branch instructions in a data processor having a clustered architecture
KR20030088892A (ko) * 2001-02-06 2003-11-20 애더란트 테크놀로지스 비.브이. 인터럽트를 핸들링하기 위한 방법 및 장치
US7221381B2 (en) * 2001-05-09 2007-05-22 Clairvoyante, Inc Methods and systems for sub-pixel rendering with gamma adjustment
US7493470B1 (en) * 2001-12-07 2009-02-17 Arc International, Plc Processor apparatus and methods optimized for control applications
JP4044756B2 (ja) * 2001-12-11 2008-02-06 松下電器産業株式会社 プログラム変換装置、プログラム変換方法、及び当該プログラム変換装置を実現するプログラム
US6715085B2 (en) * 2002-04-18 2004-03-30 International Business Machines Corporation Initializing, maintaining, updating and recovering secure operation within an integrated system employing a data access control function
US20040044508A1 (en) * 2002-08-29 2004-03-04 Hoffman Robert R. Method for generating commands for testing hardware device models
US7000095B2 (en) * 2002-09-06 2006-02-14 Mips Technologies, Inc. Method and apparatus for clearing hazards using jump instructions
US6850999B1 (en) * 2002-11-27 2005-02-01 Cisco Technology, Inc. Coherency coverage of data across multiple packets varying in sizes
US7779212B2 (en) 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
US7430657B2 (en) * 2003-12-31 2008-09-30 Intel Corporation System, method and device for queuing branch predictions
US7778812B2 (en) * 2005-01-07 2010-08-17 Micron Technology, Inc. Selecting data to verify in hardware device model simulation test generation
US7797685B2 (en) * 2005-05-13 2010-09-14 Texas Instruments Incorporated Method for generating timing data packet
US8127113B1 (en) 2006-12-01 2012-02-28 Synopsys, Inc. Generating hardware accelerators and processor offloads
US7929526B2 (en) * 2007-09-28 2011-04-19 Oracle America, Inc. Direct messaging in distributed memory systems
US8150902B2 (en) * 2009-06-19 2012-04-03 Singular Computing Llc Processing with compact arithmetic processing element
JP5600517B2 (ja) * 2010-08-18 2014-10-01 キヤノン株式会社 情報処理装置、情報処理方法、およびプログラム
US20130151818A1 (en) * 2011-12-13 2013-06-13 International Business Machines Corporation Micro architecture for indirect access to a register file in a processor
JP6011194B2 (ja) * 2012-09-21 2016-10-19 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9104597B2 (en) 2013-04-16 2015-08-11 International Business Machines Corporation Destaging cache data using a distributed freezer
US9298398B2 (en) 2013-04-16 2016-03-29 International Business Machines Corporation Fine-grained control of data placement
US9329938B2 (en) 2013-04-16 2016-05-03 International Business Machines Corporation Essential metadata replication
US9619404B2 (en) * 2013-04-16 2017-04-11 International Business Machines Corporation Backup cache with immediate availability
US9298617B2 (en) 2013-04-16 2016-03-29 International Business Machines Corporation Parallel destaging with replicated cache pinning
US9423981B2 (en) 2013-04-16 2016-08-23 International Business Machines Corporation Logical region allocation with immediate availability
US9104332B2 (en) 2013-04-16 2015-08-11 International Business Machines Corporation Managing metadata and data for a logical volume in a distributed and declustered system
US10990398B2 (en) 2013-07-15 2021-04-27 Texas Instruments Incorporated Mechanism for interrupting and resuming execution on an unprotected pipeline processor
KR102101390B1 (ko) * 2013-10-08 2020-04-17 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US9965274B2 (en) * 2013-10-15 2018-05-08 Mill Computing, Inc. Computer processor employing bypass network using result tags for routing result operands
US9141486B2 (en) * 2014-01-15 2015-09-22 Avago Technologies General Ip (Singapore) Pte Ltd Intelligent I/O cache rebuild in a storage controller
US9747073B2 (en) 2014-03-06 2017-08-29 Oracle International Corporation Floating point unit with support for variable length numbers
US10198358B2 (en) * 2014-04-02 2019-02-05 Advanced Micro Devices, Inc. System and method of testing processor units using cache resident testing
US11106466B2 (en) * 2018-06-18 2021-08-31 International Business Machines Corporation Decoupling of conditional branches
US11616596B1 (en) 2021-09-24 2023-03-28 Apple Inc. Instruction-based multi-thread multi-mode PDSCH decoder for cellular data device
US11595154B1 (en) 2021-09-24 2023-02-28 Apple Inc. Instruction-based multi-thread multi-mode PDCCH decoder for cellular data device
US11775307B2 (en) 2021-09-24 2023-10-03 Apple Inc. Systems and methods for synchronizing data processing in a cellular modem

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3842250A (en) * 1973-08-29 1974-10-15 Sperry Rand Corp Circuit for implementing rounding in add/subtract logic networks
US4179734A (en) * 1976-07-02 1979-12-18 Floating Point Systems, Inc. Floating point data processor having fast access memory means
US4295203A (en) * 1979-11-09 1981-10-13 Honeywell Information Systems Inc. Automatic rounding of floating point operands
US4442498A (en) * 1981-04-23 1984-04-10 Josh Rosen Arithmetic unit for use in data processing systems
US4509116A (en) * 1982-04-21 1985-04-02 Digital Equipment Corporation Special instruction processing unit for data processing system
US4562553A (en) * 1984-03-19 1985-12-31 Analogic Corporation Floating point arithmetic system and method with rounding anticipation
US4648058A (en) * 1984-04-03 1987-03-03 Trw Inc. Look-ahead rounding circuit
US4648034A (en) * 1984-08-27 1987-03-03 Zilog, Inc. Busy signal interface between master and slave processors in a computer system
JPS61183740A (ja) * 1985-02-08 1986-08-16 Nippon Telegr & Teleph Corp <Ntt> 直列浮動小数点乗算装置
JPS61213927A (ja) * 1985-03-18 1986-09-22 Hitachi Ltd 浮動小数点演算処理装置
JP2858140B2 (ja) * 1988-10-19 1999-02-17 アポロ・コンピューター・インコーポレーテッド パイプラインプロセッサ装置および方法

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