KR101594090B1 - 공유 메모리에 대한 액세스들의 동기화를 완화하기 위한 프로세서들, 방법들 및 시스템들 - Google Patents
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Abstract
일 양태의 프로세서는 복수의 논리 프로세서를 포함한다. 복수의 논리 프로세서 중 제1 논리 프로세서는 메모리에 대한 액세스들을 동기화하는 메모리 액세스 동기화 명령어를 포함하는 소프트웨어를 실행한다. 프로세서는 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지하는 메모리 액세스 동기화 완화 논리도 포함한다.
Description
본 명세서에서 설명되는 실시예들은 일반적으로 프로세서들에 관한 것이다. 구체적으로, 본 명세서에서 설명되는 실시예들은 일반적으로 프로세서들에서의 메모리 액세스 동기화에 관한 것이다.
다수의 엔티티가 동일 공유 메모리에 잠재적으로 액세스할 수 있는 환경들에서 실행되는 다중 스레드화된 소프트웨어(multithreaded software) 및 기타 소프트웨어는 통상적으로 하나 이상의 타입의 메모리 액세스 동기화 명령어들을 포함한다. 다양한 그러한 명령어들이 이 분야에 공지되어 있다. 그 예들은 메모리 액세스 펜스(fence) 또는 배리어(barrier) 명령어들, 록(lock) 명령어들, 조건부 메모리 액세스 명령어들 등을 포함한다. 일반적으로, 이러한 메모리 액세스 동기화 명령어들은 공유 메모리에 대한 액세스들이 적절한 순서로 발생하는 (예를 들어, 오리지널 프로그램 순서와 일치하게 발생하는) 것을 보증하는 것을 돕고, 따라서 잘못된 결과들을 방지하는 것을 돕기 위해 필요하다.
본 발명은 본 발명의 실시예들을 설명하는 데 사용되는 아래의 설명 및 첨부 도면들을 참조함으로써 최상으로 이해될 수 있다. 도면들에서:
도 1은 컴퓨팅 시스템의 일 실시예의 블록도이다.
도 2는 공유 메모리에 대한 액세스들의 동기화를 완화하는 방법의 일 실시예의 블록 흐름도이다.
도 3은 완화된 동기화 모드에 있을 때 메모리 액세스 동기화 명령어들을 비동작들(NOP들)로 디코딩하도록 동작할 수 있는 디코드 논리의 일 실시예의 블록도이다.
도 4는 완화된 동기화 모드에 있을 때 메모리 액세스 동기화 명령어들이 메모리 액세스 동기화를 실행하지 않게 하기 위해 메모리 액세스 동기화 명령어들을 회수하도록 동작할 수 있는 메모리 서브시스템의 일 실시예의 블록도이다.
도 5는 완화된 동기화 모드에 있을 때 하나 이상의 동기화 메모리 액세스 명령어들을 하나 이상의 대응하는 비동기화 메모리 액세스 명령어들로 변환하도록 동작할 수 있는 디코드 논리의 일 실시예의 블록도이다.
도 6은 제어 흐름이 메모리 액세스 명령어 및/또는 메모리 액세스 동기화 명령어로 진행하는 것을 조건부로 허가하거나 허가하지 않기 위한 조건부 분기 명령어를 갖는 코드의 일례의 블록도이다.
도 7은 아키텍처 완화된 동기화 모드(architectural relaxed synchronization mode)에 기초하여 메모리 액세스 동기화를 실시 또는 완화하기 위한 조건부 분기 명령어를 예측하도록 동작할 수 있는 분기 예측기의 일 실시예의 블록도이다.
도 8은 완화된 메모리 액세스 동기화 모드를 사용하도록 프로세서를 구성하는 방법의 일 실시예의 블록 흐름도이다.
도 9a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 개명 비순차 발행/실행 파이프라인 양자를 나타내는 블록도이다.
도 9b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차 아키텍처 코어의 실시예 및 예시적인 레지스터 개명 비순차 발행/실행 아키텍처 코어 양자를 나타내는 블록도이다.
도 10a는 본 발명의 실시예들에 따른, 단일 프로세서 코어, 온-다이 상호접속 네트워크에 대한 그의 접속 및 레벨 2(L2) 캐시의 그의 로컬 서브세트의 블록도이다.
도 10b는 본 발명의 실시예들에 따른 도 10a의 프로세서 코어의 일부의 확대도이다.
도 11은 본 발명의 실시예들에 따른, 둘 이상의 코어를 가질 수 있는, 통합 메모리 제어기를 가질 수 있는, 그리고 통합 그래픽을 가질 수 있는 프로세서의 블록도이다.
도 12는 본 발명의 일 실시예에 따른 시스템의 블록도이다.
도 13은 본 발명의 일 실시예에 따른 제1의 더 특정한 예시적인 시스템의 블록도이다.
도 14는 본 발명의 일 실시예에 따른 제2의 더 특정한 예시적인 시스템의 블록도이다.
도 15는 본 발명의 일 실시예에 따른 SoC의 블록도이다.
도 16은 본 발명의 실시예들에 따른 소스 명령어 세트 내의 이진 명령어들을 타겟 명령어 세트 내의 이진 명령어들로 변화하기 위한 소프트웨어 명령어 컨버터의 사용을 대비시키는 블록도이다.
도 1은 컴퓨팅 시스템의 일 실시예의 블록도이다.
도 2는 공유 메모리에 대한 액세스들의 동기화를 완화하는 방법의 일 실시예의 블록 흐름도이다.
도 3은 완화된 동기화 모드에 있을 때 메모리 액세스 동기화 명령어들을 비동작들(NOP들)로 디코딩하도록 동작할 수 있는 디코드 논리의 일 실시예의 블록도이다.
도 4는 완화된 동기화 모드에 있을 때 메모리 액세스 동기화 명령어들이 메모리 액세스 동기화를 실행하지 않게 하기 위해 메모리 액세스 동기화 명령어들을 회수하도록 동작할 수 있는 메모리 서브시스템의 일 실시예의 블록도이다.
도 5는 완화된 동기화 모드에 있을 때 하나 이상의 동기화 메모리 액세스 명령어들을 하나 이상의 대응하는 비동기화 메모리 액세스 명령어들로 변환하도록 동작할 수 있는 디코드 논리의 일 실시예의 블록도이다.
도 6은 제어 흐름이 메모리 액세스 명령어 및/또는 메모리 액세스 동기화 명령어로 진행하는 것을 조건부로 허가하거나 허가하지 않기 위한 조건부 분기 명령어를 갖는 코드의 일례의 블록도이다.
도 7은 아키텍처 완화된 동기화 모드(architectural relaxed synchronization mode)에 기초하여 메모리 액세스 동기화를 실시 또는 완화하기 위한 조건부 분기 명령어를 예측하도록 동작할 수 있는 분기 예측기의 일 실시예의 블록도이다.
도 8은 완화된 메모리 액세스 동기화 모드를 사용하도록 프로세서를 구성하는 방법의 일 실시예의 블록 흐름도이다.
도 9a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 개명 비순차 발행/실행 파이프라인 양자를 나타내는 블록도이다.
도 9b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차 아키텍처 코어의 실시예 및 예시적인 레지스터 개명 비순차 발행/실행 아키텍처 코어 양자를 나타내는 블록도이다.
도 10a는 본 발명의 실시예들에 따른, 단일 프로세서 코어, 온-다이 상호접속 네트워크에 대한 그의 접속 및 레벨 2(L2) 캐시의 그의 로컬 서브세트의 블록도이다.
도 10b는 본 발명의 실시예들에 따른 도 10a의 프로세서 코어의 일부의 확대도이다.
도 11은 본 발명의 실시예들에 따른, 둘 이상의 코어를 가질 수 있는, 통합 메모리 제어기를 가질 수 있는, 그리고 통합 그래픽을 가질 수 있는 프로세서의 블록도이다.
도 12는 본 발명의 일 실시예에 따른 시스템의 블록도이다.
도 13은 본 발명의 일 실시예에 따른 제1의 더 특정한 예시적인 시스템의 블록도이다.
도 14는 본 발명의 일 실시예에 따른 제2의 더 특정한 예시적인 시스템의 블록도이다.
도 15는 본 발명의 일 실시예에 따른 SoC의 블록도이다.
도 16은 본 발명의 실시예들에 따른 소스 명령어 세트 내의 이진 명령어들을 타겟 명령어 세트 내의 이진 명령어들로 변화하기 위한 소프트웨어 명령어 컨버터의 사용을 대비시키는 블록도이다.
아래의 설명에서는 다수의 특정 상세(예를 들어, 특정 메모리 동기화 명령어들, 메모리 동기화를 완화하기 위한 접근법들, 논리 구현들, 마이크로 아키텍처 상세들, 동작들의 시퀀스들, 논리적 분할/통합 상세들, 시스템 컴포넌트들의 타입들 및 상호관계들 등)가 설명된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세 없이도 실시될 수 있다는 것을 이해한다. 다른 예들에서는, 본 설명의 이해를 불명확하게 하지 않기 위해 공지 회로들, 구조들 및 기술들은 상세히 설명되지 않았다.
도 1은 프로세서(101) 및 메모리(114)를 포함하는 컴퓨팅 시스템(100)의 일 실시예의 블록도이다. 다양한 실시예들에서, 컴퓨팅 시스템은 데스크탑 컴퓨터, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 넷북, 스마트폰, 개인 휴대 단말기, 셀룰러 폰, 서버, 네트워크 디바이스(예로서, 라우터 또는 스위치), 이동 인터넷 디바이스(MID), 미디어 플레이어, 스마트 텔레비전, 셋톱 박스, 비디오 게임 제어기, 또는 적어도 하나의 프로세서와 적어도 하나의 메모리를 갖는 다른 전자 디바이스를 나타낼 수 있다. 메모리(114)는 동일하거나 상이한 타입의 하나 이상의 메모리 디바이스들을 포함할 수 있다. 프로세서와 메모리는 전통적인 결합 메커니즘(113)에 의해(예로서, 상호접속들, 버스들, 허브들, 메모리 제어기들, 칩셋 컴포넌트들 등 중 하나 이상을 통해) 서로 결합되거나 통신한다. 이 분야에 공지된 임의의 전통적인 결합 메커니즘이 일반적으로 적절하다.
일부 실시예들에서, 프로세서는 범용 프로세서일 수 있다. 예를 들어, 프로세서는 컴퓨터 시스템들 내에 일반적으로 중앙 처리 유닛(CPU)으로서 배치되는 범용 프로세서일 수 있다. 다른 실시예들에서, 프로세서는 특수 목적 프로세서일 수 있다. 적절한 특수 목적 프로세서들의 예들은 단지 몇 가지 예로서 통신 프로세서들, 네트워크 프로세서들, 암호 프로세서들, 그래픽 프로세서들, 코-프로세서들, 내장 프로세서들 및 디지털 신호 프로세서들(DSP들)을 포함하지만 이에 한정되지 않는다. 프로세서는 다양한 복합 명령어 세트 컴퓨팅(CISC) 프로세서들, 다양한 축소 명령어 세트 컴퓨팅(RISC) 프로세서들, 다양한 매우 긴 명령어 워드(VLIW) 프로세서들, 이들의 다양한 하이브리드들, 또는 다른 타입들의 프로세서들 전체 중 임의의 프로세서일 수 있다.
프로세서(101)는 임의의 원하는 수의 코어들, 하드웨어 스레드들, 하드웨어 스레드 유닛들, 하드웨어 스레드 슬롯들, 하드웨어 실행 상황들(contexts), 또는 다른 처리 요소들 또는 논리 프로세서들을 포함할 수 있다. 코어라는 용어는 종종 독립적인 아키텍처 상태(예로서, 실행 상태)를 유지할 수 있는 집적 회로 상에 배치된 논리를 지칭하며, 여기서 독립적으로 유지되는 아키텍처 상태는 전용 실행 자원들과 관련된다. 이와 달리, 하드웨어 스레드라는 용어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 배치된 논리를 지칭하며, 여기서 독립적으로 유지되는 아키텍처 상태는 그가 사용하는 실행 자원들에 대한 액세스를 공유한다. 소정 자원들이 아키텍처 상태에 의해 공유되고, 다른 자원들이 아키텍처 상태의 전용일 때, 코어와 하드웨어 스레드 간의 경계는 덜 명확하다. 그러나, 코어 및 하드웨어 스레드는 종종 운영 체제에 의해 개별 처리 요소들 또는 논리 프로세서들로서 간주된다. 운영 체제는 일반적으로 코어들, 하드웨어 스레드들, 하드웨어 스레드 유닛들, 하드웨어 스레드 슬롯들, 하드웨어 실행 상황들, 또는 다른 처리 요소들 또는 논리 프로세서들 각각 상에 스레드들 또는 프로세스들을 개별적으로 스케줄링할 수 있다. 즉, 일 실시예에서 처리 요소 또는 논리 프로세서는 소프트웨어 스레드, 운영 체제, 애플리케이션 또는 다른 코드와 같은 코드와 독립적으로 관련될 수 있는 임의의 온-다이 프로세서 논리를 나타낼 수 있다. 일부 실시예들에서, 처리 요소 또는 논리 프로세서는 상태를 유지하고 코드와 독립적으로 관련될 수 있는 논리를 광범위하게 나타낼 수 있다.
도시된 실시예에서, 프로세서는 제1 논리 프로세서(102-1) 내지 제N 논리 프로세서(102-N)를 포함한다. 숫자 N은 특정 구현에 적합한 임의의 숫자일 수 있다. 예를 들어, 숫자 N은 일반적으로 2 내지 수백 정도의 범위 또는 그래픽 프로세서들 및 칩 멀티프로세서들의 경우에는 심지어 수천일 수 있다. 제1 논리 프로세서(102-1)는 명령어 처리 파이프라인(108)을 포함한다. 명령어 처리 파이프라인은 일반적으로 예를 들어 명령어 인출 논리, 명령어 디코드 논리, 명령어 실행 논리 등과 같은 전통적인 명령어 처리 파이프라인 논리를 포함할 수 있다. 나머지 논리 프로세서들 각각도 간소화를 위해 도시되지 않은 명령어 처리 파이프라인을 포함할 수 있다. 코어들 또는 다른 논리 프로세서들 각각은 단일 스레드화되거나 다중 스레드화될 수 있다. 다양한 실시예들에서, 코어들 또는 다른 논리 프로세서들은 대칭 코어들, 비대칭 코어들(예로서, 상이한 하드웨어 자원들 또는 심지어 상이한 명령어 세트들을 갖는 이종 코어들)일 수 있거나, 일부는 대칭일 수 있는 반면, 다른 것들은 비대칭일 수 있다.
메모리(114)는 그 안에 소프트웨어(116)를 저장한다. 소프트웨어는 예를 들어 하나 이상의 운영 체제들(OS; 117) 및 하나 이상의 애플리케이션들(118)을 포함할 수 있다. 동작 동안, 소프트웨어의 일부는 프로세서(101) 내에 로딩될 수 있으며, 프로세서에 의해 작동 또는 실행될 수 있다. 예를 들어, 상이한 프로세스들 또는 스레드들은 상이한 논리 프로세서들(102) 상에 스케줄링될 수 있다. 도시된 바와 같이, 제1 논리 프로세서(102-1)는 실행 가능 소프트웨어(103)를 가질 수 있다. 유사하게, 적어도 때때로, 나머지 논리 프로세서들도 실행 가능 소프트웨어(도시되지 않음)를 가질 수 있다. 실행 가능 소프트웨어는 논리 프로세서의 명령어 세트 아키텍처(ISA)의 명령어들을 포함할 수 있다. 이러한 ISA 명령어들은 때때로 매크로 명령어들, 기계 레벨 명령어들, 또는 어셈블리 언어 명령어들로서 지칭된다. 실행 가능 소프트웨어는 메모리(114)에 액세스하기 위한 하나 이상의 메모리 액세스 명령어들(119)을 포함할 수 있다. 예를 들어, 실행 가능 소프트웨어는 공유 메모리로부터 데이터를 로딩/판독하기 위한 하나 이상의 로딩/판독 명령어들 및/또는 공유 메모리에 데이터를 저장/기록하기 위한 하나 이상의 저장/기록 명령어들을 포함할 수 있다. 이러한 명령어들은 상이한 플레이버들(flavors)에서 오며, 상이한 이름들로 알려진다. 이러한 명령어들의 예들은 이동 명령어들, 로딩/이동 및 복제 명령어들, 로딩 다중 명령어들, 저장 다중 명령어들, 수집 명령어들, 분산 명령어들 등을 포함하지만 이에 한정되지 않는다.
적어도 때때로, 나머지 논리 프로세서들(예로서, 제N 논리 프로세서(102-N))도 실행 가능 소프트웨어(도시되지 않음)를 로딩하여 실행할 수 있다. 유사하게, 이러한 실행 가능 소프트웨어는 메모리(114)에 액세스하는 데 사용되는 하나 이상의 메모리 액세스 명령어들을 가질 수 있다. 적어도 때때로, 공유 메모리(115)(예로서, 메모리(114)의 일부)는 논리 프로세서들 중 적어도 2개에 의해 공유될 수 있다. 둘 이상의 논리 프로세서가 공유 메모리에 액세스하고 있을 때, 메모리 액세스들이 적절한 순서로 발생하도록(예를 들어, 오리지널 프로그램 순서와 일치하게 발생하도록) 메모리 액세스들을 동기화하는 것이 일반적으로 실행 가능 소프트웨어 내의 적절한 위치들에서 적절하다. 일부 예들에서, 논리 프로세서들 중 하나 이상은 명령어들을 비순차적으로 실행할 수 있다. 잠재적으로, 상이한 논리 프로세서들은 상이한 주파수들 또는 다른 레이트들에서 동작할 수 있다. 일부 실시예들에서, 예를 들어 하나 이상의 코프로세서들, 입출력(I/O) 디바이스들 또는 시스템 내의 다른 디바이스들과 같이 프로세서(101) 상에 위치하지 않는 (예를 들어 동일 다이 또는 칩 상에 위치하지 않는) 하나 이상의 외부 디바이스들도 잠재적으로 공유 메모리에 액세스할 수 있다. 프로세서가 비교적 강력한 메모리 순차화 모델을 가지며, 논리 프로세서들 간의 명확한 동기화 프리미티브(primitive) 없이도 메모리 액세스들을 책임질 수 있는 경우에도, 그러한 외부 디바이스(들)의 가능성이 존재할 때는 종종 동기화가 적절하다.
적절한 동기화 메커니즘들이 사용되지 않는 경우, 공유 메모리(115)에 대한 메모리 액세스들은 의도된 것과 다른 (예를 들어, 오리지널 프로그램 순서와 일치하지 않는) 순서로 발생할 수 있으며, 이는 부정확한 계산 결과들을 유발할 수 있다. 프로그램이 제1 논리 프로세서로 하여금 주어진 저장 위치에서 값 "A"를 판독하고, 값 "A"를 값 "B"에 더하고, 합 "A+B"를 주어진 저장 위치에 다시 기록하게 하고, 이어서 제N 논리 프로세서로 하여금 주어진 저장 위치로부터 합 "A+B"를 판독하게 하는 것을 의도하는 간단한 예를 고려한다. 이 예에서, 대신에 제N 논리 프로세서가 어떠한 이유에서든 합 "A+B"가 주어진 저장 위치에 기록되기 전에 주어진 저장 위치로부터 값 "A"를 판독하는 경우, 이것은 부정확한 계산 결과를 유발할 수 있다. 그러한 사건들의 방지를 돕기 위해, 다수의 엔티티가 동일 공유 메모리에 잠재적으로 액세스할 수 있는 환경들에서 실행되는 다중 스레드화된 소프트웨어 및 기타 소프트웨어는 메모리 액세스 동기화 메커니즘(예를 들어, 하나 이상의 메모리 액세스 동기화 명령어들)을 포함한다.
도 1을 다시 참조하면, 실행 가능 소프트웨어(103)는 메모리 액세스 동기화 명령어들의 가능한 타입들의 다양한 예들을 포함한다. 도시된 실시예에서, 이들은 하나 이상의 메모리 액세스 펜스 및/또는 메모리 액세스 배리어 명령어들(104), 하나 이상의 메모리 록 명령어들(105), 하나 이상의 조건부 메모리 액세스 명령어들(106), 및 메모리 액세스를 조건부로 보호하기 위한 (예로서, 메모리 액세스를 조건부로 건너뛰거나 건너뛰지 않기 위한) 하나 이상의 조건부 분기 명령어들(107)을 포함한다. 이들 및 다른 타입들의 메모리 액세스 동기화 명령어들 및 메커니즘들의 많은 상이한 예들이 개발되었다.
펜스 및/또는 배리어 명령어들은 일반적으로 프로세서로 하여금 메모리 액세스 순차화 제약을 실시하게 한다. 예를 들어, 펜스 명령어는 프로그램 순서에서 펜스 명령어 전에 발생하는 주어진 타입의 소정의 메모리 액세스 동작들이 프로그램 순서에서 펜스/배리어 명령어들 뒤의 주어진 타입의 메모리 액세스 동작들 전에 수행되는 것을 보증할 수 있다. 예를 들어, 인텔 IA-32 아키텍처는 저장 동작들을 직렬화하기 위한 SFENCE(저장 펜스) 명령어(예를 들어, 프로그램 순서에서 SFENCE 명령어 전의 저장들은 SFENCE 명령어 뒤의 저장들 전에 수행되는 것이 보장됨), 로딩 동작들을 직렬화하기 위한 LFENCE(로딩 펜스) 명령어(예를 들어, 프로그램 순서에서 LFENCE 명령어 전의 로딩들은 LFENCE 명령어 뒤의 로딩들 전에 수행되는 것이 보증됨), 및 로딩 및 저장 동작들을 직렬화하기 위한 MFENCE(메모리 펜스) 명령어(예를 들어, 프로그램 순서에서 MFENCE 명령어 전의 로딩들 및 저장들은 MFENCE 명령어 뒤의 로딩들 및 저장들 전에 수행되는 것이 보증됨)를 포함한다.
게다가, 텍사스 인스투르먼트(TI)로부터의 OMAP(상표) 3 및 다른 멀티미디어 애플리케이션 프로세서들은 데이터 메모리 배리어(DMB), 데이터 동기화 배리어(DSB) 및 명령어 동기화 배리어(ISB) 타입 명령어들을 실행한다. DMB 명령어들은 DMB 전의 모든 명확한 데이터 메모리 전송들이 DMB가 시작된 후의 임의의 후속 데이터 메모리 전송들 전에 완료되는 것을 보증한다. DSB 명령어들은 DSB 전의 모든 명확한 데이터 메모리 전송이 DSB 뒤의 임의의 명령어가 실행되기 전에 완료되는 것을 보증한다. ISB 명령어들은 ISB 전의 모든 상황 변경 동작들의 효과들이 후속 명령어들에 의해 인식되는 것을 보증한다. 게다가, TI로부터의 프로세서들은 명령어들의 로딩-링크 및 저장-조건부(LL/SC) 쌍을 실행한다. 로딩-링크 명령어는 메모리 위치의 현재 값을 판독하는 데 사용될 수 있다. 로딩-링크 명령어에 이어지는 저장-조건부 명령어는 로딩-링크 명령어 이후에 그 메모리 위치에 대해 어떠한 변경도 행해지지 않은 경우에 그 메모리 위치에 새로운 값을 저장할 수 있다. 이들 및 다른 아키텍처들은 일반적으로 원자(atomic) 판독-변경-기록 명령어들, 비교 및 교체 명령어들, 비교 및 교체 더블 명령어들, 비교 및 교환 명령어들, 테스트 및 설정 명령어들, 비교 및 설정 명령어들, 인출 및 추가 명령어들 등 중 하나 이상에 대한 변형들도 갖는다. 예를 들어, 판독-변경-기록 명령어는 메모리 위치를 판독하고, 그곳에 새로운 값(예로서, 새로운 값 또는 판독된 값의 함수 또는 미분)을 기록할 수 있다. 예로서, 비교 및 교체 원자 명령어는 메모리 위치의 내용들을 주어진 값과 원자적으로 비교할 수 있고, 그들이 동일한 경우에 그 메모리 위치의 내용들을 주어진 새로운 값으로 변경할 수 있다.
이러한 메모리 액세스 동기화 명령어들/메커니즘들은 일반적으로 적절한 메모리 액세스 순차화를 보증하고 부정확한 결과들을 방지하는 것을 돕기 위해 필요한 것으로 간주된다. 그러나, 이들은 일반적으로 성능을 줄이는 경향이 있는 오버헤드 또는 부담을 나타낸다. 한편, 이러한 명령어들을 실행하기 위해서는 소정 양의 시간(예로서, 클럭 사이클들), 파이프라인 자원들 및 전력이 필요하다. 게다가, 이러한 명령어들 중 일부는 직렬화를 강제할 수 있으며, 이는 명령어들이 재배열되고 비순차적으로 실행될 수 있는 정도를 제한하는 경향이 있을 수 있고, 이는 비순차적 실행의 이익들을 제한하는 경향이 있을 수 있다. 그러한 부담 또는 오버헤드는 특히, 약한 또는 비교적 약한 메모리 순차화 모델들을 갖는 프로세서들에서 관찰될 수 있는데, 그 이유는 일반적으로 메모리 액세스 동기화 명령어들이 적절한 메모리 액세스 순차화의 보증을 돕기 위해 더 자유롭게 이용될 필요가 있기 때문이다. 따라서, 특히, 약한 메모리 액세스 순차화 모델들을 갖는 프로세서들의 경우, 그러한 메모리 액세스 동기화 명령어들은 성능을 줄이고/줄이거나 전력 소비를 증가시키는 경향이 있을 수 있다.
일부 실시예들에서, 메모리 액세스 동기화 메커니즘은 성능 증가 및/또는 전력 소비 감소를 돕기 위해 적절한 때 선택적으로 완화될 수 있다(예를 들어, 동기화의 양이 줄어들 수 있다). 예를 들어, 일부 실시예들에서, 공유 메모리(115)에 대한 메모리 동기화의 그러한 완화는 하나의 논리 프로세서(예로서, 제1 논리 프로세서(102-1))만이 공유 메모리(115)에 액세스하고 있을 때 적절할 수 있다. 논리 프로세서는 시스템 내의 하나 이상의 다른 엔티티들이 공유 메모리에 대한 액세스들을 잠재적으로 관찰할 수 있고 그들과 동기화되는 것이 필요할 때 동기화 메커니즘을 선택적으로 이용할 수 있다. 예를 들어, 단일 스레드만이 시스템에서 실행되고 있는 경우에, 그 스레드가 실행되고 있는 논리 프로세서는 통상적으로 그 단일 스레드가 공유 메모리의 정확한 뷰를 보고, 따라서 그 단일 스레드가 메모리 액세스 동기화를 실행하는 성능 및 전력 부담을 초래할 필요가 없는 것을 고유하게 보증할 것이다. 오히려, 프로세서는 완화된 동기화 모드에서 동작하여, 성능 향상 및/또는 전력 소비 감소를 도울 수 있다. 예를 들어, 완화된 동기화 모드에 있을 때, 명령어들은 메모리 액세스 동기화 명령어들이 다르게는 통상적으로 허가하지 않는 방식들로 메모리 액세스 동기화 명령어들에 대해 재배열될 수 있다.
도 1을 다시 참조하면, 프로세서(101)는 메모리 액세스 동기화 완화 논리(109)를 포함한다. 논리(109)는 적절한 때에 공유 메모리(115)에 대한 액세스들의 동기화를 완화하도록 동작할 수 있다. 예를 들어, 일부 실시예들에서, 논리(109)는 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 메모리 액세스 동기화 명령어(예로서, 펜스/배리어 명령어들(104), 록 명령어(105), 조건부 액세스 명령어(106) 등 중 하나 이상)가 메모리에 대한 액세스들을 동기화하는 것을 방지할 수 있다. 다른 시간들에, 프로세서는 공유 메모리에 대한 액세스들의 동기화를 완화하는 것을 금할 수 있다(예를 들어, 메모리 액세스 동기화 명령어들/메커니즘들을 실질적으로 전통적인 방식으로 처리할 수 있다). 일부 실시예들에서, 프로세서(101)는 옵션으로서 아키텍처 완화된 동기화 모드를 가질 수 있다. 일부 실시예에서, 프로세서는 아키텍처 완화된 메모리 액세스 동기화 모드를 지시하기 위한 하나 이상의 아키텍처 비트(110)를 가질 수 있다. 메모리 액세스 동기화 논리(109)는 하나 이상의 아키텍처 비트들(110)이 아키텍처 완화된 동기화 모드를 지시할 때 공유 메모리에 대한 액세스들의 동기화를 선택적으로 완화할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 프로세서가 완화된 동기화 모드에 있을 때, 제1 논리 프로세서(예로서, 그곳에서 실행되는 스레드)는 공유 메모리(115)에 대한 완화된(예를 들어, 적어도 부분적으로 비동기화된) 액세스들을 수행할 수 있다(111). 일부 실시예들에서, 다른 논리 프로세서들은 프로세서가 완화된 동기화 모드에 있을 때 공유 메모리(115)에 액세스하지 않을 수 있다(112).
일부 실시예들에서, 액세스들의 동기화를 완화하는 것은 메모리 액세스 동기화 명령어들/메커니즘들(예컨대, 펜스 명령어들, 배리어 명령어들, 록 명령어들 등)을 무시하는 것을 포함할 수 있다. 일부 실시예들에서, 액세스들의 동기화를 완화하는 것은 메모리 액세스 동기화 명령어들/메커니즘들을 대응하는/유사한 비동기화 메모리 액세스 명령어들/메커니즘들로 변환하는 것을 포함할 수 있다(예를 들어, 조건부 메모리 액세스 명령어는 무조건 메모리 액세스 명령어로 변환될 수 있다). 일부 실시예들에서, 액세스들의 동기화를 완화하는 것은 메모리 액세스 명령어들에 대해 특정한 적절한 방식으로 분기하거나 건너뛰기 위한 조건부 분기 명령어들을 예측하는 것을 포함할 수 있다(예를 들어, 동기화가 실시될 필요가 없는 것처럼 그리고/또는 공유 데이터 충돌의 가능성이 없는 것처럼 예측할 수 있다).
일부 실시예들에서, 하나 이상의 아키텍처 비트들(110)은 아키텍처-가시적이고(architecturally-visible)/이거나, 운영 체제 또는 다른 소프트웨어에 보일 수 있다. 비트들은 프로세서 또는 제1 논리 프로세서가 아키텍처 완화된 동기화 모드에 있는지의 여부를 지시하도록 구성되는 것이 가능할 수 있다. 예를 들어, 일 실시예에서, 비트(들)는 프로세서가 완화된 동기화 모드에 있다는 것을 지시하기 위한 제1 값을 가질 수 있거나(예로서, 단일 아키텍처-가시 완화된 동기화 모드 비트가 이진수 1로 설정될 수 있거나), 비트(들)는 프로세서가 완화된 동기화 모드에 있지 않다는 것을 지시하기 위한 제2의 다른 값을 가질 수 있다(예를 들어, 단일 비트가 이진수 0으로 소거될 수 있다). 다른 실시예들에서는, 둘 이상의 아키텍처 비트(예로서, 상이한 대응하는 공유 메모리 부분들에 대한 상이한 아키텍처 비트들, 상이한 논리 프로세서들 또는 스레드들에 대한 상이한 아키텍처 비트들 등)가 존재할 수 있다. 예를 들어, 이러한 비트들은 아키텍처-가시 또는 아키텍처 레지스터(예컨대, 페이지 테이블 베이스 레지스터, 다른 제어 또는 구성 레지스터 등) 내에 포함될 수 있다.
예를 들어 운영 체제, 애플리케이션 소프트웨어 또는 소프트웨어와 같은 시스템 내의 적절한 엔티티는 특정 활동들 및 시스템에서 어떤 스레드들이 실행되고 있고 어떤 메모리가 공유되고 있는지에 따라 적절한 경우에 이러한 비트들을 구성할 수 있다. 예를 들어, 운영 체제는 시스템에서 단일 스레드가 실행되고 있다고 결정하거나, 하나의 스레드만이 특정 공유 메모리에 액세스할 것으로 결정하거나, 어떠한 다른 스레드도 공유 메모리 또는 실행 스레드를 인지하고 있지 않다고 결정하거나, 동기화 명령어들/메커니즘들이 필요하지 않다고 결정하거나, 아키텍처 완화된 동기화 모드에 들어가는 것이 적절하거나 허용 가능한 것으로 결정한 후에 아키텍처 완화된 동기화 모드에 들어가기로 결정할 수 있다.
설명을 불명확하게 하지 않기 위해, 비교적 간단한 프로세서(101)가 도시되고 설명되었다. 다른 실시예들에서, 프로세서는 옵션으로서 예를 들어 명령어 인출 유닛, 명령어 스케줄링 유닛, 분기 예측 유닛, 명령어 및 데이터 캐시들, 명령어 및 데이터 변환 색인 버퍼들, 사전 인출 버퍼들, 마이크로 명령어 큐들, 마이크로 명령어 시퀀서들, 버스 인터페이스 유닛들, 제2 또는 더 높은 레벨 캐시들, 회수 유닛, 레지스터 개명 유닛, 다른 전통적인 컴포넌트들 및 이들의 다양한 조합들과 같은 다른 공지 컴포넌트들을 포함할 수 있다. 프로세서들 내에는 컴포넌트들의 아주 많은 상이한 조합들 및 구성들이 존재하며, 실시예들은 임의의 특정 조합 또는 구성으로 한정되지 않는다. 프로세서는 집적 회로 또는 하나 이상의 반도체 다이들 또는 칩들의 세트(예로서, 단일 다이 또는 칩, 또는 둘 이상의 다이 또는 칩을 포함하는 패키지)를 나타낼 수 있다. 일부 실시예들에서, 프로세서는 시스템 온 칩(SoC) 및/또는 칩 멀티프로세서(CMP)를 나타낼 수 있다.
도 2는 공유 메모리에 대한 액세스들의 동기화를 완화하는 방법(220)의 일 실시예의 블록 흐름도이다. 일부 실시예들에서, 도 2의 동작들 및/또는 방법은 도 1의 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 본 명세서에서 장치에 대해 설명된 컴포넌트들, 특징들 및 특정 옵션 상세들은 실시예들에서 장치에 의해 그리고/또는 그 안에서 수행될 수 있는 동작들 및/또는 방법에도 옵션으로서 적용된다. 대안으로서, 도 2의 동작들 및/또는 방법은 유사한 또는 완전히 다른 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 더욱이, 도 1의 장치는 도 2의 것들과 동일하거나, 유사하거나, 완전히 다른 동작들 및/또는 방법들을 수행할 수 있다.
본 방법은 블록 221에서 제1 논리 프로세서에 대한 명령어들의 세트를 인출하는 단계를 포함한다. 논리 프로세서는 프로세서의 복수의 논리 프로세서 중 하나일 수 있다. 일부 실시예들에서, 명령어들의 세트는 메모리에 대한 액세스들을 동기화하기 위한 적어도 하나의 메모리 액세스 동기화 명령어를 포함할 수 있다. 다양한 실시예들에서, 메모리 액세스 동기화 명령어는 펜스 명령어, 배리어 명령어, 록 명령어, 조건부 메모리 액세스 명령어, 또는 메모리 액세스들과 관련하여 분기를 위해 사용되는 조건부 분기 명령어를 포함할 수 있다.
본 방법은 블록 222에서 메모리 액세스 동기화 명령어의 동기화를 고려하지 않고서 제1 논리 프로세서로부터 메모리에 액세스하는 단계를 포함한다. 일부 실시예들에서, 제1 논리 프로세서는 메모리 액세스 동기화 명령어와 관련된 동기화를 무시하거나, 주목하지 않거나, 고려하지 않거나, 인지하지 않거나, 필터링하거나, 방지하거나, 차단하거나, 중지하거나, 고려하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 메모리 액세스 동기화 명령어는 비동작(NOP)으로 디코딩 또는 변환될 수 있다. 다른 예로서, 일부 실시예들에서, 메모리 액세스 동기화 명령어는 비동기화 명령어로 디코딩 또는 변환될 수 있다. 다른 예로서, 일부 실시예들에서, 프로세서의 논리는 메모리 액세스 동기화에 영향을 미치지 않도록 메모리 액세스 동기화 명령어를 무시하거나 필터링할 수 있다. 유리하게도, 논리 프로세서로 하여금 메모리 액세스 동기화 명령어를 고려하지 않고서 동작하게 하는 것은 성능 향상 및/또는 전력 소비 감소를 도울 수 있다.
전술한 바와 같이, 일부 실시예들에서, 액세스들의 동기화를 완화하는 것은 메모리 액세스 동기화 명령어들(예로서, 펜스 명령어들, 배리어 명령어들, 록 명령어들 등)을 무시하는 것을 포함할 수 있다. 프로세서가 이러한 동기화 명령어들을 무시하기 위해 사용할 수 있는 상이한 마이크로 아키텍처 방법들이 존재한다.
도 3은 프로세서가 완화된 동기화 모드에 있을 때 소정 타입의 메모리 액세스 동기화 명령어들을 비동작들(NOP들)로 디코딩하도록 동작할 수 있는 디코드 논리(330)의 일 실시예의 블록도이다. 일부 실시예들에서, 도 3의 디코드 논리는 도 1의 프로세서에 포함될 수 있고/있거나, 도 2의 방법에서 사용될 수 있다. 대안으로서, 도 3의 디코드 논리는 유사한 또는 상이한 프로세서 내에 포함될 수 있고/있거나, 유사한 또는 상이한 방법들에서 사용될 수 있다. 더욱이, 도 1의 프로세서 및/또는 도 2의 방법은 도 3의 논리와 유사하거나 상이한 논리를 사용할 수 있다.
디코드 논리는 디코드 유닛 또는 디코더로도 지칭될 수 있다. 디코더는 마이크로코드 판독 전용 메모리(ROM), 탐색표, 하드웨어 구현, 프로그래밍 가능 논리 어레이(PLA) 및 이 분야에 공지된 디코더들을 구현하는 데 사용되는 다른 메커니즘들을 포함하지만 이에 한정되지 않는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다.
동작 동안, 어셈블리 명령어들 또는 매크로 명령어들과 같은 비교적 상위 레벨의 명령어들이 명령어 디코드 논리에 제공될 수 있다. 예를 들어, 명령어들은 명령어 인출 유닛, 명령어 큐 등으로부터 디코드 논리에 제공될 수 있다. 도면에 도시된 바와 같이, 명령어들은 하나 이상의 타입의 메모리 액세스 명령어들(303)(예로서, 로딩 명령어, 저장 명령어, 수집 명령어 등), 하나 이상의 타입의 메모리 펜스 및/또는 메모리 배리어 명령어들(304), 및 하나 이상의 타입의 록 명령어들(305)을 포함할 수 있다.
메모리 액세스 명령어들(303)을 디코딩할 때는 물론, 메모리 액세스 동기화를 위해 사용되지 않는 다양한 다른 명령어들(예로서, 전통적인 산술, 논리 및 기타 명령어들)을 디코딩할 때, 디코드 논리는 프로세서가 완화된 동기화 모드에 있는지에 관계없이 실질적으로 전통적으로 동작할 수 있다. 디코드 논리는 이러한 비교적 상위 레벨의 명령어들을 하나 이상의 대응하는 마이크로 명령어들, 마이크로 동작들, 마이크로코드 엔트리 포인트들, 또는 디코딩된 명령어의 동작을 일반적으로 구현하는 다른 비교적 하위 레벨(예로서, 회로 레벨 또는 하드웨어 레벨) 명령어들 또는 제어 신호들로 디코딩할 수 있다.
이와 달리, 프로세서가 완화된 동기화 모드에 있을 때, 디코드 논리는 소정 타입의 메모리 액세스 동기화 명령어들을 비동작들(NOP들)로 디코딩 또는 변환하도록 동작할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 디코드 논리는 완화된 동기화 모드와 결합되고/되거나 그를 인식할 수 있다. 전술한 바와 같이, 이 모드는 프로세서를 완화된 동기화 모드 내로 그리고 밖으로 전이시키기 위해 예를 들어 운영 체제 또는 기타 소프트웨어에 의해 설정 또는 소거될 수 있는 하나 이상의 아키텍처-가시 비트를 나타낼 수 있다. 프로세서가 완화된 동기화 모드에 있지 않을 때, 디코드 논리는 이러한 메모리 액세스 동기화 명령어들을 실질적으로 전통적으로 디코딩할 수 있다. 즉, 펜스 명령어들, 배리어 명령어들, 록 명령어들 등은 파이프라인을 통해 진행하여 의도하는 펜스, 배리어 또는 록을 구현하는 마이크로 동작들, 또는 기타 명령어들 또는 제어 신호들로 디코딩될 수 있다. 그러나, 일부 실시예들에서, 프로세서가 완화된 동기화 모드에 있을 때, 디코드 논리는 이러한 소정 타입의 메모리 액세스 동기화 명령어들을 비동작들(NOP들)로 디코딩할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 펜스 및/또는 배리어 명령어들은 NOP들로서 디코딩될 수 있다. 예를 들어, MFENCE, SFENCE 또는 LFENCE 매크로 명령어는 이러한 매크로 명령어들이 전통적으로 디코딩되는 명령어들 또는 제어 신호들이 아니라 NOP들로 디코딩될 수 있다. 더욱이, 일부 실시예들에서, 록 명령어들은 NOP들로서 디코딩될 수 있다. NOP들은 어떠한 동작도 유효하게 수행하지 않을 수 있고/있거나, 어떠한 메모리 액세스 동기화도 수행하지 않을 수 있다. 프로세서 파이프라인은 이러한 NOP들을 본질적으로 조용히 무시할 수 있다. 이러한 방식으로, 디코드 논리는 프로세서가 완화된 동기화 상태에 있을 때 펜스, 배리어 및 록 명령어들, 또는 이들의 적어도 일부를 선택적으로 필터링할 수 있다. 이롭게도, 이것은 성능 향상 및/또는 전력 소비 감소를 도울 수 있다.
디코드 논리가 모든 펜스들, 배리어들 및/또는 록들을 NOP들로 디코딩할 필요는 없다는 것을 알아야 한다. 오히려, 일부 실시예들에서는, 하나 이상의 펜스 명령어 및/또는 하나 이상의 배리어 명령어 및/또는 하나 이상의 록 명령어가 NOP들로 디코딩될 수 있다. 동기화의 완화의 레벨은 성능 향상 및/또는 전력 소비 감소의 목적과 다양한 레벨의 부분 동기화의 유지의 목적을 균형화하기 위해 실시예마다 다를 수 있다. 일부 실시예들에서는, 일 타입의 명령어(예로서, 동기화에 더 중요한 타입 및/또는 성능 또는 전력에 강하게 영향을 주는 타입)가 NOP으로 디코딩될 수 있지만, 다른 타입은 그렇지 않을 수 있다. 예를 들어, 일 타입의 펜스 또는 배리어(예로서, LFENCE)가 NOP로서 디코딩될 수 있는 반면, 다른 타입(예로서, MFENCE)은 그렇지 않을 수 있다. 다른 예로서, 일부 예들에서, 록들은 아니지만 펜스들 또는 배리어들이 NOP들로 디코딩될 수 있거나, 그 반대일 수 있다. 따라서, 동기화의 완화의 레벨은 유연할 수 있으며, 구현의 특정 목적들에 맞도록 변할 수 있다.
다른 실시예들에서는, 디코더가 메모리 액세스 동기화 명령어들을 NOP들로 변환하는 것이 아니라, 다른 명령어 변환 논리가 이러한 명령어들을 NOP들로 변환하는 데 사용될 수 있다. 적절한 명령어 변환 논리의 예들은 명령어 에뮬레이션 논리, 명령어 번역 논리, 명령어 변형 논리, 명령어 해석 논리 및 이들의 조합들을 포함하지만 이에 한정되지 않는다.
도 4는 프로세서가 완화된 동기화 모드에 있을 때 소정 타입의 메모리 액세스 동기화 명령어들이 메모리 액세스 동기화에 영향을 미치지 않는 방식으로 이들을 회수하도록 동작할 수 있는 메모리 서브시스템(437)의 일 실시예의 블록도이다. 일부 실시예들에서, 도 4의 메모리 서브시스템은 도 1의 프로세서 내에 포함될 수 있고/있거나, 도 2의 방법에서 사용될 수 있다. 대안으로서, 도 4의 메모리 서브시스템은 유사한 또는 상이한 프로세서 내에 포함될 수 있고/ 있거나 유사한 또는 상이한 방법에서 사용될 수 있다. 더욱이, 도 1의 프로세서 및/또는 도 2의 방법은 도 4의 메모리 서브시스템과 유사하거나 상이한 메모리 서브시스템을 사용할 수 있다.
전술한 바와 같이, 디코드 논리(430)는 어셈블리 명령어들 또는 매크로 명령어들과 같은 비교적 상위 레벨의 명령어들을 수신할 수 있으며, 이들은 명령어 디코드 논리에 제공될 수 있다. 이러한 명령어들은 하나 이상의 타입의 메모리 액세스 명령어들(403)(예로서, 로딩 명령어, 저장 명령어, 수집 명령어 등), 하나 이상의 타입의 메모리 펜스 및/또는 메모리 배리어 명령어들(404), 및 하나 이상의 타입의 록 명령어들(405)을 포함할 수 있다. 일부 실시예들에서, 디코드 논리는 프로세서가 완화된 동기화 모드에 있는지의 여부에 관계없이 이러한 명령어들 각각을 실질적으로 전통적으로 디코딩할 수 있다.
메모리 서브시스템(437)은 대응하는 디코딩된 명령어들 또는 제어 신호들을 수신할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 메모리 서브시스템은 프로세서가 옵션 아키텍처 완화된 동기화 모드(410)에 있는지의 여부와 결합되고/되거나 이를 인식할 수 있다. 디코딩된 메모리 액세스 동기화 명령어들 또는 제어 신호들을 처리할 때, 메모리 서브시스템은 프로세서가 완화된 동기화 모드에 있는지를 파악하기 위해 검사할 수 있다(예로서, 하나 이상의 아키텍처 비트를 검사할 수 있다). 프로세서가 완화된 동기화 모드에 있지 않을 때, 메모리 서브시스템은 이러한 디코딩된 메모리 액세스 동기화 명령어들 또는 제어 신호들을 실질적으로 전통적으로 처리할 수 있으며, 이는 일부 예들에서 메모리 액세스 동기화의 구현 또는 실시를 도울 수 있다. 예를 들어, LFENCE 명령어로부터 디코딩된 제어 신호는 메모리 서브시스템으로 하여금 로딩들을 차단하게 할 수 있다.
그러나, 일부 실시예들에서는, 프로세서가 완화된 동기화 모드에 있을 때, 메모리 서브시스템은 이러한 디코딩된 메모리 액세스 동기화 명령어들 또는 제어 신호들을 상이하게 그리고 메모리 액세스 동기화를 완화하는 방식으로 처리할 수 있다. 이것이 행해지는 특정 방식은 일반적으로 동기화를 구현하는 데 사용되는 특정 마이크로 아키텍처 접근법에 의존할 것이다. 본 개시의 이익을 갖는 이 분야의 기술자들은 본 발명의 범위가 임의의 특정 접근법으로 한정되지 않는다는 것을 알 것이다. 하나의 특정 예로서, 메모리 서브시스템은 이러한 디코딩된 메모리 액세스 동기화 명령어들 또는 제어 신호들이 메모리 액세스 동기화를 수행하게 하지 않고서 이들을 회수, 종료 또는 폐기할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 하나 이상의 펜스 및/또는 배리어 명령어들이 메모리 서브시스템으로부터 회수될 수 있다(438). 더욱이, 일부 실시예들에서, 하나 이상의 록 명령어들이 메모리 서브시스템으로부터 회수될 수 있다(439). 일부 실시예들에서, 메모리 서브시스템은 이러한 디코딩된 메모리 액세스 동기화 명령어들을 NOP들로서 효과적으로 처리할 수 있다. 일부 실시예들에서, 메모리 서브시스템은 프로세서가 완화된 동기화 모드에 있을 때 이러한 디코딩된 메모리 액세스 동기화 명령어들을 효과적으로 선택적으로 필터링할 수 있다. 디코딩된 메모리 액세스 명령어들 또는 제어 신호들은 메모리(414)로 통하는 상호접속(413) 상에 신호들 또는 사이클들(499)로서 나타날 수 있으며, 프로세서가 완화된 동기화 모드에 있는지의 여부에 따라 동기화되거나 동기화되지 않을 수 있다.
전술한 바와 같이, 모든 펜스들/배리어들 및/또는 록들이 완화된 방식으로 처리될 필요는 없다. 오히려, 일부 실시예들에서, 적어도 일부 메모리 액세스 동기화 명령어들(예로서, 적어도 일 타입)은 완화된 동기화를 이용하여 처리될 수 있다. 동기화의 완화의 레벨은 유연하며, 성능 향상 및/또는 전력 소비 감소의 목적과 다양한 레벨의 부분 동기화의 유지의 목적을 균형화하기 위해 실시예마다 다를 수 있다.
전술한 바와 같이, 일부 실시예들에서, 메모리 액세스들의 동기화를 완화하는 것은 동기화 메모리 액세스 명령어(또는 명령어들의 세트)를 대응하고/하거나 유사한 비동기화 메모리 액세스 명령어(또는 명령어들의 세트)로 변환하는 것을 포함할 수 있다. 예를 들어, 조건부 메모리 액세스 명령어가 대응하는/유사한 무조건 메모리 액세스 명령어로 변환될 수 있다.
도 5는 프로세서가 완화된 동기화 모드에 있을 때 동기화 메모리 액세스 명령어(또는 명령어들의 세트)를 대응하고/하거나 유사한 비동기화 메모리 액세스 명령어(또는 명령어들의 세트)로 디코딩 또는 변환하도록 동작할 수 있는 디코드 논리(530)의 일 실시예의 블록도이다. 일부 실시예들에서, 도 5의 디코드 논리는 도 1의 프로세서 내에 포함될 수 있고/있거나 도 2의 방법에서 사용될 수 있다. 대안으로서, 도 5의 디코드 논리는 유사하거나 상이한 프로세서 내에 포함될 수 있고/있거나 유사한 또는 상이한 방법에서 사용될 수 있다. 더욱이, 도 1의 프로세서 및/또는 도 2의 방법은 도 5의 논리와 유사하거나 상이한 논리를 사용할 수 있다.
디코더는 동기화된 메모리 액세스 명령어(또는 명령어들의 세트)를 수신할 수 있다. 도시된 바와 같이, 일부 실시예들에서, 디코드 논리는 완화된 동기화 모드와 결합되고/되거나 이를 인식할 수 있다. 일부 실시예들에서, 동기화된 메모리 액세스 명령어는 예를 들어 조건부 로딩, 조건부 저장 등과 같은 조건부 메모리 액세스 명령어를 나타낼 수 있다. 다른 실시예들에서, 동기화된 메모리 액세스 명령어들의 세트는 명령어들의 로딩-링크 및 저장-조건부(LL/SC) 쌍을 나타낼 수 있다. 명령어들의 로딩-링크 및 저장-조건부(LL/SC) 쌍은 일부 다중 스레드화된 아키텍처들에서 동기화를 달성하는 데 사용된다. 로딩-링크 명령어는 메모리 위치의 현재 값을 판독하는 데 사용될 수 있다. 로딩-링크 명령어에 이어지는 저장-조건부 명령어는 로딩-링크 명령어 이후에 그 메모리 위치에 대해 변경이 행해지지 않은 경우에 그 메모리 위치에 새로운 값을 저장할 수 있다. 다른 실시예들은 다른 록 없는 원자 판독-변경-기록 명령어들/동작들과 관련된다. 다른 실시예들에서, 동기화된 메모리 액세스 명령어들의 세트는 트랜잭션 동기화 확장(TSX) 또는 트랜잭션 메모리 지원 명령어를 나타낼 수 있다. 적절한 명령어들의 또 다른 예들은 비교 및 교체 명령어들, 이중 비교 및 교체 명령어들, N회 비교 및 교체 명령어들 등을 포함한다.
프로세서가 완화된 동기화 모드에 있지 않을 때, 디코드 논리는 동기화된 메모리 액세스 명령어(또는 명령어들의 세트)를 실질적으로 전통적으로 디코딩할 수 있다. 그러나, 일부 실시예들에서, 프로세서가 완화된 동기화 모드에 있을 때, 디코드 논리는 동기화된 메모리 액세스 명령어(또는 명령어들의 세트)를 대응하고/하거나 유사한 비동기화 메모리 액세스 명령어(또는 명령어들의 세트)로 디코딩 또는 변환할 수 있다. 예를 들어, 일 실시예에서, 조건부 메모리 액세스 명령어(예로서, 조건부 로딩 또는 조건부 저장)가 대응하는/유사한 무조건 메모리 액세스(예를 들어, 무조건 로딩 또는 무조건 저장) 명령어 또는 제어 신호로 변환될 수 있다. 다른 예로서, 록 이동 레지스터 명령어가 이동 레지스터 명령어로 변환될 수 있다. 다른 예로서, 일 실시예에서, 명령어들의 로딩-링크 및 저장-조건부(LL/SC) 쌍이 단일 무조건 저장 명령어 또는 제어 신호로 변환될 수 있다. 일 양태에서, 이것은 매크로-퓨전 타입의 변환을 나타낼 수 있다. 또 다른 실시예에서, 판독-변경-기록 동작이 더 간단한 기록 명령어 또는 제어 신호로 변환될 수 있다. 이롭게도, 더 복잡한 동기화 명령어들이 더 간단한 비동기화 명령어들 또는 제어 신호들로 변환될 수 있다.
전술한 바와 같이, 모든 동기화 메모리 액세스 명령어들(또는 명령어들의 세트들)이 대응하고/하거나 유사한 비동기화 메모리 액세스 명령어들(또는 명령어들의 세트들)로 변환될 필요는 없으며, 오히려 적어도 하나가 변환될 수 있다. 완화의 레벨은 유연하며, 특정 구현에 맞춤화될 수 있다. 다른 실시예들에서는 디코더가 변환하는 것이 아니라, 다른 명령어 변환 논리가 이러한 명령어들을 변환하는 데 사용될 수 있다는 것도 알아야한다. 적절한 명령어 변환 논리의 예들은 명령어 에뮬레이션 논리, 명령어 번역 논리, 명령어 변형 논리, 명령어 해석 논리 및 이들의 조합들을 포함하지만 이에 한정되지 않는다.
코드는 종종 하나 이상의 상이한 타입의 조건부 분기 명령어들을 포함한다. 조건부 분기 명령어들은 실행의 제어 흐름이 조건부로 2개의 가능한 방향 중 하나로 분기하게 할 수 있다. 이러한 2개의 방향은 종종 "취해진 경로" 및 "취해지지 않은 경로"로 지칭된다. "취해지지 않은 경로"는 일반적으로 코드 내의 다음 순차 명령어가 실행되게 하는 반면, "취해진 경로"는 일반적으로 하나 이상의 개재된 명령어들을 넘어서 비순차 분기 타겟 명령어로 점프 또는 분기한다. 분기 명령어가 취해지거나 취해지지 않는 것은 일반적으로 명령어와 관련된 조건들의 평가(예를 들어, 조건들의 충족 여부)에 의존한다.
인텔 아키텍처는 조건부 점프 명령어들의 다수의 적절한 예를 포함한다. 적절한 "조건 충족시 점프"(jcc) 명령어들의 몇 가지 대표적인 예는 (a) 위(캐리 플래그(carry flag)=0 및 제로 플래그=0) 명령어(JA)인 경우에 짧게 점프; (b) 캐리(캐리 플래그=1) 명령어(JC)인 경우에 짧게 점프; (c) 0(제로 플래그=1) 명령어(JZ)인 경우에 근처로 점프; (d) 0이 아님(제로 플래그=0) 명령어(JNZ)인 경우에 짧게 점프; (e) 아래 또는 동일(캐리 플래그=1 또는 제로 플래그=1) 명령어(JBE)인 경우에 근처로 점프; 및 (f) 크지 않음(제로 플래그=1 또는 부호 플래그≠OF) 명령어(JNG)인 경우에 근처로 점프를 포함하지만 이에 한정되지 않는다. 다른 아키텍처들에서는 다른 예들이 알려져 있다.
성능 개선을 돕기 위해, 대부분의 최신 프로세서들은 조건부 분기들의 실제 방향들이 결정되기 전에 조건부 분기들의 방향들의 예측을 돕기 위한 분기 예측기들을 갖는다. 일반적으로, 조건부 분기들의 실제 방향들은 조건이 파이프라인의 후속 스테이지에서 실제로 평가될 때까지 명확히 알려지지 않는다. 그러나, 분기 예측기들은 분기 예측 메커니즘 또는 논리를 이용하여, (예를 들어, 과거의 이력에 기초하여) 조건부 분기들의 방향들을 예측할 수 있다. 이것은 프로세서 성능의 향상을 도울 수 있다. 분기 예측기가 없는 경우, 프로세서는 추가적인 명령어들을 파이프라인 내로 인출할 수 있기 전에 조건부 분기 명령어들과 관련된 조건들의 평가를 기다려야 할 수 있다. 그러나, 분기 예측기는 조건부 분기의 가능 유망한 방향을 예측함으로써 그러한 시간 낭비의 회피를 도울 수 있다. 이어서, 예측된 분기 방향은 추가적인 명령어들을 인출하고 이들을 추론적으로 실행할 수 있다.
결국, 예측된 분기 방향은 올바르거나 올바르지 않은 것으로 판명될 것이다. 예측된 분기 방향이 올바른 것으로 판명되는 경우, 추론적으로 실행된 명령어들의 결과들 및/또는 상태가 이용될 수 있다. 이 경우, 프로세서의 성능 및 속도는 조건부 분기의 실제 방향의 평가를 기다리는 동안에 휴지 상태이거나 적어도 충분히 이용되지 못했을 파이프라인 스테이지들의 더 많은 이용으로 인해 일반적으로 증가했을 것이다. 그러나, 대신에, 예측된 분기 방향이 올바르지 않은 것으로 판명되는 경우(예를 들어, 분기 예측기에 의해 잘못 예측된 경우), 조건부 분기 명령어를 지나 추론적으로 실행된 명령어들로부터의 임의의 결과들 및/또는 상태는 폐기되는 것이 필요할 것이다. 종종, 파이프라인은 청소(파이프라인 내에서 현재 비행중인 명령어들의 폐기)될 것이며, 실행은 잘못 예측된 조건부 분기로 다시 되돌아가서, 이제 올바르게 파악된 다른 분기 방향을 이용하여 재개될 것이다. 이러한 결과는 성능 손실 및 에너지 손실 양자를 유발하는 경향이 있으므로 일반적으로 바람직하지 않다.
도 6은 흐름 제어가 메모리 액세스 명령어 및/또는 메모리 액세스 동기화 명령어(651)로 진행하는 것을 조건부로 허가하거나 허가하지 않기 위한 조건부 분기 명령어(650)를 갖는 코드의 일례의 블록도이다. 조건부 분기 명령어는 "취해진 경로" 및 "취해지지 않은 경로"를 갖는다. 취해진 경로는 조건부 분기 명령어에 의해 지시되는 순방향 분기 타겟 명령어(652)로 통한다. 예를 들어, 조건부 분기 명령어는 분기 타겟 명령어를 지시하기 위한(예를 들어, 분기 타겟 명령어에 대한 오프셋을 지정하기 위한) 인수 또는 소스 피연산자를 가질 수 있다. 취해지지 않은 경로는 프로그램 순서에서 조건부 분기 명령어에 순차적으로 이어지고 조건부 분기 명령어와 분기 타겟 명령어 사이에 있는 하나 이상의 명령어들의 세트로 통한다. 일부 실시예들에서, 이들은 메모리 액세스 명령어 및/또는 메모리 액세스 동기화 명령어(651)를 포함할 수 있다.
도 7은 아키텍처 완화된 동기화 모드(710)에 기초하여 조건부 분기 명령어가 메모리 액세스 동기화를 실시할지 또는 완화할지를 예측하도록 동작할 수 있는 분기 예측기(755)의 일 실시예의 블록도이다. 분기 예측기는 조건부 분기 명령어를 수신할 수 있다. 일부 실시예들에서, 조건부 분기 명령어는 메모리 액세스 명령어 및/또는 메모리 액세스 동기화 명령어 내로의 또는 딴 데로의 흐름 전달을 조건부로 제어하는 데 사용될 수 있다. 분기 예측기는 아키텍처 완화된 동기화 모드(710)와 결합된다. 분기 예측기는 아키텍처 완화된 동기화 모드에 기초하여 조건부 분기 명령어가 취해질지 또는 취해지지 않을지를 예측하도록 동작할 수 있다. 일부 실시예들에서, 이것은 메모리 액세스 동기화를 실시하거나 완화하기 위해 행해질 수 있다. 예를 들어, 아키텍처 완화된 동기화 모드에 있을 때, 분기 예측기는 메모리 액세스 동기화를 완화하는 방식으로 조건부 분기 명령어를 예측할 수 있다. 대안으로서, 아키텍처 완화된 동기화 모드에 있지 않을 때, 분기 예측기는 메모리 액세스 동기화를 실시하는 방식으로 조건부 분기 명령어를 예측할 수 있다.
도 8은 완화된 메모리 액세스 동기화 모드를 이용하도록 프로세서를 구성하는 방법(860)의 일 실시예의 블록 흐름도이다. 일부 실시예들에서, 방법(860)은 프로세서 상에서 실행되는 운영 체제, 애플리케이션 또는 기타 소프트웨어의 명령어들 및/또는 모듈들에 의해 수행될 수 있다. 일부 실시예들에서, 도 8의 동작들 및/또는 방법은 도 1의 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 본 명세서에서 장치에 대해 설명된 컴포넌트들, 특징들 및 특정 옵션 상세들은 실시예들에서 장치에 의해 그리고/또는 그 안에서 수행될 수 있는 동작들 및/또는 방법에도 옵션으로서 적용된다. 대안으로서, 도 8의 동작들 및/또는 방법은 유사한 또는 완전히 상이한 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 더욱이, 도 1의 장치는 도 8의 것들과 동일하거나, 유사하거나, 완전히 다른 동작들 및/또는 방법들을 수행할 수 있다.
본 방법은 블록 861에서 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하는 단계를 포함한다. 일부 실시예들에서는, 제1 논리 프로세서가 액세스하고 있는 메모리의 일부를 다른 논리 프로세서가 현재 액세스하고 있지 않을 때 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 하기로 결정할 수 있다.
본 방법은 또한 블록 862에서 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하도록 허가된 것을 지시하기 위해 (예를 들어, 프로세서의 아키텍처-가시 레지스터들 내의) 하나 이상의 아키텍처-가시 비트를 변경하는 단계를 포함한다. 대안으로서, 필요한 경우에는 비아키텍처 비트들이 옵션으로 사용될 수 있다. 일부 실시예들에서, 완화된 메모리 액세스 동기화 모드에서 동작하도록 허가될 때, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 공유 메모리(예로서, 현재 제1 논리 프로세서만이 사용하고 있는 이전에 공유된 메모리 부분)에 대한 액세스들을 동기화하는 것을 방지하도록 동작할 수 있다.
예시적인 코어 아키텍처들, 프로세서들 및 컴퓨터 아키텍처들
프로세서 코어들은 상이한 방식들로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 그러한 코어들의 구현들은 1) 범용 컴퓨팅을 위해 의도된 범용 순차적 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학 (처리량) 컴퓨팅을 위해 주로 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서들의 구현들은 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학(처리량)을 위해 주로 의도된 하나 이상의 특수 목적 코어들을 포함하는 코프로세서를 포함할 수 있다. 그러한 상이한 프로세서들은 1) CPU로부터 분리된 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내의 개별 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 그러한 코프로세서는 때때로 통합 그래픽 및/또는 과학 (처리량) 논리와 같은 특수 목적 논리로서 또는 특수 목적 코어들로서 지칭됨); 및 4) 설명된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로서 지칭됨), 전술한 코프로세서 및 추가적인 기능을 동일 다이 상에 포함할 수 있는 시스템 온 칩을 포함할 수 있는 상이한 컴퓨터 시스템 아키텍처들을 유발한다. 이어서, 예시적인 코어 아키텍처들이 설명되고, 이어서 예시적인 프로세서들 및 컴퓨터 아키텍처들이 설명된다.
예시적인 코어 아키텍처들
순차 및 비순차 코어 블록도
도 9a는 본 발명의 실시예들에 따른 예시적인 순차적 파이프라인 및 예시적인 레지스터 개명, 비순차적 발행/실행 파이프라인 양자를 나타내는 블록도이다. 도 9b는 본 발명의 실시예들에 따른 순차 아키텍처 코어의 예시적인 실시예 및 프로세서에 포함될 예시적인 레지스터 개명, 비순차 발행/실행 아키텍처 코어 양자를 나타내는 블록도이다. 도 9a-b 내의 실선 박스들은 순차 파이프라인 및 순차 코어를 나타내는 반면, 옵션인 점선 박스들의 추가는 레지스터 개명, 비순차 발행/실행 파이프라인 및 코어를 나타낸다. 순차 양태가 비순차 양태의 서브세트인 경우, 비순차 양태가 설명된다.
도 9a에서, 프로세서 파이프라인(900)은 인출 스테이지(902), 길이 디코드 스테이지(904), 디코드 스테이지(906), 할당 스테이지(908), 개명 스테이지(910), (발송 또는 발행으로도 알려진) 스케줄링 스테이지(912), 레지스터 판독/메모리 판독 스테이지(914), 실행 스테이지(916), 라이트백(write back)/메모리 기록 스테이지(918), 예외 처리 스테이지(922) 및 커미트 스테이지(924)를 포함한다.
도 9b는 실행 엔진 유닛(950)에 결합된 프론트엔드 유닛(930)을 포함하는 프로세서 코어(990)를 나타내며, 이들 양자는 메모리 유닛(970)에 결합된다. 코어(990)는 축소 명령어 세트 컴퓨팅(RISC) 코어, 복합 명령어 세트 컴퓨팅(CISC) 코어, 매우 긴 명령어 워드(VLIW) 코어, 또는 하이브리드 또는 대안 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(990)는 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 처리 유닛(GPGPU) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.
프론트엔드 유닛(930)은 디코드 유닛(940)에 결합된 명령어 인출 유닛(938)에 결합된 명령어 변환 색인 버퍼(TLB)(936)에 결합된 명령어 캐시 유닛(934)에 결합된 분기 예측 유닛(932)을 포함한다. 디코드 유닛(940)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나 그들을 반영하거나 그들로부터 도출되는 하나 이상의 마이크로 동작들, 마이크로코드 엔트리 포인트들, 마이크로 명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(940)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 탐색표, 하드웨어 구현, 프로그래밍 가능 논리 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 코어(990)는 (예를 들어, 디코드 유닛(940) 내에 또는 프론트엔트 유닛(930) 내에) 소정의 마이크로 명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 기타 매체를 포함한다. 디코드 유닛(940)은 실행 엔진 유닛(950) 내의 개명/할당 유닛(952)에 결합된다.
실행 엔진 유닛(950)은 회수 유닛(954) 및 하나 이상의 스케줄러 유닛(들)(956)의 세트에 결합된 개명/할당 유닛(952)을 포함한다. 스케줄러 유닛(들)(956)은 예약 스테이션, 중앙 명령어 윈도 등을 포함하는 임의 수의 상이한 스케줄러를 나타낸다. 스케줄러 유닛(들)(956)은 물리 레지스터 파일(들) 유닛(들)(958)에 결합된다. 물리 레지스터 파일(들) 유닛들(958) 각각은 하나 이상의 물리 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예로서, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입들을 저장한다. 일 실시예에서, 물리 레지스터 파일(들) 유닛(958)은 벡터 레지스터 유닛, 기록 마스크 레지스터 유닛 및 스칼라 레지스터 유닛을 포함한다. 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리 레지스터 파일(들) 유닛(들)(958)은 레지스터 개명 및 비순차 실행이 (예를 들어, 재배열 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 미래 파일(들), 과거 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀을 이용하여; 기타 등등을 이용하여) 구현될 수 있는 다양한 방식들을 나타내기 위해 회수 유닛(954)에 의해 오버랩된다. 회수 유닛(954) 및 물리 레지스터 파일(들) 유닛(들)(958)은 실행 클러스터(들)(960)에 결합된다. 실행 클러스터(들)(960)는 하나 이상의 실행 유닛들(962)의 세트 및 하나 이상의 메모리 액세스 유닛들(964)의 세트를 포함한다. 실행 유닛들(962)은 다양한 타입의 데이터(예로서, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 동작들(예로서, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들 또는 기능들의 세트들에 전용화된 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 하나의 실행 유닛만을 또는 모든 기능들을 모두 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(956), 물리 레지스터 파일(들) 유닛(들)(958) 및 실행 클러스터(들)(960)는 아마도 복수 개인 것으로 도시되는데, 그 이유는 소정 실시예들이 소정 타입의 데이터/동작들을 위한 개별 파이프라인들을 생성하기 때문이다(예를 들어, 자신들의 스케줄러 유닛, 물리 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹된 정수/팩킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 그리고 개별 메모리 액세스 파이프라인의 경우, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(964)을 갖는 소정 실시예들이 구현된다). 개별 파이프라인들이 사용되는 경우에 이러한 파이프라인들 중 하나 이상은 비순차 발행/실행 파이프라인이고, 나머지는 순차 파이프라인일 수 있다는 것도 이해해야 한다.
메모리 액세스 유닛들(964)의 세트는 레벨 2 (L2) 캐시 유닛(976)에 결합된 데이터 캐시 유닛(974)에 결합된 데이터 TLB 유닛(972)을 포함하는 메모리 유닛(970)에 결합된다. 일 실시예에서, 메모리 액세스 유닛들(964)은 로딩 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(970) 내의 데이터 TLB 유닛(972)에 결합된다. 명령어 캐시 유닛(934)은 메모리 유닛(970) 내의 레벨 2 (L2) 캐시 유닛(976)에 더 결합된다. L2 캐시 유닛((976)은 캐시의 하나 이상의 다른 레벨에 그리고 결국 메인 메모리에 결합된다.
예를 들어, 예시적인 레지스터 개명, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(900)을 구현할 수 있는데, 즉 1) 명령어 인출(938)은 인출 및 길이 디코딩 스테이지들(902, 904)을 수행하고, 2) 디코드 유닛(940)은 디코드 스테이지(906)를 수행하고, 3) 개명/할당기 유닛(952)은 할당 스테이지(908) 및 개명 스테이지(910)를 수행하고, 4) 스케줄러 유닛(들)(956)은 스케줄 스테이지(912)를 수행하고, 5) 물리 레지스터 파일(들) 유닛(들)(958) 및 메모리 유닛(970)은 레지스터 판독/메모리 판독 스테이지(914)를 수행하고, 실행 클러스터(960)는 실행 스테이지(916)를 수행하고, 6) 메모리 유닛(970) 및 물리 레지스터 파일(들) 유닛(들)(958)은 라이트백/메모리 기록 스테이지(918)를 수행하고, 7) 다양한 유닛들이 예외 처리 스테이지(922) 내에 포함될 수 있고, 8) 회수 유닛(954) 및 물리 레지스터 파일(들) 유닛(들)(958)은 커미트 스테이지(924)를 수행한다.
코어(990)는 본 명세서에서 설명되는 명령어(들)를 포함하는 하나 이상의 명령어 세트들(예로서, (더 새로운 버전들과 함께 추가된 일부 확장들을 갖는) x86 명령어 세트; CA 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트; CA 서니베일의 ARM 홀딩스의 (NEON과 같은 옵션인 추가적인 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(990)는 팩킹된 데이터 명령어 세트 확장(예로서, AVX1, AVX2)을 지원하기 위한 논리를 포함하며, 따라서 많은 멀티미디어 애플리케이션들에 의해 사용되는 동작들이 팩킹된 데이터를 이용하여 수행되는 것을 가능하게 한다.
코어는 (동작들 또는 스레드들의 둘 이상의 병렬 세트를 실행하는) 다중 스레딩을 지원할 수 있으며, 시간 슬라이싱 다중 스레딩, (단일 물리 코어가 동시에 다중 스레딩하는 스레드들 각각에 대한 논리 코어를 그 물리 코어가 제공하는) 동시 다중 스레딩 또는 이들의 조합(예로서, 인텔(등록상표) 하이퍼 스레딩 기술에서와 같은 시간 슬라이싱 인출 및 디코딩 및 동시 다중 스레딩)을 포함하는 다양한 방식으로 그렇게 할 수 있다.
레지스터 개명이 비순차 실행과 관련하여 설명되지만, 레지스터 개명은 순차 아키텍처에서 사용될 수 있다는 것을 이해해야 한다. 도시된 프로세서의 실시예는 개별 명령어 및 데이터 캐시 유닛들(934/974) 및 공유 L2 캐시 유닛(976)도 포함하지만, 대안 실시예들은 예를 들어 레벨 1 (L1) 내부 캐시 또는 내부 캐시의 다수의 레벨과 같은, 명령어들 및 데이터 양자를 위한 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와 코어 및/또는 프로세서 외부의 외부 캐시의 조합을 포함할 수 있다. 대안으로서, 모든 캐시는 코어 및/또는 프로세서 외부에 위치할 수 있다.
특정한 예시적인 순차 코어 아키텍처
도 10a-b는 코어가 칩 내의 (동일 타입 및/또는 상이한 타입들의 다른 코어들을 포함하는) 여러 개의 논리 블록 중 하나인 더 특정한 예시적인 순차 코어 아키텍처의 블록도를 나타낸다. 논리 블록들은 응용에 따라 고대역폭 상호접속 네트워크(예로서, 링 네트워크)를 통해 소정의 고정 기능 논리, 메모리 I/O 인터페이스들 및 다른 필요한 I/O 논리와 통신한다.
도 10a는 본 발명의 실시예들에 따른 단일 프로세서 코어, 온-다이 상호접속 네트워크(1002)에 대한 그의 접속 및 레벨 2 (L2) 캐시(1004)의 그의 로컬 서브세트의 블록도이다. 일 실시예에서, 명령어 디코더(1000)는 팩킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1006)는 스칼라 및 벡터 유닛들 내로의 캐시 메모리에 대한 저지연 액세스들을 가능하게 한다. (설계를 간소화하기 위한) 일 실시예에서는 스칼라 유닛(1008) 및 벡터 유닛(1010)이 개별 레지스터 세트들(각각, 스칼라 레지스터들(1012) 및 벡터 레지스터들(1014))을 사용하고, 그들 사이에 전송되는 데이터가 메모리에 기록된 후에 레벨 1 (L1) 캐시(1006)로부터 다시 판독되지만, 본 발명의 대안 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 기록 및 재판독 없이 2개의 레지스터 파일 사이에서 데이터가 전송되게 하는 통신 경로를 포함할 수 있다).
L2 캐시(1004)의 로컬 서브세트는 프로세서 코어당 하나씩인 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(1004)의 그 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그의 L2 캐시 서브세트(1004) 내에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기록된 데이터는 그 자신의 L2 캐시 서브세트(1004) 내에 저장되며, 필요한 경우에는 다른 서브세트들로부터 청소된다. 링 네트워크는 공유 데이터에 대한 일관성을 보증한다. 링 네트워크는 프로세서 코어들, L2 코어들 및 다른 논리 블록들과 같은 에이전트들이 칩 내에서 서로 통신하는 것을 가능하게 하기 위한 양방향 네트워크이다. 각각의 링 데이터 경로는 방향당 1012비트의 폭을 갖는다.
도 10b는 본 발명의 실시예들에 따른 도 10a의 프로세서 코어의 일부의 확대도이다. 도 10b는 L1 캐시(1004)의 L1 데이터 캐시(1006A) 부분은 물론, 벡터 유닛(1010) 및 벡터 레지스터들(1014)에 관한 더 많은 상세도 포함한다. 구체적으로, 벡터 유닛(1010)은 정수, 단일 정밀도 부동 및 이중 정밀도 부동 명령어들 중 하나 이상을 실행하는 16-폭 벡터 처리 유닛(VPU)(16-폭 ALU(1028) 참조)이다. VPU는 메모리 입력 상에서 혼합 유닛(1020)을 이용하는 레지스터 입력들의 혼합, 수치 변환 유닛들(1022A-B)을 이용하는 수치 변환 및 복제 유닛(1024)을 이용하는 복제를 지원한다. 기록 마스크 레지스터들(1026)은 결과적인 벡터 기록들의 예측을 가능하게 한다.
통합 메모리 제어기 및 그래픽을 구비한 프로세서
도 11은 본 발명의 실시예들에 따른, 둘 이상의 코어를 가질 수 있는, 통합 메모리 제어기를 가질 수 있는, 그리고 통합 그래픽을 가질 수 있는 프로세서(1100)의 블록도이다. 도 11의 실선 박스들은 단일 코어(1102A), 시스템 에이전트(1110), 하나 이상의 버스 제어기 유닛들(1116)의 세트를 갖는 프로세서(1100)를 나타내는 반면, 옵션인 점선 박스들의 추가는 다수의 코어(1102A-N), 시스템 에이전트 유닛(1110) 내의 하나 이상의 통합 메모리 제어기 유닛(들)(1114)의 세트, 및 특수 목적 논리(1108)를 갖는 대안적인 프로세서(1100)를 나타낸다.
따라서, 프로세서(1100)의 상이한 구현들은 1) 통합 그래픽 및/또는 과학 (처리량) 논리(하나 이상의 코어를 포함할 수 있음)인 특수 목적 논리(1108) 및 하나 이상의 범용 코어들(예로서, 범용 순차 코어들, 범용 비순차 코어들, 이 두 가지의 조합)인 코어들(1102A-N)을 갖는 CPU; 2) 그래픽 및/또는 과학(처리량)을 위해 주로 의도된 다수의 특수 목적 코어들인 코어들(1102A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차 코어들인 코어들(1102A-N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1100)는 범용 프로세서, 코프로세서 또는 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(범용 그래픽 처리 유닛), 고처리량 다중 통합 코어(MIC) 코프로세서(30개 이상의 코어를 포함함), 내장 프로세서 등과 같은 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1100)는 하나 이상의 기판의 일부일 수 있고/있거나, 예를 들어 BiCMOS, CMOS 또는 NMOS와 같은 임의의 다수의 프로세스 기술을 이용하여 하나 이상의 기판 상에 구현될 수 있다.
메모리 계층 구조는 코어들 내의 캐시의 하나 이상의 레벨, 하나 이상의 공유 캐시 유닛들(1106)의 세트, 및 통합 메모리 제어기 유닛들(1114)의 세트에 결합된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1106)의 세트는 하나 이상의 중간 레벨 캐시, 예를 들어 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨의 캐시, 최종 레벨 캐시(LLC) 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서는 링 기반 상호접속 유닛(1112)이 통합 그래픽 논리(1108), 공유 캐시 유닛들(1106)의 세트 및 시스템 에이전트 유닛(1110)/통합 메모리 제어기 유닛(들)(1114)을 상호접속하지만, 대안 실시예들은 그러한 유닛들을 상호접속하기 위해 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1106)과 코어들(1102A-N) 사이에 일관성이 유지된다.
일부 실시예들에서, 코어들(1102A-N) 중 하나 이상은 다중 스레딩이 가능하다. 시스템 에이전트(1110)는 코어들(1102A-N)을 조정 및 조작하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1110)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1102A-N) 및 통합 그래픽 논리(1108)의 전력 상태를 조절하는 데 필요한 논리 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부에 접속된 디스플레이들을 구동한다.
코어들(1102A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있는데, 즉 코어들(1102A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행할 수 있다.
예시적인 컴퓨터 아키텍처들
도 12-15는 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩탑들, 데스크탑들, 핸드헬드 PC들, 개인용 휴대 단말기들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 내장 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대해 이 분야에 공지된 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에서 개시되는 바와 같은 프로세서 및/또는 기타 실행 논리를 포함할 수 있는 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제, 도 12를 참조하면, 본 발명의 일 실시예에 따른 시스템(1200)의 블록도가 도시된다. 시스템(1200)은 제어기 허브(1220)에 결합되는 하나 이상의 프로세서들(1210, 1215)을 포함할 수 있다. 일 실시예에서, 제어기 허브(1220)는 그래픽 메모리 제어기 허브(GMCH)(1290) 및 입출력 허브(IOH)(1250)(개별 칩들 상에 위치할 수 있음)를 포함하고, GMCH(1290)는 메모리(1240) 및 코프로세서(1245)에 결합되는 메모리 및 그래픽 제어기들을 포함하고, IOH(1250)는 입출력(I/O) 디바이스들(1260)을 GMCH(1290)에 결합한다. 대안으로서, 메모리 및 그래픽 제어기들 중 하나 또는 양자는 (본 명세서에서 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(1240) 및 코프로세서(1245)는 프로세서(1210)에 직접 결합되며, 제어기 허브(1220)는 IOH(1250)와 함께 단일 칩 내에 위치한다.
추가적인 프로세서들(1215)의 옵션 특성이 도 12에 파선들로 표시된다. 각각의 프로세서(1210, 1215)는 본 명세서에서 설명되는 처리 코어들 중 하나 이상을 포함할 수 있으며, 프로세서(1100)의 소정 버전일 수 있다.
메모리(1240)는 예를 들어 동적 랜덤 액세스 메모리(DRAM), 상변화 메모리(PCM), 또는 이 둘의 조합일 수 있다. 적어도 일 실시예에서, 제어기 허브(1220)는 프론트 사이드 버스(FSB), 점대점 인터페이스, 예를 들어 고속 경로 상호접속(QPI) 또는 유사한 접속(1295)과 같은 멀티-드롭 버스를 통해 프로세서(들)(1210, 1215)와 통신한다.
일 실시예에서, 코프로세서(1245)는 특수 목적 프로세서, 예를 들어 고처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 내장 프로세서 등이다. 일 실시예에서, 제어기 허브(1220)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로 아키텍처, 열, 전력 소비 특성 등을 포함하는 장점의 기준들의 스펙트럼과 관련하여 물리 자원들(1210, 1215) 사이에는 다양한 차이들이 존재할 수 있다.
일 실시예에서, 프로세서(1210)는 일반적인 타입의 데이터 처리 동작들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 내장될 수 있다. 프로세서(1210)는 이러한 코프로세서 명령어들을 부속된 코프로세서(1245)에 의해 실행되어야 하는 타입인 것으로 인식한다. 따라서, 프로세서(1210)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 상호접속 상에서 코프로세서(1245)로 제공한다. 코프로세서(1245)는 수신된 코프로세서 명령어들을 수락 및 실행한다.
이제, 도 13을 참조하면, 본 발명의 일 실시예에 따른 제1의 더 구체적인 예시적인 시스템(1300)의 블록도가 도시된다. 도 13에 도시된 바와 같이, 멀티프로세서 시스템(1300)은 점대점 상호접속 시스템이며, 점대점 상호접속(1350)을 통해 결합된 제1 프로세서(1370) 및 제2 프로세서(1380)를 포함한다. 프로세서들(1370, 1380) 각각은 프로세서(1100)의 소정 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1370, 1380)은 각각 프로세서들(1210, 1215)이고, 코프로세서(1338)는 코프로세서(1245)이다. 다른 실시예에서, 프로세서들(1370, 1380)은 각각 프로세서들(1210, 1215)이다.
프로세서들(1370, 1380)은 각각 통합 메모리 제어기(IMC) 유닛들(1372, 1382)을 포함하는 것으로 도시된다. 프로세서(1370)는 또한 그의 버스 제어기 유닛들의 일부로서 점대점(P-P) 인터페이스들(1376, 1378)을 포함하며, 유사하게 제2 프로세서(1380)는 P-P 인터페이스들(1386, 1388)을 포함한다. 프로세서들(1370, 1380)은 P-P 인터페이스 회로들(1378, 1388)을 이용하여 점대점(P-P) 인터페이스(1350)를 통해 정보를 교환할 수 있다. 도 13에 도시된 바와 같이, IMC들(1372, 1382)은 각각의 프로세서들에 국지적으로 부착된 메인 메모리의 부분들일 수 있는 각각의 메모리들, 즉 메모리(1332) 및 메모리(1334)에 프로세서들을 결합한다.
프로세서들(1370, 1380)은 각각 점대점 인터페이스 회로들(1376, 1394, 1386, 1398)을 이용하여 개별 P-P 인터페이스들(1352, 1354)을 통해 칩셋(1390)과 정보를 교환할 수 있다. 칩셋(1390)은 옵션으로서 고성능 인터페이스(1339)를 통해 코프로세서(1338)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1338)는 특수 목적 프로세서, 예를 들어 고처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 내장 프로세서 등이다.
공유 캐시(도시되지 않음)가 프로세서 내에 포함될 수 있거나, 양 프로세서 밖에 포함되지만 P-P 상호접속을 통해 프로세서들과 접속될 수 있으며, 따라서 어느 하나의 프로세서 또는 양 프로세서의 로컬 캐시 정보는 프로세서가 저전력 모드에 있는 경우에 공유 캐시에 저장될 수 있다.
칩셋(1390)은 인터페이스(1396)를 통해 제1 버스(1316)에 결합될 수 있다. 일 실시예에서, 제1 버스(1316)는 주변 컴포넌트 상호접속(PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 한정되지 않는다.
도 13에 도시된 바와 같이, 다양한 I/O 디바이스들(1314)이 제1 버스(1316)에 결합될 수 있으며, 이와 함께 버스 브리지(1318)가 제1 버스(1316)를 제2 버스(1320)에 결합한다. 일 실시예에서, 하나 이상의 추가적인 프로세서(들)(1315), 예를 들어 코프로세서, 고처리량 MIC 프로세서, GPGPU, 가속기(예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛 등), 필드 프로그래머블 게이트 어레이 또는 임의의 다른 프로세서가 제1 버스(1316)에 결합된다. 일 실시예에서, 제2 버스(1320)는 로우 핀 카운트(LPC) 버스일 수 있다. 예를 들어 키보드 및/또는 마우스(1322), 통신 디바이스들(1327) 및 저장 유닛(1328), 예를 들어 일 실시예에서 명령어들/코드 및 데이터(1330)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스를 포함하는 다양한 디바이스들이 제2 버스(1320)에 결합될 수 있다. 또한, 오디오 I/O(1324)가 제2 버스(1320)에 결합될 수 있다. 다른 아키텍처들이 가능하다는 점에 유의한다. 예를 들어, 도 13의 점대점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처들을 구현할 수 있다.
이제, 도 14를 참조하면, 본 발명의 일 실시예에 따른 제2의 더 구체적인 예시적인 시스템(1400)이 도시된다. 도 13 및 14에서 동일한 요소들은 동일한 참조 번호들을 가지며, 도 13의 소정 양태들은 도 14의 다른 양태들을 불명확하게 하지 않기 위해 도 14로부터 제외되었다.
도 14는 프로세서들(1370, 1380)이 각각 통합 메모리 및 I/O 제어 논리("CL")(1372, 1382)를 포함할 수 있다는 것을 나타낸다. 따라서, CL(1372, 1382)은 통합 메모리 제어기 유닛들을 포함하며, I/O 제어 논리를 포함한다. 도 14는 메모리들(1332, 1334)이 CL(1372, 1382)에 결합될 뿐만 아니라, I/O 디바이스들(1414)도 제어 논리(1372, 1382)에 결합되는 것을 나타낸다. 레거시 I/O 디바이스들(1415)은 칩셋(1390)에 결합된다.
이제, 도 15를 참조하면, 본 발명의 일 실시예에 따른 SoC(1500)의 블록도가 도시된다. 도 11의 유사한 요소들은 동일한 참조 번호들을 갖는다. 또한, 점선 박스들은 더 진보된 SoC들 상의 옵션인 특징들이다. 도 15에서, 상호접속 유닛(들)(1502)은 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1106)을 포함하는 애플리케이션 프로세서(1510); 시스템 에이전트 유닛(1110); 버스 제어기 유닛(들)(1116); 통합 메모리 제어기 유닛(들)(1114); 통합 그래픽 논리, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1520)의 세트; 정적 랜덤 액세스 메모리(SRAM) 유닛(1530); 직접 메모리 액세스(DMA) 유닛(1532); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(1540)에 결합된다. 일 실시예에서, 코프로세서(들)(1520)는 특수 목적 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고처리량 MIC 프로세서, 내장 프로세서 등을 포함한다.
본 명세서에서 설명되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근법들의 조합에서 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함하는) 저장 시스템, 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그래밍 가능한 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 13에 도시된 코드(1330)와 같은 프로그램 코드는 입력 명령어들에 적용되어, 본 명세서에서 설명되는 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 하나 이상의 출력 디바이스에 공지 방식으로 적용될 수 있다. 본원의 목적을 위해, 처리 시스템은 예를 들어 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 원할 경우에 어셈블리 또는 기계 언어로도 구현될 수 있다. 사실상, 본 명세서에서 설명되는 메커니즘들은 범위에 있어서 임의의 특정 프로그래밍 언어로 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태는 프로세서 내의 다양한 논리를 나타내는 기계 판독 가능 매체 상에 저장되는 대표적인 명령어들에 의해 구현될 수 있으며, 이러한 명령어들은 기계에 의해 판독될 때 기계로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 논리를 제조하게 한다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 기계 판독 가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 제공되어, 논리 또는 프로세서를 실제로 제조하는 제조 기계들 내로 로딩될 수 있다.
그러한 기계 판독 가능 저장 매체들은 기계 또는 디바이스에 의해 제조 또는 형성되는 물건들의 비일시적 유형 배열들을 포함할 수 있지만, 이에 한정되지 않으며, 이들은 저장 매체들, 예를 들어 하드 디스크들, 플로피 디스크들, 광 디스크들, 컴팩트 디스크 판독 전용 메모리들(CD-ROM들), 재기록 가능 컴팩트 디스크들(CD-RW들) 및 광자기 디스크들을 포함하는 임의의 다른 타입의 디스크, 반도체 디바이스들, 예를 들어 판독 전용 메모리들(ROM들), 랜덤 액세스 메모리들(RAM들), 예를 들어 동적 랜덤 액세스 메모리들(DRAM들), 정적 랜덤 액세스 메모리들(SRAM들), 소거 및 프로그래밍 가능 판독 전용 메모리들(EPROM들), 플래시 메모리들, 전기적으로 소거 및 프로그래밍 가능한 판독 전용 메모리들(EEPROM들), 상변화 메모리(PCM), 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 타입의 매체들을 포함할 수 있다.
따라서, 본 발명의 실시예들은 본 명세서에서 설명되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는 하드웨어 기술 언어(HDL)와 같은 명령어들을 포함하거나 설계 데이터를 포함하는 비일시적 유형의 기계 판독 가능 매체들도 포함한다. 그러한 실시예들은 프로그램 제품들로도 지칭될 수 있다.
(이진 번역, 코드 변형 등을 포함하는) 에뮬레이션
일부 예들에서는, 명령어 컨버터를 이용하여, 소스 명령어 세트로부터의 명령어를 타겟 명령어 세트로 변환할 수 있다. 예를 들어, 명령어 컨버터는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 이진 번역, 동적 컴파일을 포함하는 동적 이진 번역을 이용하여) 번역, 변형, 에뮬레이션 또는 변환할 수 있다. 명령어 컨버터는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합에서 구현될 수 있다. 명령어 컨버터는 프로세서 상에 있거나, 프로세서 밖에 있거나, 일부는 프로세서 상에 그리고 일부는 프로세서 밖에 있을 수 있다.
도 16은 본 발명의 실시예들에 따른 소스 명령어 세트 내의 이진 명령어들을 타겟 명령어 세트 내의 이진 명령어들로 변화하기 위한 소프트웨어 명령어 컨버터의 사용을 대비시키는 블록도이다. 도시된 실시예에서, 명령어 컨버터는 소프트웨어 컨버터이지만, 대안으로서 명령어 컨버터는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합에서 구현될 수 있다. 도 16은 하이 레벨 언어(1602)의 프로그램을 x86 컴파일러(1604)를 이용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어(1616)를 갖는 프로세서에 의해 고유하게 실행될 수 있는 x86 이진 코드(1606)를 생성할 수 있다는 것을 나타낸다. 적어도 하나의 x86 명령어 세트 코어(1616)를 갖는 프로세서는 적어도 하나의 x86 명령어 세트를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위하여 (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 실질적 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되는 것을 목적으로 하는 애플리케이션들 또는 다른 소프트웨어의 객체 코드 버전들을 적절히 실행 또는 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1604)는 추가적인 링크 처리를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어(1616)를 갖는 프로세서 상에서 실행될 수 있는 x86 이진 코드(1606)(예로서, 객체 코드)를 생성하도록 동작할 수 있는 컴파일러를 나타낸다. 유사하게, 도 16은 하이 레벨 언어(1602)의 프로그램을 대안적인 명령어 세트 컴파일러(1608)를 이용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어(1614)를 갖지 않는 프로세서(예로서, CA 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트를 실행하고/하거나 CA 서니베일의 ARM 홀딩스의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 고유하게 실행될 수 있는 대안적인 명령어 세트 이진 코드(1610)를 생성할 수 있다는 것을 나타낸다. 명령어 컨버터(1612)는 x86 이진 코드(1606)를, x86 명령어 세트 코어(1614)를 갖지 않는 프로세서에 의해 고유하게 실행될 수 있는 코드로 변환하는 데 사용된다. 이러한 변환된 코드는 대안적인 명령어 세트 이진 코드(1610)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 컨버터를 제조하기 어렵기 때문이며, 그러나 변환된 코드는 일반적인 동작을 완수하며, 대안 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 컨버터(1612)는 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 이진 코드(1606)를 실행할 수 있게 하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.
도 3-7 중 임의의 도면에 대해 설명된 컴포넌트들, 특징들 및 상세들은 옵션으로서 도 1-2 중 임의의 도면에서도 사용될 수 있다. 더욱이, 본 명세서에서 임의의 장치에 대해 설명되는 컴포넌트들, 특징들 및 상세들은 실시예들에서 그러한 장치에 의해 그리고/또는 그 안에서 수행될 수 있는 본 명세서에서 설명되는 임의의 방법들에서도 옵션으로서 사용될 수 있다.
실시예들
아래의 예들은 추가적인 실시예들과 관련된다. 예들 내의 상세들은 하나 이상의 실시예들 내의 어느 곳에서나 사용될 수 있다.
예 1은 프로세서이다. 프로세서는 복수의 논리 프로세서를 포함한다. 프로세서는 복수의 논리 프로세서 중 제1 논리 프로세서도 포함하며, 제1 논리 프로세서는 메모리에 대한 액세스들을 동기화하는 메모리 액세스 동기화 명령어를 포함하는 소프트웨어를 실행한다. 프로세서는 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지하기 위한 메모리 액세스 동기화 완화 논리도 포함한다.
예 2는 예 1의 내용을 포함하며, 옵션으로서 프로세서는 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하기 위한 하나 이상의 아키텍처-가시 비트를 갖는다.
예 3은 예 2의 내용을 포함하며, 옵션으로서 하나 이상의 아키텍처-가시 비트는 소프트웨어에 의해 액세스 가능하여, 소프트웨어는 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하도록 하나 이상의 아키텍처-가시 비트를 변경하는 것이 가능하다.
예 4는 예 2의 내용을 포함하며, 옵션으로서 하나 이상의 아키텍처-가시 비트는 메모리에 대응하고, 제2의 상이한 메모리에 대응하는 하나 이상의 아키텍처-가시 비트의 다른 세트를 더 포함한다.
예 5는 예 1-4 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 펜스 명령어, 배리어 명령어 및 록 명령어로부터 선택되고, 메모리 액세스 동기화 완화 논리는 메모리 액세스 동기화 명령어를 비동작(NOP)으로 변환하기 위한 논리를 포함한다.
예 6은 예 1-4 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 펜스 명령어 및 배리어 명령어로부터 선택되고, 메모리 액세스 동기화 완화 논리는 펜스 명령어 및 배리어 명령어 중 대응하는 명령어의 실행을 생략하기 위한 메모리 서브시스템의 논리를 포함한다.
예 7은 예 1-4 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 조건부 로딩 명령어 및 조건부 저장 명령어로부터 선택된 조건부 메모리 액세스 명령어를 포함하고, 메모리 액세스 동기화 완화 논리는 조건부 메모리 액세스 명령어를 대응하는 무조건 메모리 액세스 명령어로 변환하기 위한 논리를 포함한다.
예 8은 예 1-4 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 판독-변경-기록 명령어, 비교 및 교체 명령어, 테스트 및 설정 명령어, 및 명령어들의 로딩-링크/저장-조건부 쌍 중 저장-조건부 명령어로부터 선택되고, 메모리 액세스 동기화 완화 논리는 메모리 액세스 동기화 명령어를 저장 및 기록으로부터 선택된 명령어로 변환하기 위한 논리를 포함한다.
예 9는 예 1-4 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 조건부 분기 명령어를 포함하고, 메모리 액세스 동기화 완화 논리는 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 조건부 분기가 특정 방식으로 예측되게 하기 위한 분기 예측기의 논리를 포함한다.
예 10은 프로세서에서의 방법이다. 이 방법은 복수의 논리 프로세서 중 제1 논리 프로세서에 대한 명령어들의 세트를 인출하는 단계를 포함한다. 명령어들의 세트는 메모리에 대한 액세스들을 동기화하기 위한 메모리 액세스 동기화 명령어를 포함한다. 이 방법은 메모리 액세스 동기화 명령어의 동기화를 고려하지 않고서 제1 논리 프로세서로부터 메모리에 액세스하는 단계도 포함한다.
예 11은 예 10의 내용을 포함하며, 옵션으로서 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하는 하나 이상의 아키텍처-가시 비트를 검사함으로써 프로세서가 완화된 메모리 액세스 동기화 모드에 있는 것으로 결정하는 단계를 더 포함한다.
예 12는 예 11의 내용을 포함하며, 옵션으로서 소프트웨어가 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하도록 하나 이상의 아키텍처-가시 비트를 변경하는 단계를 더 포함한다.
예 13은 예 10의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지하는 단계를 더 포함한다.
예 14는 예 10의 내용을 포함하며, 옵션으로서 인출하는 단계는 펜스 명령어, 배리어 명령어 및 록 명령어로부터 선택된 메모리 액세스 동기화 명령어를 인출하는 단계를 포함하고, 메모리 액세스 동기화 명령어를 비동작(NOP)으로 변환하는 단계를 더 포함한다.
예 15는 예 10의 내용을 포함하며, 옵션으로서 메모리 액세스 동기화 명령어는 펜스 명령어 및 배리어 명령어로부터 선택된 명령어를 포함하고, 펜스 명령어 및 배리어 명령어 중 대응하는 명령어의 실행을 생략하는 단계를 더 포함한다.
예 16은 예 10의 내용을 포함하며, 옵션으로서 인출하는 단계는 판독-변경-기록 명령어, 비교 및 교체 명령어, 테스트 및 설정 명령어, 및 명령어들의 로딩-링크/저장-조건부 쌍 중 저장-조건부 명령어로부터 선택된 명령어인 메모리 액세스 동기화 명령어를 인출하는 단계를 포함하고, 조건부 메모리 액세스 명령어를 저장 및 기록으로부터 선택된 명령어로 변환하는 단계를 더 포함한다.
예 17은 예 10의 내용을 포함하며, 옵션으로서 인출하는 단계는 조건부 로딩 명령어 및 조건부 저장 명령어로부터 선택된 조건부 메모리 액세스 명령어인 메모리 액세스 동기화 명령어를 인출하는 단계를 포함하고, 조건부 메모리 액세스 명령어를 대응하는 무조건 메모리 액세스 명령어로 변환하는 단계를 더 포함한다.
예 18은 예 10의 내용을 포함하며, 옵션으로서 인출하는 단계는 조건부 분기 명령어인 메모리 액세스 동기화 명령어를 인출하는 단계를 포함하고, 프로세서가 완화된 메모리 액세스 동기화 모드에 있는 것에 기초하여 조건부 분기를 예측하는 단계를 더 포함한다.
예 19는 상호접속을 포함하는 명령어들을 처리하기 위한 시스템이다. 시스템은 상호접속과 결합된 프로세서도 포함한다. 시스템은 상호접속과 결합된 동적 랜덤 액세스 메모리(DRAM)도 포함한다. DRAM은 기계에 의해 실행될 때 기계로 하여금 동작들을 수행하게 하는 명령어들을 저장한다. 동작들은 프로세서의 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하는 것을 포함한다. 동작들은 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가된다는 것을 지시하도록 프로세서의 하나 이상의 아키텍처-가시 비트를 변경하는 것도 포함한다. 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가될 때, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지한다.
예 20은 예 19의 내용을 포함하며, 옵션으로서 명령어들은 운영 체제의 명령어들을 포함한다.
예 21은 예 19-20 중 어느 하나의 예의 내용을 포함하며, 옵션으로서 명령어들은 어떠한 다른 논리 프로세서도 메모리에 액세스하지 않을 때 기계로 하여금 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하게 하는 명령어들을 포함하며, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지한다.
예 22는 비일시적 기계 판독 가능 저장 매체를 포함하는 제조물이다. 비일시적 기계 판독 가능 저장 매체는 기계에 의해 실행되는 경우에 기계로 하여금 동작들을 수행하게 하는 명령어들을 저장한다. 동작들은 기계의 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하는 것을 포함한다. 동작들은 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가된다는 것을 지시하도록 기계의 하나 이상의 아키텍처-가시 비트를 변경하는 것을 포함한다. 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가될 때, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지한다.
예 23은 예 22의 내용을 포함하며, 옵션으로서 명령어들은 어떠한 다른 논리 프로세서도 메모리에 액세스하지 않을 때 기계로 하여금 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하게 하는 명령어들을 포함하며, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지한다.
예 24는 예 22-23 중 어느 한 예의 내용을 포함하며, 옵션으로서 명령어들은 운영 체제의 명령어들을 포함한다.
예 25는 프로세서이다. 프로세서는 복수의 논리 프로세서 중 제1 논리 프로세서에 대한 명령어들을 세트를 인출하기 위한 인출 유닛을 포함한다. 명령어들의 세트는 메모리에 대한 액세스들을 동기화하기 위한 메모리 액세스 동기화 명령어를 포함한다. 프로세서는 메모리 액세스 동기화 명령어의 메모리 액세스 동기화를 방지하기 위한 수단도 포함한다.
예 26은 장치이다. 장치는 기계의 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하기 위한 수단을 포함한다. 장치는 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가된다는 것을 지시하도록 기계의 하나 이상의 아키텍처-가시 비트를 변경하기 위한 수단도 포함한다. 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가될 때, 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 메모리에 대한 액세스들을 동기화하는 것을 방지한다.
예 27은 예 10-18 중 어느 하나의 예의 방법을 수행하기 위한 장치이다.
예 28은 예 10-18 중 어느 하나의 예의 방법을 수행하기 위한 수단을 포함하는 장치이다.
예 29는 실질적으로 본 명세서에서 설명되는 바와 같은 방법을 수행하기 위한 장치이다.
예 30은 실질적으로 본 명세서에서 설명되는 바와 같은 방법을 수행하기 위한 수단을 포함하는 장치이다.
설명 및 청구항들에서, 용어 "결합" 및 "접속"이 이들의 파생어들과 함께 사용되었을 수 있다. 이러한 용어들은 서로에 대한 동의어들인 것을 의도하지 않는다. 오히려, 특정 실시예들에서, "접속"은 둘 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉한다는 것을 지시하는 데 사용될 수 있다. "결합"은 둘 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "결합"은 둘 이상의 요소가 서로 직접 접촉하지는 않지만, 여전히 서로 협력하거나 상호작용한다는 것도 의미할 수 있다. 예를 들어, 컴포넌트들은 하나 이상의 개재된 컴포넌트를 통해 함께 결합될 수 있다. 도면들에서, 화살표들은 접속들 및 결합들을 나타내는 데 사용된다.
설명 및 청구항들에서, 용어 "논리"가 사용되었을 수 있다. 본 명세서에서 사용될 때, 논리는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 같은 모듈을 포함할 수 있다. 논리의 예는 집적 회로, 주문형 집적 회로, 아날로그 회로, 디지털 회로, 프로그래밍된 논리 디바이스, 명령어들을 포함하는 메모리 디바이스 등을 포함한다. 일부 실시예들에서, 하드웨어 논리는 트랜지스터들 및/또는 게이트들을 잠재적으로 다른 회로 컴포넌트들과 함께 포함할 수 있다.
용어 "및/또는"이 사용되었을 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 하나 또는 나머지 또는 양자를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 둘 다를 의미한다).
위의 설명에서는 설명의 목적으로 본 발명의 실시예들의 충분한 이해를 제공하기 위해 다양한 특정 상세들이 설명되었다. 그러나, 이러한 특정 상세 없이도 하나 이상의 다른 실시예들이 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 설명되는 특정 실시예들은 본 발명을 한정하는 것이 아니라 실시예들을 통해 본 발명을 설명하기 위해 제공된다. 본 발명의 범위는 특정 예들에 의해서가 아니라 청구항들에 의해서만 결정되어야 한다. 다른 예들에서는 설명의 이해를 불명확하게 하지 않기 위해 공지 회로들, 구조들, 디바이스들 및 동작들은 블록도 형태로 또는 상세 없이 도시되었다.
적절한 것으로 간주되는 경우, 참조 번호들 또는 참조 번호들의 끝 부분들은 달리 지정되거나 분명하지 않는 한은 옵션으로서 유사하거나 동일한 특성들을 가질 수 있는 대응하거나 유사한 요소들을 지시하기 위해 도면들 사이에서 반복되었다. 일부 예들에서, 다수의 컴포넌트가 설명된 때, 이들은 단일 컴포넌트로 통합될 수 있다. 다른 예들에서, 단일 컴포넌트가 설명된 경우, 이것은 다수의 컴포넌트로 분할될 수 있다.
다양한 동작들 및 방법들이 설명되었다. 방법들 중 일부는 흐름도들에서 비교적 기본적인 형태로 설명되었지만, 동작들은 옵션으로서 방법들에 추가되고/되거나 그들로부터 제거될 수 있다. 또한, 흐름도들은 실시예들에 따른 동작들의 특정 순서를 나타내지만, 그러한 특정 순서는 예시적이다. 대안 실시예들은 옵션으로서 동작들을 상이한 순서로 수행하거나, 소정의 동작들을 결합하거나, 소정의 동작들을 오버랩하거나, 기타 등등일 수 있다.
일부 실시예들은 기계 판독 가능 매체를 포함하는 제조물(예로서, 컴퓨터 프로그램 제품)을 포함한다. 매체는 기계에 의해 판독될 수 있는 형태로 정보를 제공, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 기계 판독 가능 매체는 기계에 의해 실행되는 경우에 그리고/또는 실행될 때 기계로 하여금 본 명세서에서 개시되는 하나 이상의 동작들, 방법들 또는 기술들을 수행하게 하고/하거나 그들을 수행하는 기계를 제공하도록 동작할 수 있는 하나 이상의 명령어들을 제공하거나 저장할 수 있다.
일부 실시예들에서, 기계 판독 가능 매체는 유형 및/또는 비일시적 기계 판독 가능 저장 매체를 포함할 수 있다. 예를 들어, 유형 및/또는 비일시적 기계 판독 가능 저장 매체는 플로피 디스켓, 광학 저장 매체, 광 디스크, 광학 데이터 저장 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, 판독 전용 메모리(ROM), 프로그래밍 가능 ROM(PROM), 소거 및 프로그래밍 가능 ROM(EPROM), 전기적으로 소거 및 프로그래밍 가능한 ROM(EEPROM), 랜덤 액세스 메모리(RAM), 정적 RAM(SRAM), 동적 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 저장 재료, 비휘발성 메모리, 비휘발성 데이터 저장 디바이스, 비일시적 메모리, 비일시적 데이터 저장 디바이스 등을 포함할 수 있다. 비일시적 기계 판독 가능 저장 매체는 일시적 전파 신호로 구성되지 않는다. 다른 실시예에서, 기계 판독 가능 매체는 일시적 기계 판독 가능 통신 매체, 예를 들어 전기, 광, 음향 또는 다른 형태의 전파 신호들, 예를 들어 반송파, 적외선 신호, 디지털 신호 등을 포함할 수 있다.
적절한 기계들의 예는 범용 프로세서, 특수 목적 프로세서, 명령어 처리 장치, 디지털 논리 회로, 집적 회로 등을 포함하지만 이에 한정되지 않는다. 적절한 기계들의 또 다른 예는 그러한 프로세서, 명령어 처리 장치, 디지털 논리 회로 또는 집적 회로를 포함하는 컴퓨팅 디바이스들 및 기타 전자 디바이스들을 포함한다. 그러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예는 데스크탑 컴퓨터, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 넷북, 스마트폰, 셀룰러 전화, 서버, 네트워크 디바이스(예로서, 라우터 및 스위치), 이동 인터넷 디바이스(MID), 미디어 플레이어, 스마트 텔레비전, 넷톱(nettop), 셋톱 박스 및 비디오 게임 제어기를 포함하지만 이에 한정되지 않는다.
본 명세서 전반에서의 예를 들어 "하나의 실시예", "일 실시예" 또는 "하나 이상의 실시예"에 대한 참조는 특정 특징이 본 발명의 실시에 포함될 수 있다는 것을 의미한다는 것도 알아야 한다. 유사하게, 설명에서 개시를 간소화하고 다양한 발명의 양태들의 이해를 돕기 위해 다양한 특징들은 때때로 단일 실시예, 도면 또는 그의 설명 내에 함께 그룹화된다는 것을 알아야 한다. 그러나, 이러한 개시 방법은 본 발명이 각각의 청구항 내에 명시적으로 기재된 것보다 많은 특징을 필요로 한다는 의도를 나타내는 것으로 해석되지 않아야 한다. 오히려, 아래의 청구항들이 나타내듯이, 본 발명의 양태들은 단일의 개시된 실시예의 모든 특징들보다 적은 특징 내에 존재할 수 있다. 따라서, 상세한 설명에 이어지는 청구항들은 이러한 상세한 설명 내에 명백히 포함되며, 각각의 청구항은 본 발명의 개별 실시예로서 그 자신에 의거한다.
Claims (31)
- 프로세서로서,
복수의 논리 프로세서;
상기 복수의 논리 프로세서 중 제1 논리 프로세서 - 상기 제1 논리 프로세서는 메모리의 적어도 일부에 대한 액세스들을 동기화하는 메모리 액세스 동기화 명령어를 포함하는 소프트웨어를 실행하고, 상기 메모리 액세스 동기화 명령어는 판독-변경-기록 명령어, 비교 및 교체 명령어, 테스트 및 설정 명령어, 및 명령어들의 로딩-링크/저장-조건부 쌍 중 저장-조건부 명령어로부터 선택됨 -; 및
상기 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 상기 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하기 위한 메모리 액세스 동기화 완화 논리 - 상기 메모리 액세스 동기화 완화 논리는 상기 메모리 액세스 동기화 명령어를 저장 및 기록으로부터 선택된 명령어로 변환하기 위한 논리를 포함함 -
를 포함하는 프로세서. - 제1항에 있어서,
상기 프로세서는 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하기 위한 하나 이상의 아키텍처-가시 비트(architecturally-visible bit)를 갖는 프로세서. - 제2항에 있어서,
상기 하나 이상의 아키텍처-가시 비트는 소프트웨어에 의해 액세스 가능하여, 상기 소프트웨어는 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하도록 상기 하나 이상의 아키텍처-가시 비트를 변경하는 것이 가능한 프로세서. - 제2항에 있어서,
상기 하나 이상의 아키텍처-가시 비트는 상기 메모리의 상기 적어도 일부에 대응하고, 상기 메모리의 제2의 상이한 부분에 대응하는 하나 이상의 아키텍처-가시 비트의 다른 세트를 더 포함하는 프로세서. - 삭제
- 삭제
- 프로세서로서,
복수의 논리 프로세서;
상기 복수의 논리 프로세서 중 제1 논리 프로세서 - 상기 제1 논리 프로세서는 메모리의 적어도 일부에 대한 액세스들을 동기화하는 메모리 액세스 동기화 명령어를 포함하는 소프트웨어를 실행하고, 상기 메모리 액세스 동기화 명령어는 조건부 로딩 명령어 및 조건부 저장 명령어로부터 선택된 조건부 메모리 액세스 명령어를 포함함 -; 및
상기 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 상기 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하기 위한 메모리 액세스 동기화 완화 논리 - 상기 메모리 액세스 동기화 완화 논리는 상기 조건부 메모리 액세스 명령어를 대응하는 무조건 메모리 액세스 명령어로 변환하기 위한 논리를 포함함 -
를 포함하는 프로세서. - 삭제
- 삭제
- 프로세서에서의 방법으로서,
복수의 논리 프로세서 중 제1 논리 프로세서에 대한 명령어들의 세트를 인출하는 단계 - 상기 명령어들의 세트는 메모리의 적어도 일부에 대한 액세스들의 동기화를 야기하기 위한 메모리 액세스 동기화 명령어를 포함하고, 상기 인출하는 단계는 조건부 로딩 명령어 및 조건부 저장 명령어로부터 선택된 조건부 메모리 액세스 명령어인 상기 메모리 액세스 동기화 명령어를 인출하는 단계를 포함함 -;
상기 조건부 메모리 액세스 명령어를 대응하는 무조건 메모리 액세스 명령어로 변환하는 단계; 및
상기 메모리 액세스 동기화 명령어의 동기화를 고려하지 않고서 상기 제1 논리 프로세서로부터 상기 메모리의 상기 적어도 일부에 액세스하는 단계
를 포함하는 방법. - 제10항에 있어서,
상기 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하는 하나 이상의 아키텍처-가시 비트를 검사함으로써 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있는 것으로 결정하는 단계를 더 포함하는 방법. - 제11항에 있어서,
상기 프로세서가 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하도록 상기 하나 이상의 아키텍처-가시 비트를 변경하는 소프트웨어를 더 포함하는 방법. - 제10항에 있어서,
상기 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하는 단계를 더 포함하는 방법. - 삭제
- 삭제
- 프로세서에서의 방법으로서,
복수의 논리 프로세서 중 제1 논리 프로세서에 대한 명령어들의 세트를 인출하는 단계 - 상기 명령어들의 세트는 메모리의 적어도 일부에 대한 액세스들의 동기화를 야기하기 위한 메모리 액세스 동기화 명령어를 포함하고, 상기 인출하는 단계는 판독-변경-기록 명령어, 비교 및 교체 명령어, 테스트 및 설정 명령어, 및 명령어들의 로딩-링크/저장-조건부 쌍 중 저장-조건부 명령어로부터 선택된 명령어인 상기 메모리 액세스 동기화 명령어를 인출하는 단계를 포함함 -;
조건부 메모리 액세스 명령어를 저장 및 기록으로부터 선택된 명령어로 변환하는 단계; 및
상기 메모리 액세스 동기화 명령어의 동기화를 고려하지 않고서 상기 제1 논리 프로세서로부터 상기 메모리의 상기 적어도 일부에 액세스하는 단계
를 포함하는 방법. - 삭제
- 삭제
- 명령어들을 처리하기 위한 시스템으로서,
상호접속;
상기 상호접속과 결합된 프로세서; 및
상기 상호접속과 결합된 동적 랜덤 액세스 메모리(DRAM)
를 포함하고,
상기 DRAM은, 기계에 의해 실행될 때 상기 기계로 하여금,
어떠한 다른 논리 프로세서도 메모리의 적어도 일부에 액세스하지 않을 때 상기 프로세서의 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하는 동작; 및
상기 제1 논리 프로세서가 상기 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가된다는 것을 지시하도록 상기 프로세서의 하나 이상의 아키텍처-가시 비트를 변경하는 동작
을 포함하는 동작들을 수행하게 하는 명령어들을 저장하고,
상기 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가될 때, 상기 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하는 시스템. - 제19항에 있어서,
상기 명령어들은 운영 체제의 명령어들을 포함하는 시스템. - 삭제
- 명령어들을 저장한 비일시적 기계 판독 가능 저장 매체로서,
상기 명령어들은, 기계에 의해 실행되는 경우에, 상기 기계로 하여금,
어떠한 다른 논리 프로세서도 메모리의 적어도 일부에 액세스하지 않을 때 상기 기계의 복수의 논리 프로세서 중 제1 논리 프로세서가 완화된 메모리 액세스 동기화 모드에서 동작하는 것을 허가하기로 결정하는 동작; 및
상기 제1 논리 프로세서가 상기 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가된다는 것을 지시하도록 상기 기계의 하나 이상의 아키텍처-가시 비트를 변경하는 동작
을 포함하는 동작들을 수행하게 하고,
상기 완화된 메모리 액세스 동기화 모드에서 동작하는 것이 허가될 때, 상기 제1 논리 프로세서는 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하는 비일시적 기계 판독 가능 저장 매체. - 삭제
- 제7항에 있어서,
상기 프로세서는 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하기 위한 하나 이상의 아키텍처-가시 비트를 갖는 프로세서. - 제24항에 있어서,
상기 하나 이상의 아키텍처-가시 비트는 소프트웨어에 의해 액세스 가능하여, 상기 소프트웨어는 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하도록 상기 하나 이상의 아키텍처-가시 비트를 변경하는 것이 가능한 프로세서. - 제24항에 있어서,
상기 하나 이상의 아키텍처-가시 비트는 상기 메모리의 상기 적어도 일부에 대응하고, 상기 메모리의 제2의 상이한 부분에 대응하는 하나 이상의 아키텍처-가시 비트의 다른 세트를 더 포함하는 프로세서. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 프로세서는 어떠한 다른 논리 프로세서도 상기 메모리의 상기 적어도 일부에 액세스하지 않을 때 상기 완화된 메모리 액세스 동기화 모드에 있게 되는 프로세서. - 제7항 및 제24항 내지 제26항 중 어느 한 항에 있어서,
상기 프로세서는 어떠한 다른 논리 프로세서도 상기 메모리의 상기 적어도 일부에 액세스하지 않을 때 상기 완화된 메모리 액세스 동기화 모드에 있게 되는 프로세서. - 프로세서로서,
복수의 논리 프로세서;
상기 복수의 논리 프로세서 중 제1 논리 프로세서 - 상기 제1 논리 프로세서는 메모리의 적어도 일부에 대한 액세스들을 동기화하는 메모리 액세스 동기화 명령어를 포함하는 소프트웨어를 실행함 -;
상기 프로세서가 완화된 메모리 액세스 동기화 모드에 있을 때 상기 메모리 액세스 동기화 명령어가 상기 메모리의 상기 적어도 일부에 대한 액세스들을 동기화하는 것을 방지하기 위한 메모리 액세스 동기화 완화 논리 - 상기 프로세서는 어떠한 다른 논리 프로세서도 상기 메모리의 상기 적어도 일부에 액세스하지 않을 때 상기 완화된 메모리 액세스 동기화 모드에 있게 됨 -; 및
소프트웨어에 의해 액세스 가능하고, 상기 프로세서가 상기 완화된 메모리 액세스 동기화 모드에 있다는 것을 지시하는 하나 이상의 아키텍처-가시 비트
를 포함하는 프로세서. - 제29항에 있어서,
상기 메모리 액세스 동기화 명령어는 판독-변경-기록 명령어, 비교 및 교체 명령어, 테스트 및 설정 명령어, 및 명령어들의 로딩-링크/저장-조건부 쌍 중 저장-조건부 명령어로부터 선택되고, 상기 메모리 액세스 동기화 완화 논리는 상기 메모리 액세스 동기화 명령어를 저장 및 기록으로부터 선택된 명령어로 변환하기 위한 논리를 포함하는 프로세서. - 제29항에 있어서,
상기 메모리 액세스 동기화 명령어는 조건부 로딩 명령어 및 조건부 저장 명령어로부터 선택된 조건부 메모리 액세스 명령어를 포함하고, 상기 메모리 액세스 동기화 완화 논리는 상기 조건부 메모리 액세스 명령어를 대응하는 무조건 메모리 액세스 명령어로 변환하기 위한 논리를 포함하는 프로세서.
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