JPH04133170A - マイクロプロセッサ中央処理ユニットに結合される算術計算演算モジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は　マイクロプロセッサ　中央処理ユニットと共
に集積された計算プロセッシング　モジュール　ユニッ
トで、次の一般式によって演算を行うシーケンサと、読
出／書込ワーキング　メモリとを有し、Ｂ＝ａ−Ｘ十Ｔ ここにおいて、Ｂ、Ｘ及びＴはマルチビット長の整数で
、かつこれらのマルチビット長に比較して小さいｍ・ビ
ット　フォルマットを有するオペランドであり、前記演
算は連続する計算ステップのシーケンスによって実行さ
れ、各計算ステップは、オペランドに関連の他のオペラ
ンドを組合せ、これらのオペランドの各々は、前記マル
チビット長に比較して小さなｎ・ビット　フォルマット
を有し、かつ整数Ｘ、Ｔそれぞれよりｎ個の連続するビ
ットの部分を相互に排他的な増加する順で見て重要度ｉ
のランクにそれぞれ位置し、同じ重要度ランクのかつ完
全な結果Ｂの相互に排他的な部分のｎ・ビットの他の部
分を同じく形成する部分的結果ｂｉを蓄積するものであ
り、前記プロセシング　モジュールは、オペランドａ、
　　ｘ、、　　ｔ、に対する入力と、結果ｂｉに対する
出力と、積ａ・ｘｉを形成す１１　　　　　　　　　　
　　　　　　　　　　　　１　　　　　　　　　　　　
　　　　　　　　　　　　　するマルチプライヤで、そ
の後に第１加算器と第２加算器の直列配置が後続するマ
ルチプライヤとを有し、第２加算器は結果ｂｉに生ずる
ｎ・ビットの最下位部分と最上位部分とに分割しうる部
分的演算結果を供給し、オペランドＬ、は１つの加算器
の入力の１つに供給され、前位の計算ステップの最上位
部分は第１リサイクリング蓄積記憶手段によって他の加
算器の入力の１つに供給される計算プロセシング　モジ
ュールに関するものである。 ［０００２］ さらに本発明は、限定されないカミとくにディジタル情
報の処理機能が、マイクロ　コントローラ形の単一集積
回路によって行われる如き小形のかかるシステムを実現
することを目的とする。この種回路においては、製造コ
ストの要求と、処理の実行時間の両者を満足させるため
、処理の実行速度と、部品数を最小とするための装置構
成との間で厳密な妥協点（コンブロマイズ）を見出す必
要がある。この点に関し、特に重要な例は、例えばバン
ク（銀行）データの交換用、出入りのコントロール、署
名の保証等の多くの用途に用いうる“′スマート　カー
ド′。 （または゛″チツプカード゛′の如くの小形装置で代表
される。 ［０００３］ データ処理が多数の同様の算術計算処理を有する場合に
は、中央処理ユニット（ＣＰＵ　）に結合し、ここに一
般的な管理機能を持たせると有利であり、高速で特定の
種類の算術あるいは論理演算を行うことができ、しかも
中央処理ユニットとは比較的に独立してこれを行え、少
くとも連続する関連演算中はこれを行いうるプロセシン
グ　モジュールをこれに設けると有利である。 ［０００４］

【従来の技術】

この種プロセシング　モジュールで、本明細書序文の如
き目的のプロセシングモジュールはフランス特許ＦＲ−
Ａ−２６１３８６１に開示されている。 ［０００５］ この装置は元来スマート　カード用のマイクロ　コント
ローラ内に内蔵するのを目的としているので、マイクロ
　コントローラ　チップ上に集積化して製造するメモリ
の要求をできるだけ経済的にし、かつ従来の技術ではか
なり制約を受けているクロック速度を最も有効に使用す
る必要がある。最後に処理時間がユーザにとって許容し
うるものであり、例えば演算結果に対する待合わせ時間
が可能な限り１秒以内またはその桁であるようにするこ
とも探究されている目的の１つである。 ［０００６］ 従来既知のプロセシング　モジュールを分析したところ
、とくに中央処理ユニットの制御によって処理されるべ
き新規なデータのロード（負荷入力）のため操作がしば
しば中断されることが判った。かかる中断は全体の処理
動作を著しく遅延させる原因となる。 ［０００７］

【発明の開示】

本発明の目的は、マイクロ　コントローラ内に容易に集
積化が可能であり、中断時間を最小にして動作し、かつ
これに組合せて用いるメモリ容積を減少させうる演算プ
ロセシング　モジュールを提供するにある。 ［０００８］ 本発明によるプロセシング　モジュールによるとオペラ
ンドａの連続ランクのに個の並列入力と、 ｋステップ　サイクル内に、前記オペランドａ　［１１
・・・ｋ〕をマルチプライヤの１つの入力に連続的に供
給を行う入力選択手段と、第２リサイクル記憶手段及び
これに附属する遅延手段で、対応のサイクルの第１以外
の任意のサブステップの結果の最小位部分を（ｋ−１）
計算サブステップだけ遅延させ、対応のサクイルの第１
計算サブステップの結果の最重要部分をに計算サブステ
ップだけ遅延させる手段と、を設けてなることを特徴と
する。 ［０００９］ 本発明のとくに有利な変形例は、オペランドａ〔〕に対
するに個の入力と中央処理ユニットの制御の下でオペラ
ンドａ〔１・・・ｐ）（ｐはオペランドａ〔〕の可能数
）を、ｐステップのサイクルで連続してマルチプライヤ
の入力の１つに供給する入力選択手段で、演算のシーケ
ンス中、ｐ＝ｋ及びｐ＜ｋ　（ｐ＞２に対して）より選
択する選択手段と、付加的リサイクル記憶手段及びこれ
に附属する遅延手段で、対応のサイクルの第１と異なる
任意のサブステップの結果の最小位部分を（ｐ−１）計
算ステップだけ遅延させ、対応のサクイルの第１計算ス
テップの結果の最重要部分をｐ計算ステップだけ遅延さ
せる手段と、 さらに第２リサクイル記憶手段内で使用するｐの値の関
数として、遅延ステップの数を（ｋ−ｐ）だけ減少させ
得る遅延選択手段とを具えてなることを特徴とする。 ［００１０１ 既知のプロセシング　モジュールに比較して、本発明の
プロセシング　モジュールは演算を連続シーケンスとし
て行い、単１線でなくｋ（またはｐ）複式線のａ−Ｘ形
を用いるのでより効率的である。 ［００１１］ 同じ最終的結果（すなわち：Ｘ倍うイン）を得るための
計算ステップの全体数は相等しくなるが、一連の各連続
動作の開始に当り、中央処理ユニットによる呼によって
プロセシング　モジュールの対応の遮断数は、本発明の
プロセシングモジュールではｋ（またはｐ）分の１とな
る。 ［００１２］ 以下の説明で判る如く、本発明は、各クロック　サイク
ルにおいて、基本的倍数演算と２つの付属的加算の遂行
を可能とし、一連の全動作中、デッド　タイム（無駄時
間）が存しない。これと同時に、シーケンス中に処理す
べきデータに対応するアドレス　ポインタは中央処理ユ
ニットより独立に負荷することができ、１つのシーケン
スと他のシーケンスの間の中断を最小に減少させること
ができる［００１３］ このような結果が得られるようにした特殊手段で、プロ
セシング　モジュールと中央処理ユニットの間のインタ
フェイスに付属する装置は、本出願人の同時出願に係る
“′同種の演算のシーケンスに分割し得る多数の演算の
急速実行のためのマイクロコントローラ″と題するフラ
ンス国特許出願の主体である。 ［００１４］ 本発明の他の実施例は、オペランドａ（）に対する入力
の数ｋを選択すること、すなわちプロセシング　モジュ
ールをワーキング　メモリに接続するバス（母線）の最
適使用を由来するに＝３とし、このバスを３ステップ　
サイクルの各ステップに使用するか、あるいは４ステッ
プ　サイクルとしてに＝４とし、１つのサイクル時間に
このバスを使用しないの何れかとすることを特徴とする
。 ［００１５］ 特定の用途に特に適した配置は、オペランドａ〔〕に対
する入力の数ｋを４に等しくし、かつこれと同時に、中
央処理ユニットの制御のもとで、シーケンス中動作しう
るａ（、］の入入力選択段は、４オペランドａ〔〕、あ
るいは３オペランドのみの何れかとした入力の１つ、例
えば入力ａ〔４〕は使用しないようにする。このように
することによって、プロセシングの所定瞬時において遂
行すべき特定の演算に応じて、プロセシング　モジュー
ルの使用上火なるフレキシビリティが得られる。例えば
、オペランドａ　〔１，２，３，１によって３・ステッ
プ　サイクルで遂行される、 Ｂ＝ａ−Ｘ＋Ｔ の形式の増倍演算で、４ステップで行われる、Ｒ＝−ｑ
−Ｎ＋Ｔ の形式のモジュロＮ減算が後続する場合で、ｑは演算Ｂ
／Ｎの整数の商で、 Ｔは前の演算の累積剰余 である場合がこれに該当する。 ［００１６］ 前記付加的リサイクル記憶手段カミ入力に第２加算器の
出力の結果の最上位部分を受取る第１バツフア　レジス
タで構成される実施例では、前記付加的リサイクル記憶
手段は（ｋ−１）のさらに他のバッファ　レジスタのス
タックを有し、記憶データをステップ　バイ　ステップ
に転送し、前記リサイクリングに付随するスイッチ手段
は第１マルチプレクサと第２マルチプレクサを有し、 第１バツフア　レジスタの出力を、一方では第２入力が
オペランド入力ｔ、に接続されている第１マルチプレク
サの第１入力に接続し、この第１マルチプレクサの出力
は加算器の１つの入力に接続し、さらに第１バツフア　
レジスタの出力は他方において、第２入力が、第２加算
器の最下位出力に接続され、出力が前記（ｋ−１）バッ
ファ　レジスタのスタックを経由して他の加算器の入力
に接続されている第２マルチプレクサの第１入力に接続
してなることを特徴とする。 ［００１７］ プロセシング　モジュールにに入力ａ（、ｌを設け、（
ｐ＜ｋとするとき）ｐステップの減少したサイクルで動
作させるとすると、前記遅延選択手段には゛ショート・
サーキット　マルチプレクサ″と呼ばれるマルチプレク
サを設けると有利であり、これによるとバッファ　レジ
スタのスタック内のデータ転送中（ｋ−ｐ）のレジスタ
を省略することができる。 ［００１８］ 本発明では、シーケンサの制御によって、第１マルチプ
レクサはオペランド入力ｔｉを出力に送出し、第２マル
チプレクサは第１バツフア　レジスタの出力におけるデ
ータを伝送し、演算サイクルの各第１ステップにおいて
これを行い、かつ第１及び第２マルチプレクサは、サイ
クルのその他のステップ中におていは、上述のセツティ
ングを反転せしめる構成とすることによりとくに簡単で
カリ小形の機器が得られる。 ［００１９］ 本発明では、結果ｂｉをす、　ｘに変換するように、結
果ｂｉの出力の途中に排他的ＯＲ゛′回路を設け、ここ
において、Ｘは、該排他的ＯＲ回路に付属するレジスタ
内にロードされるｎビット内の定数あるいは、入力にＸ
の前記値を受信し、出力は結果ｂｉのデータと共に該排
他的ＯＲ回路の入力に供給する付加的マルチプレフサの
セツティングに応じて定まるオペランドｘｉであるよう
にすることによって、プロセシング　モジュールをさら
に広範に使用しうるようにできる。 ［００２０１ 増倍（マルチプリケーション）及び加算（アディション
）以外の演算も、例えば任意の高い価の整数の２’Ｓの
補数、または反対数を探索することによって遂行するこ
とができる。 ワーキング　メモリ内の必要スペースについて云えば、
本発明によるプロセシング　モジュールは、リサイクル
記憶手段のセットによって、データＢ及びＴは同じ記憶
位置に書込むことができるため、すなわち一般に１つの
シーケンス（−連）の演算の結果Ｂは次のシーケンスの
データＴ（アキュムレータ）となるためかかるスペース
を最小に維持することができる。 ［００２１］

【実施例】

以下図面により本発明を説明する。 図１は本発明によるプロセシング　モジュールの第１実
施例のブロック図である。図においてプロセシング　モ
ジュール１は破線による枠内に表示しである。 前記モジュールはオペランド（演算数）ａ　（１，２，
３〕に対する３つの入力１１、１２．１３を有するほか
、オペランドＸ、用の入力２１、オペランド上。用の入
力２２および結果ｂｉに対する出力２３を有する。また
、プロセシング　モジュール１はステータス信号ととも
にプロセシング　モジュール１に対するシーケンス制御
を通過させる入力／出力ポート２５を含む。 ［００２２］ プロセシング　モジュール１は、このほかに中央処理ユ
ニット（ＣＰＵ　）　２、読取専用形式のプログラム　
メモリ３および読取・書込形式のワーキング　メモリ４
を含むマイクロコントローラ内でこれらと協働させるこ
とが好ましく、この場合、プロセシング　モジュール１
の機能はパステータス・制御″レジスタ　ユニット５お
よびシーケンサ６による管理を受け、これら２つのモジ
ュールは中央処理ユニット２により制御されるようにす
る。 ［００２３］ ここでは、図示を明瞭にするため、プロセシング　モジ
ュール１の機能にとって必要な本質的接続のみを示して
おり、したがって、中央処理ユニット２により送信また
は受信されるデータに関しては、ステータス・制御レジ
スタ　ユニット５およびシーケンサ６とのリンクに関連
して１つのエレメント７のみを図示した内部データ　バ
スと呼ばれるバスを使用するものとする。 ［００２４］ また、アドレスに関しては、特に、中央処理ユニット２
をプログラム　メモリ３およびワーキング　メモリ４と
接続する内部アドレス　バス８と呼ばれるバスを使用す
るものとする。ここで、図１の場合、ワーキング（作業
用）メモリ４は内部アドレス　バス８に直接接続するの
でなく、その入力上に、オペランドも。 のアドレス用のダブル　レジスター２２−２２２　、オ
ペランドｘｉのアドレス用のダプル　レジスター２１−
２２１　、オペランドａ〔１・・・ｋ）（オペランドａ
〔〕のナンバーには本実施例の場合３に等しい。）のア
ドレス用のシングル　レジスタ２１１、ならびに結果ｂ
ｉのアドレス用のダブル　レジスター２３−２２３より
なる組のアドレス　ポインタ　レジスタを配置したアド
レス　スイッチング　マルチプレクサ９を介して接続し
ていることに留意すべきである。 ［００２５］ また、ワーキング　メモリ４とプロセシング　モジュー
ル１間で交換されるデータに関していえば、図１におい
ては、データをデータ入力１１．１２．１３．２１およ
び２２に分配し、結果のデータを出力２３から受信する
″゛ローカルバスパ１０と呼ばれるバスを使用した特に
便利な配置が示されている。ローカル　バスへのこの接
続は、それぞれオペランドａ　［”ｌ〕、　ａ　（２）
およびａ〔３〕のデータ用のレジスタ３１１．３１２．
３１３　、オペランドＸ、用のダブル　レジスタ３２１
．４２１、オペランドｔ、用のダブル　レジスタ３２２
．４２２ならびに結果のデータｂ、用の１またはそれ以
上のレジスタ３２３を含む組のデータ　レジスタを介し
て行うようにする。 ［００２６］ 図示を明瞭にすること、さらにこの配置がプロセシング
　モジュール１の実際の作動に直接関係しないことの理
由で図１に図示していない配置の場合は、ローカル　バ
ス１０を介してプロセシング　モジュール１によりメモ
リ４にアクセスする代りにマルチプレクサ（図示せず）
を介して、中央処理ユニット２をワーキング　メモリ４
にアクセスさせることもできる。 ［００２７］ ダブル　ポインタ　レジスター２２−２２２．１２１−
２２１．１２３−２２３の各々は、中央処理ユニット２
により、作動シーケンスの間、処理すべきデータが読出
され書込まれるワーキング　メモリ４内のスタート　ア
ドレスでロードするようにしたそれらの前位レジスタ（
ｌｅａｄｉｎｇ　ｒｅｇｉｓｔｅｒ）を有する。同じダ
ブル　レジスタのイメージ　レジスタ２２２．２２１．
２２３はシーケンサ６の制御のもとそれらの対応する前
位レジスタからロードされ、ついでシーケンサ６の制御
のもと自動的にデクレメント（漸減）される。 ［００２８］ それぞれオペランドｔ、およびＸ、向けを意図するダブ
ル　データ　レジスタ３２２−４２２および３２１−４
２１はローカル　バスのクロック　サイクルの２ステッ
プの間連続的にロードされるそれらの前位レジスタ３２
２．３２１を有する。ここで、次のステップにはイメー
ジ　レジスタ４２２．４２１へのデータの同時転送が行
われ、同じステップにレジスタ３２３内に前に記憶され
ていた結果データｂ、をワーキング　メモリに書込むた
めローカル　バス１０が使用される。かくして、ローカ
ルバス１０は作動サイクルの３ステップの間占有され、
プロセシング　モジュール１はオペランドＬ、およびｘ
ｉを連続的にオペランドａ　（１）　、　　ａ　〔２，
］およびａ〔３〕と組合せる３つの処理操作を実行する
。また、後述するように、プロセシング　モジュール１
は、３ステップ　サイクルを形成する３つの作動ステッ
プに対して、単一の結果データをワーキング　メモリ４
に書込ませるためのリサイクリング記憶手段を具える。 ［００２９］ 図１に示す実施例においては、プロセシング　モジュー
ル１に入出力（またはアクセス）するデータ用として、
−様な８ビット書式によるフォーマットを選択している
が、データ処理のため、例えば、１６ビットのような他
の制限されたフォーマット（書式）を選定することがで
きることも当然である。 ［００３０］ プロセシング　モジュール１は本質的に、積ａ〔）ｘｉ
を生成するためのスタティック形８×８ビット未算器３
０、第１の１６＋８ビット加算器３１および第２の１６
＋８ビット加算器３２、ならびにある中間データに必要
な遅延を導入して適当な時間にそれらをリサイクルし、
３つの作動ステップに対する単一の結果データを得るこ
とを可能にするリサイクリング記憶手段を具える。 ［００３１］ 未算器（マルチプライヤ）　３０は入力上に、一方では
データ　レジスタ４２１から供給されるオペランドｘｉ
を受信し、他方では、データ　レジスタ３１１．３１２
．３１３から到来するオペランドａ　［１］、　ａ　（
２）、　ａ　（３）の３ステップ　サイクルにおける連
続的供給を可能にするデータ選択マルチプレクサ３３の
出力に導出されるデータを受信する。前記未算器は、そ
の出力上に１６ビット　フォーマットで第１加算器３１
の入力を導出する。また、前記加算器３１の他の入力３
４はリサイクリング記憶手段から供給される８ビット形
状のデータを受信するようにする。１６ビット　フォー
マットの第１加算器３１の出力は第２加算器３２の入力
に供給する。ま７こ、第２加算器３２は、他の入力３５
に、３ステップ　サイクルのステップの１つの間オペラ
ンドＬ、に対応する８ビット形状の決められたデータを
受信するようにする。第２加算器３２は２つの８ビット
出力３７および３８を含む。出力３７に導出される演算
結果の最下位ピッ）　（ｌｅａｓｔ　５１ｇｎ１ｆｉｃ
ａｎｃｅ　ｂｉｔ・・・最小有意義ビットともいう）は
出力２３に供給し、結果データｂ、とじてデータ　レジ
スタ３２３内に記憶されるようにする。出力３８は第２
加算器３２の出力の結果の８つの最上位ビット（ｍ。 ｓｔ　５１ｇｎ１ｆｉｃａｎｃｅ　ｂｉｔ　）に関係し
、バッファ　レジスタ４１に供給するようにする。前記
バッファ　レジスタ４１は本質的にこのレジスタ内に現
われる結果データを１サイクル　ステップだけ遅延させ
る働きをする。、また、第１バツフア　レジスタ４１の
出力は一方でこれを第１マルチプレクサ４２の第１入力
に接続する。前記その出力を第２加算器３２の入力３５
に接続する。また、前記第１バツフア　レジスタ４１の
出力は、他方でこれを第２マルチプレクサ４２の第１入
力に接続する。前記第２マルチプレクサ４３の第２入力
には第２加算器３２の最下位出力３７を供給するように
し、マルチプレクサ４３の出力を、記憶データをステッ
プごとに転送するスタック状の２つのバッファ　レジス
タ４４および４５を介して第１加算器３１の入力３４に
接続する。 ［００３２］ スタック状レジスタ４４および４５は前述の″付加的リ
サイクリング記憶手段″と呼称する記憶手段を構成し、
第１マルチプレクサ４２および第２マルチプレクサ４３
は″リサイクリングに関連するスイッチング手段′″を
構成する。 ［００３３］ プロセシング　シーケンス内のサイクルｉの間のプロセ
シング　モジュール１の機能は簡単には次のように説明
できる。 ａ）サイクルｉ−第１ステップ マルチプレクサのセツティング（設定）：マルチプレク
サ３３を入力１１にセットマルチプレクサ４２を入力２
２にセットマルチプレクサ４３をバッファ　レジスタ４
１の出力にセット第２加算器３２の出力における結果：
＝Ｘ、・ａ［１］＋レジスタ４５の現在の内容＋オペラ
ンドｔ。 結果ｂｉの最下位ビットをレジスタ３２３内に記憶デー
タの転送： レジスタ４４からレジスタ４５ヘ レジスタ４１からレジスタ４４へ 第２加算器３２の出力３８における結果の最上位ビット
のレジスタ４１への記憶ポインタ　レジスタ（Ａｔ）　
２２２のデクレメンテーション（減少）およびレジスタ
３２２へのオペランドｔ、＋１のローディングｂ）サイ
クルｉ−第２ステップ マルチプレクサのセツティング（設定）：マルチプレク
サ３３を入力１２にセットマルチプレクサ４２をレジス
タ４１の出力にセットマルチプレクサ４３を第２加算器
３２の最下位出力３７にセット第２加算器３２の出力に
おける結果：＝Ｘ、・ａ［２］＋レジスタ４５の現在の
内容＋ル ジメタ４１の現在の内容 データの転送： レジスタ４４からレジスタ４５へ 第２加算器３２の出力３７における結果の最下位ビット
をレジスタ４４内に記憶第２加算器３２の出力３８にお
ける結果の最上位ビットをレジスタ４１内に記憶ポイン
タ　レジスタ（Ａｘ）２２１のデクレメンテーション（
減少）およびレジスタ３２１へのオペランドＸ、＋１の
ローディングＣ）サイクルｉ−第３ステップ マルチプレクサのカッティング（設定）：マルチプレク
サ３３を入力１３にセットマルチプレクサ４２をレジス
タ４１の出力にセットマルチプレクサ４３を第２加算器
３２の最下位ビット出力３７にセット演算の結果：＝Ｘ
、・ａ　［３］＋レジスタ４５の現在の内容＋レジスタ
４１の現在の内容 データの転送： レジスタ４４からレジスタ４５へ 第２加算器３２の出力３７における結果の最下位ビット
をレジスタ４４内に記憶第２加算器３２の出力３８にお
ける結果の最上位ビットのレジスタ４１内への記憶ポイ
ンタ　レジスタ（Ａｂ）　２２３のデクレメンテーショ
ン（減少）および結果ｂｉのデータのレジスタ３２３か
らワーキング　メモリ４への書込みオペランド　レジス
タからのデータの同時転送レジスタ３２２からレジスタ
（ｔ、＋１）４２２へレジスタ３２１からレジスタ（ｘ
、＋１）４２１へ［００３４］ 状態となる。 ［００３５］ 進行中のシーケンスの間、オペランドａ　［１，２，３
，１は一定値に保持されるが、オペランドし、およびＸ
、は各３ステップ　サイクルごとに変化する。サイクル
ｉ＋１の第１ステップでは、新しい結果データはレジス
タ３２３内に記憶されるが、このサイクルの第３ステッ
プでは、この結果はワーキング　メモリ４内に書込まれ
る。データのリサイクリングのための例えばスタック状
レジスタ４４．４５内でのデータ転送は同期的に作動す
るよう指定することが必要である。 ［００３６］ 上述のようなプロセシング　モジュール１の機能から分
るように、第２加算器３２の出力における演算結果の最
下位部分はレジスタ４４および４５のオフセットによリ
サイクルの第１ステップ以外のすべての計算ステップに
対して２計算ステップたけ遅延し、第２加算器３２の出
力における結果の最上位部分はそれがレジスタ４１を通
過することで与えられる付加的遅延効果によりサイクル
の第１ステップの間３計算ステップだけ遅延する。 ［００３７］ 当面する利用の場合は、連続する３ステップ　サイクル
から形成される演算（作動）シーケンスがプロセシング
　モジュール１により準独立的な方法で実行されうるよ
う、データＴおよびＸを大きい値の整数（例えば５１２
ビット）としている。この時間の間、中央処理ユニット
２は、次のシーケンス目的用にオペランドＬ１およびＸ
　ならびに演算結果ｂ１の初期アドレス　ポインタに再
ロードするま ための所要時間を有する。 ［００３８］ オペランドａ　ＦＩＬ、２．３）は各シーケンスのスタ
ート時になされる特定の３ステップ　サイクルの間、レ
ジスタ３１１．３１２．３１３にロードされ、ポインタ
　レジスタ（Ａ）２１１は中央処理ユニット２によりロ
ードされたその初期値からシ−ケンサ６により増分（ｉ
ｎｃｒｅｍｅｎｔ　）される。 ［００３９］ プロセシング　シーケンスの終りにおいて、オペランド
ｔ、およびｘｉのデー夕が使いつくされた場合は、プロ
セシング　モジュール１、特にレジスタ４１からそのな
かに格納されていたデータを′空（ｅｍｐｔｙ　）　”
にする必要がある。これは同じ演算方法を使用し、オペ
ランドＬ、およびＸ、としてゼロ値（０）を入れること
により容易に達成される。 ［００４０］ これらのゼロ値はデータＴおよびＸの後でワーキング　
メモリ４内に記憶することができるが、シーケンサ６に
よりゼロ値を強制できるようなデータ　レジスタ３２１
および３２２を与えるようにした場合は、ワーキング　
メモリ４内の関連記憶場所を節約することが可能となる
。１つの演算（作動）シーケンスから次に進む場合は、
オペランドａ　（１，２，３）のグループは該オペラン
ドが抽出子または幕板（ｅｘｔｒａｃｔｓ　）を構成す
るデータへの桁の減少する順序でとるようにするのが好
都合である。次のシーケンスに対しては、アドレス　ポ
インタ　レジスタ（Ａ）２１１が正しく位置決めされて
おり、したがって中央処理ユニットを介在させるを要し
ない。 ［００４１］ 全般的に、図１においては、明瞭のため制御リンクにつ
いての図示を省略しているが、例外としてステータス・
制御レジスタ　ユニット５およびシーケンサ６に至る鎖
線で示した制御リンクに接続するようにした制御ポート
２５を例示しており、プロセシング　モジュール１の内
部においては、これらのリンクはマルチプレクサ３３．
４２．４３の制御を行う鎖線によるバス４６で表示しで
ある。 ［００４２］ また、プロセシング　モジュール１の外部においては、
これらのリンクはデータ　レジスタ３２１−４２１およ
び３２２−４２２内でのデータ転送のほか、前述のレジ
スタ３２１および３２２におけるゼロ値の強制を行わせ
るための制御リンク４７として同様に表示しである。 ［００４３］ クロック周波数で刻時される複数のフリップ　フロップ
により構成したシーケンサ６に関しては、プロセシング
　モジュール１のシーケンシング（順序付け）条件は上
述の演算プロセスから純論理（ｐｕｒｅ　ｌｏｇｉｃ）
により抽出されるので、詳細な説明を要しない。 ［００４４］ ステータス・制御レジスタ　ユニット５は、そのなかに
プロセシング　モジュール１の作動ステータス情報（オ
フまたはランニング・・・）　シーケンス内に行われる
べきサイクル数、および決められたシーケンスの終りに
データ　レジスタ３２１および３２２をゼロ値に強制さ
せなければならないステップ数を書込むようにした複数
のレジスタを含む。この目的のため、ステータス・制御
レジスタ　ユニット５は、特定の状態のもとて（シーケ
ンスの始めおよびシーケンスの終りに）行われるべきサ
イクル数の限度を書込むようにした複数のレジスタおよ
び１つのサイクル　カウンタを具える。ステータス・制
御レジスタ　ユニット５は任意の既知の方法で構成する
ことができる。°また、それは簡単に決められ、ここで
詳述する必要がないような論理条件を満足するような方
法で配置することができる。 ［００４５］ 図２は、その原理において図１のプロセシング　モジュ
ール１とほぼ同様であるが、若干の変形を与えるように
したプロセシング　モジュール１００を示す。この場合
、図１のプロセシング　モジュール１の構成素子と同じ
機能を有する図２の構成素子に関しては同一符号数字を
用いて表示しである。 ［００４６］ まず始めに、ここでは、オペランド入力ａ［Ｉ　　　）
の数ｋが４つに増えているので、図１のデータ　レジス
タ３１１−３１３の数もオペランドａ〔４〕用の入力１
４においてプロセシング　モジュール１００に接続した
１つのレジスタだけ増えることになり、同様にデータ選
択マルチプレクサ３３も入力１１ないし１４の１つに対
する４つの選択セツティングを含むことになる。かくし
て、プロセシング　モジュール１００を４ステップ　サ
イクルで機能するよう作動させ、１つの演算（作動）シ
ーケンスの間に４つの同時乗算“′ライン′°相当（ｔ
ｈｅ　ｅｑｕｉｖａｌｅｎｔ　ｏｆ　ｆｏｕｒ　ｓｉｍ
ｕｌｔａｎｅｏｕｓ　ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　
”１ｉｎｅｓ　”　）を実行させることができる。また
、４ステップ　サイクルに適するデータのリサイクル記
憶を得るため、スタック状バッファ　レジスタは（図１
のプロセシング　モジュール１の場合の２つの代りに）
３つのレジスタ４４．４４５．４５により形成する。し
たがって、４ステップ　サイクルにおいては、第２加算
器３２の出力３７における演算結果の最下位部分はサイ
クルの第１ステップ以外のすべての計算ステップに対し
て３計算ステップだけ遅延される。遅延は、データがバ
ッファ　レジスタ４１を通過することにより、第２加算
器３２の出力３８における演算結果の最上位部分に関し
て４ステップに増加され、この遅延はサイクルの第１の
各ステップに導入される。 ［００４７］ プロセシング　モジュール１００が４つのオペランドａ
　［１，２，３，４１を用いて、４ステップ　サイクル
で機能しうる場合は、少ないオペランド数、例えば３つ
オペランドのみで機能させることもでき、この場合、オ
ペレーション　サイクルは図１のプロセシング　モジュ
ール１の場合のように３ステップに減少する。これを実
現するには、ステータス・制御レジスタ　ユニットおよ
びシーケンサに、４つのオペランドａ（Ｉ］あるいは３
つのみのオペランドのいずれかの使用のためデータ選択
マルチプレクサ３３を制御する必要手段を設け、かつ作
動シーケンスの全期間にわたってこれを行うことで充分
である。同時に、３ステップサイクルおよび３に減少し
たオペランド数ａ〔〕で機能させる場合は、中間のデー
タ　リサイクリングにおいて適当な遅延を得るためスタ
ック状のバッファレジスタ４４−４５をルジスタだけ減
らす必要があり、これはスタック状レジスタ内のレジス
タの１つ、例えばレジスタ４４５を″短絡゛′マルチプ
レクサ４４６を介して回避させることにより可能となる
。かくして、プロセシング　モジュール１００はその利
用に応じてその使用に融通性があり、各シーケンスにお
いて行うべき処理にもっとも適した作動モードの選択を
可能にする。４つのオペランドａ　（１ないし４〕また
は３つのみのオペランドａ　［１ないし３〕の使用の選
択はデータ選択マルチプレクサ３３の適当な制御ならび
にバッファ　レジスタ４４５を回避するか、しないかの
マルチプレクサ４４６のセツティングの制御により簡単
に得られる［００４８］ 図２のプロセシング　モジュール１００は図１に示すモ
ジュールに対し他の゛変形を含むものとし、それは結果
の最下位出力３７と出力端子２３との間に排他的論理和
回路５０を介在させたことにある。したがって、出力２
３におけるデータ結果は第２加算器３２の最下位出力と
、例えばゼロ値または１６進値ＦＦ　（ａｌｌ　ｂｉｔ
ｓ　ａｔ　１　　：全ビットが１）であり得るような決
められた定数で中央処理ユニットによりロードされた８
ビット　レジスタ５２のオペランドＸ■または内容Ｘの
なかから付加的マルチプレクサ５１を介して選択された
値との間で排他的論理和演算により得られる。 この配置は、例えば、任意の長さの数に対する逆の値お
よび数の逆数に１を加えることによりその数の２の補数
を探索する際、直面する利用要求の関数としてのプロセ
シング　モジュール１００の処理能力の増大を可能にす
る。実際の例の場合は、図２に示すように、すべてが８
ビット　フォーマットのオペランド　データを処理する
ようプロセシング　モジュール１００を生成することが
できるが、これは必ずしも必要なことではなく、プロセ
シング　モジュール１００により他の任意のデータ　フ
ォーマットを処理しうるよう選択することもできる。ま
た、オペランドａ〔〕の数ｋを増やすこともでき、この
目的のためには、必要数の入力を有するマルチプレクサ
３３を与え、スタック状レジスタ４４−４５内のレジス
タの数を増やしてそれを（ｋ−１）個のレジスタに増加
させることが充分である。 ［００４９］ 図３は本発明によるプロセシング　モジュールの他の実
施例のブロック図である。この図に示すプロセシング　
モジュール１１０は、使用されている８ビットフオーマ
ツト以外に１最上位溢れビットがオペランドａ〔４〕上
に現われるような特定の利用に関係する。１またはＯの
溢れビットの値の考慮は、付加的１ビット入力端子２４
からプロセシング　モジュール１１０により実行される
。この溢れビットは、例えば、ステータス　レジスタに
おいて受信され、前の演算の結果としてそのなかに記憶
することができる。他のオペランド入力（ｔ、　）２２
．　　（ｘ、　）２１ならびに（ａ〔１・・・４〕）１
１ないし１４は８ビット　フォーマットを有する図２の
プロセシング　モジュール１００のそれらと同様であり
、また８ビット　フォーマットの結果出力２３に対して
も同じことが適用できる。 ［００５０］ 単一溢れビットは、１７−ビット出力を有する（９Ｘ８
）−ビット果算器６０、第１の（１７＋９　）−ビット
加算器６１および第２の（１７＋８　）−ビット加算器
６２を使用することによる処理操作と同時にプロセシン
グ　モジュール１１０により処理される。溢れビットは
オペランドａ〔４〕に関連させる必要があり、したがっ
て、各サイクルの第４ステップにおいては、このビット
は、それが１にあるとき計算のなかに入り込むようにし
なければならない。したがって、第２加算器６２の９ビ
ットの最上位出力６８は９ビット　バッファ　レジスタ
７１に伝送され、次のサイクルの第１ステップにはレジ
スタ７１に格納されている結果が、同じく９ビット　レ
ジスタにより形成したスタック状レジスタ７４−７５に
転送される。オペランドａ〔１〕ないしａ〔３〕に関連
するサイクルの他のステップに対しては溢れビットは存
在せず、入力２４はＯであり、現実に処理は８ビットに
わたって実行されるので第２加算器６２の最上位出力６
８の９番目のビットは実際上Ｏとなる。また、第１マル
チプレクサ４２の９番目のビット用の入力は必要でなく
なり、マルチプレクサ４２は図１または図２に示す同等
物と同じものになる。 ［００５１］ 第２加算器６２の出力６７における最上位演算結果に関
していえば、これらは常に８ビット　フォーマットをと
り、サイクルの第１ステップ以外に、これらのデータが
スタック状レジスタ７４−７５内でリサイクルされると
き９番目のビットＯが第２マルチプレクサ７３の付加釣
人カフ６を介してスタック状にレジスタに導入され、こ
の入力は不変的にＯ値を強いられる。また、図に示すよ
うに、４から３へのサイクルのステップ数の減少、換言
すればオペランドａ　（１，２，３］のみの使用を求め
ることもでき、これは、図２で示したようにデータ選択
マルチプレクサ３３の特別な制御により、またスタック
状のバッファ　レジスタ７４−７５のレジスタの１つ、
例えばレジスタ７４５を回避させることを可能にするパ
短絡゛マルチプレクサ４４６により達成可能である。 ［００５２］ 最後に、図３に示すプロセシング　モジュール１１０は
、図２のプロセシングモジュール１００のそれにきわめ
て匹敵した方法で機能する。すなわち、それは、４ステ
ップ　サイクルよりなる作動シーケンスの間に、この単
一ビットを処理するための付加的シーケンスの使用を強
いることなしに、オペランドａ〔４〕の可能な付加的溢
れビットと同時に４つのオペランドａ　［”ｌないし４
］に関する演算を可能にする。 ［００５３］ 以上、図３においては、オペランドのフォーマットが８
ビット形状であるような例について、プロセシング　モ
ジュール１１０の説明をしてきたが、他の任意の値の限
定フォーマットを使用しうろこと当然である。さらに一
般的にいえば、図３に示す実施例は、ｎビット　オペラ
ンドの処理を行うため、（ｎ＋１）Ｘｎビットを処理す
るよう配置した乗算器６０と、　（２ｎ＋１）＋　（ｎ
＋１）ビットに関し演算を行う第１加算器６１と、（２
ｎ＋１）＋ｎビットに関し演算を行う第２加算器とを含
むほか、（ｎ＋１）ビットのフォーマットを有する第１
バツフア　レジスタと、同じく　（ｎ＋１）ビットのフ
ォーマットを有するスタック状レジスタを構成するレジ
スタ７４．７４５．７５とを含み、さらに第２の３人カ
マルチプレクサ７３を具えて、その第１　　（ｎ＋１）
−ビット入力に第１バツフア　レジスタ７１の内容を供
給し、第２ｎ−ビット入力に第２加算器６２の最下位出
力６７を供給し、Ｏ値を強いられる付加的１−ビット入
カフ６に、スタック状レジスタ７４．７４５．７５でリ
サイクルされるべき（ｎ＋１）番目の最上位ビットを供
給するようにしたプロセシング　モジュール１１０に関
するものである。 ［００５４］ 図４は本発明によるプロセシング　モジュールの他の実
施例のブロック図を示す。図に示すプロセシング　モジ
ュール１２０は図１のプロセシング　モジュール１の変
形例とみなすことができる。したがって図１に示す構成
素子と同じ構成素子に関しては同一符号数字を用いて表
示しである。このプロセシング　モジュール１２０はオ
ペランドａ〔１ないし３〕に対する３つの入力１１．１
２．１３を含み、したがって、３ステップ　サイクルの
形成されたシーケンスで機能するが、図１のブロック図
に示す構造に関していくつかのモジュールを付加するこ
とにより、オペランドａ〔３〕より僅かに高いランクの
最上位ビットを表わす付加的溢れビットを同時に処理す
ることもできる。 ［００５５］ 図示実施例は、演算ａ（３）　　　ｘ、を実行した後で
実際に溢れビットが存在すす るときは、有効桁（ｓｉｇｎｉｆｉｅａｎｃｅ）の適当
なシフト、すなわち８ビットのシフトにｘｉをもう−度
加算した場合、結果が得られるという考えにもとづくも
のである。この作動（演算）は、本質的に、（８＋８＋
１）ビットにわたって作動し、その第１の８ビット入力
に第２加算器３２の出力３８における結果の最上位部分
を受信し、その第２８ビット入力に第３マルチプレクサ
８２により選択されたオペランドｘｉの値もしくは８ビ
ット上のゼロ値のいずれかを受信するよう形成した第３
加算器８１により行うことができる。前記第３加算器８
１は第１バツフア　レジスタ４１の入力に接続した第１
８ビット出力８３ならびに桁上げ出力と呼ばれる第２の
１ビット出力８４を含み、前記１ビット出力値をパゼロ
　リセット°′マルチプレクサと呼ばれる第４マルチプ
レクサ８６を介して第３加算器８１の第３入力８７に３
ステップの遅延でリサイクルさせるため、１ビット桁上
げレジスタ８５に記憶させるようにする。 ［００５６］ オペランドａ〔３〕の可能な溢れビットは任意の適当な
手段により、例えばステータス・制御レジスタ　ユニッ
ト５（図１参照）のレジスタ内に記憶させるようにする
。それは、本質的に図１に関して前述したようにサイク
ルの第３ステップにおいて、ａ〔３”）　　　ｘ、＋レ
ジスタ４５の現在の内容＋レジスタ４１の現在の内容：
の演算の実行と同時に考慮されるべきである。 ［００５７］ この場合には、オペランドｘｉの第２加算器３２の出力
３８における結果の最上位部分との付加的加算が行われ
、これはその出力にオペランドｘｉを伝送するような方
法で第３マルチプレクサ８２をセットすることにより達
成される。 この加算は、レジスタ８５に格納される桁上げ（キャリ
ー）ビットを生じさせることを可能にし、残りの８ビッ
トを次のサイクルの第１ステップにスタック形レジスタ
４４−４５においてリサイクルさせるため第１バツフア
　レジスタ４１に記憶させる。 ［００５８］ 他のすべての場合、すなわち、溢れビットが１でないと
き、あるいはオペランドａ〔１〕またはａ〔２〕に関す
る演算が行われているときは、第３マルチプレクサ８２
は、演算結果の最上位部分の第１バツフア　レジスタ４
１への伝送に効力を有しない第３加算器８１に等価なゼ
ロ値を伝送するような方法でセットされる。 ［００５９］ しかし、この場合、桁上げレジスタ８５内に記憶された
桁上げビットは、３ステップの遅延、すなわち、実際上
、サイクルの第３ステップごとに第３加算器８１におけ
る加算に再入（ｒｅ−ｅｎｔｅｒ　）させるようにする
。 ［００６０１ 各サイクルの第１および第２ステップに対しては、ゼロ
　リセット　マルチプレクサ８６をその出力にゼロが伝
送されるようセットする。 ［００６１］ プロセシング　モジュール１２０は、他の点では、図１
のプロセシング　モジュール１に関して前述した作動に
きわめて類似した方法で作動する。 ［００６２］ 図５は本発明によるプロセシング　モジュールの他の実
施例のブロック図を示す。図に示すプロセシング　モジ
ュール１３０はオペランド入力ａ〔〕の数を４に等しく
した図４のプロセシング　モジュール１２０に関連する
。したがって、前記プロセシング　モジュール１３０は
、４人カマルチプレクサにより形成したデータ選択マル
チプレクサ３３と、図２の場合のように、中間データ　
リサイクリングにおいて適当な遅延を生成するための付
加的レジスタ４４５を含むリサイクリング記憶手段の一
部を形成するスタック状バッファ　レジスタ４４−４５
以外は、図４に示すプロセシング　モジュール１２０の
場合と同じ構成素子により構成している。また、図２の
プロセシング　モジュール１００の場合に、オペランド
ａ〔〕の数をある決められたシーケンスに対して４から
３に減らすことができたと同様に、図５に示すプロセシ
ング　モジュール１３０においてもこの可能性を与える
ことができる。それは、スタック状レジスタ４４−４５
のレジスタの１つを回避することを可能にし、プロセシ
ング　モジュールが３ステップ　サイクルで作動しなけ
ればならないとき適当なリサイクリングを設定する短絡
マルチプレクサ４４６を与えることで充分である。それ
以外のプロセシング　モジュール１３０の機能は図２お
よび図４に関する前述の説明から容易に抽出される。 ［００６３］ 本発明は本明細書記載の実施例に限定されるものでなく
、本発明は他の変形をも包含するものである。さらに、
図２の場合には、その出力に排他的論理回路と演算結果
データの組合せを付加するような補足を与えているが、
これを他の任意の実施例に適用することもできる。また
、本発明の実施に際しては、種々の実施例に関し前述し
たように、８ビット　オペランド　フォーマットを使用
することが好都合であったが、本発明によるプロセシン
グ　モジュールの構成のため他の任意のフォーマットも
使用しうろこと明らかである。 ［００６４］ 本発明によるプロセシング　モジュールは、特に、イン
テル社（ＩＮ置　ｃｏｒｐｏｒａｔｉｏｎ　）の設計に
係る８０５１マイクロコントローラのような既知のマイ
クロコントローラの中央処理ユニットに関連して容易に
集積化することが可能であり、かつその使用に際し標準
インストラクション　セットの任意の変更を要しない。 また、本発明プロセシング　モジュールに関連するステ
ータス・制御レジスタ　ユニットはこのマイクロコント
ローラに与えられているいわゆるパ特殊機能（ｓｐｅｃ
ｉａｌ　ｆｕｎｃｔｉｏｎｓ　）　”　レジスタ（ＳＦ
Ｒ）のセクションにより構成することができる。

【図面の簡単な説明】

【図１】 本発明プロセシング　モジュールの第１実施例のブロッ
ク図およびともに集積形マイクロコントローラを構成す
る他のセクションを前記モジュールとの主接続を示す図
、

【図２】 図１に示すものと同じであるが、いくつかの変形例を含
むプロセシング　モジュールのブロック図、

【図３】 演算数ａ　［ｋ）の可能な溢れビットを同時に処理する
よう形成した本発明プロセシング　モジュールの第２実
施例のブロック図、

【図４】 特に付加的加算器を使用した本発明プロセシング　モジ
ュールの第３実施例のブロック図、

【図５】 付加的加算器の使用という点で図４に示すものと同類の
本発明プロセシングモジュールの第４実施例のブロック
図である。

【符号の説明】

１、１００．１１０．１２０．１３０　　プロセシング
　モジュール２　中央処理ユニット（ＣＰＵ　） ３　プログラム　メモリ ４　ワーキング　メモリ ５　ステータス・制御レジスタ　ユニット６　シーケン
サ ７．８．１０　　バス ９　アドレス　スイッチング　マルチプレクサ１１〜１
４．２１．２２．２４．３４．３５．３６　　入力２３
、３７．３８．６７、６８．８３．８４　　出力２５　
　入力／出力ポート ３０、６０　　乗算器（マルチプライヤ）３１、３２．
６１．６２．８１　　加算器３３、４２．４３．５１．
７３．８２．８６　　マルチプレクサ４１、４４．４５
．５２．７４．７５．４４５．７４５　　レジスタ４６
、４７　　制御リンク ５０　　排他的論理和回路 ８５　　桁上げレジスタ １２１−２２１．１２２−２２２．１２３−２２３．３
２１−４２１．３２２−４２２　　ダブル　レジスタ２
１１、３１１．３１２．３１３．３２３　　シングル　
レジスタ４４６　　　”短絡°′マルチプレクサ

【書類芯】

図面

【図５】

Claims (12)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ中央処理ユニットと共に集積された
   計算プロセッシングモジュールユニットで、次の一般式
   によって演算を行うシーケンサと、読出／書込ワーキン
   グメモリとを有し、 Ｂ＝ａ・Ｘ＋Ｔ ここにおいて、Ｂ、Ｘ及びＴはマルチビット長の整数で
   、かつこれらのマルチビット長に比較して小さいｍ・ビ
   ットフォルマットを有するオペランドであり、前記演算
   は連続する計算ステップのシーケンスによって実行され
   、各計算ステップは、オペランドに関連の他のオペラン
   ドを組合せ、これらのオペランドの各々は、前記マルチ
   ビット長に比較して小さなｎ・ビットフォルマットを有
   し、かつ整数Ｘ、Ｔそれぞれよりｎ個の連続するビット
   の部分を相互に排他的な増加する順で見て重要度ｉのラ
   ンクにそれぞれ位置し、同じ重要度ランクのかつ完全な
   結果Ｂの相互に排他的な部分のｎ・ビットの他の部分を
   同じく形成する部分的結果ｂ＿ｉを蓄積するものであり
   、前記プロセシングモジュールは、オペランドａ、ｘ＿
   ｉ、ｔ＿ｉに対する入力と、結果ｂ＿ｉに対する出力と
   、積ａ・ｘ＿ｉを形成するマルチプライヤで、その後に
   第１加算器と第２加算器の直列配置が後続するマルチプ
   ライヤとを有し、第２加算器は結果ｂ＿ｉに生ずるｎ・
   ビットの最下位部分と最上位部分とに分割しうる部分的
   演算結果を供給し、オペランドｔ＿ｉは１つの加算器の
   入力の１つに供給され、前位の計算ステップの最上位部
   分は第１リサイクリング蓄積記憶手段によって他の加算
   器の入力の１つに供給される計算プロセシングモジュー
   ルにおいて、 オペランドａの相互に排他的な連続ランクのａ〔１・・
   ・ｋ〕のｋオペランド部分を入力するｋ個の並列入力と
   、 サイクルにの計算サブステップの各計算サブステップ内
   に、前記オペランド部分、すなわちａ〔１・・・ｋ〕を
   マルチプライヤの１つの入力に連続的に供給を行う入力
   選択手段と、 第２リサイクル記憶手段及びこれに附属する遅延手段で
   、対応のサイクルの第１以外の任意のサブステップの結
   果の最小位部分を（ｋ−１）計算サブステップだけ遅延
   させ、対応のサクイルの第１計算サブステップの結果の
   最重要部分をｋ計算サブステップだけ遅延させる手段と
   、 を設けてなることを特徴とするマイクロプロセッサ中央
   処理ユニット計算プロセッシングモジュール。
2. 【請求項２】 マイクロプロセッサ中央処理ユニットと共に集積された
   計算プロセッシングモジュールユニットで、次の一般式
   によって演算を行うシーケンサと、読出／書込ワーキン
   グメモリとを有し、 Ｂ＝ａ・Ｘ＋Ｔ ここにおいて、Ｂ、Ｘ及びＴはマルチビット長の整数で
   、かつこれらのマルチビット長に比較して小さいｍ・ビ
   ットフォルマットを有するオペランドであり、前記演算
   は連続する計算ステップのシーケンスによって実行され
   、各計算ステップは、オペランドに関連の他のオペラン
   ドを組合せ、これらのオペランドの各々は、前記マルチ
   ビット長に比較して小さなｎ・ビットフォルマットを有
   し、かつ整数Ｘ、Ｔそれぞれよりｎ個の連続するビット
   の部分を相互に排他的な増加する順で見て重要度ｉのラ
   ンクにそれぞれ位置し、同じ重要度ランクのかつ完全な
   結果Ｂの相互に排他的な部分のｎ・ビットの他の部分を
   同じく形成する部分的結果ｂ＿ｉを蓄積するものであり
   、前記プロセシングモジュールは、オペランドａ、ｘ＿
   ｉ、ｔ＿ｉに対する入力と、結果ｂ＿ｉに対する出力と
   、積ａ・ｘ＿ｉを形成するマルチプライヤで、その後に
   第１加算器と第２加算器の直列配置が後続するマルチプ
   ライヤとを有し、第２加算器は結果ｂ＿ｉに生ずるｎ・
   ビットの最下位部分と最上位部分とに分割しうる部分的
   演算結果を供給し、オペランドｔ＿ｉは１つの加算器の
   入力の１つに供給され、前位の計算ステップの最上位部
   分は第１リサイクリング蓄積記憶手段によって他の加算
   器の入力の１つに供給される計算プロセシングモジュー
   ルにおいて、 オペランドａの相互に排他的な連続ランクのａ〔１・・
   ・ｋ〕のｋオペランド部分を入力するｋ個の並列入力と
   、 サイクルｐの計算サブステップの各計算サブステップに
   対する入力選択（セレクト）手段で、マルチプライヤの
   入力の１つに前記オペランドの部分ａ〔１・・・ｐ〕を
   マルチプライヤの入力の１つに選択する手段とを有し、
   前記中央処理ユニットは、間隔〔２・・・ｋ〕より前記
   演算の完全な実行のシーケンスの間に選出（チューズ）
   を行う選出手段を有し、 第２リサイクル記憶手段及びこれに附属する遅延手段で
   、対応のサイクルの第１以外の任意のサブステップの結
   果の最小位部分を（ｐ−１）計算サブステップだけ遅延
   させ、対応のサクイルの第１計算サブステップの結果の
   最重要部分をｐ計算サブステップだけ遅延させる手段と
   、 さらに第２リサクイル記憶手段内で使用するｐの値の関
   数として、遅延ステップの数を（ｋ−ｐ）だけ減少させ
   得る遅延選択手段とを具えてなるマイクロプロセッサ中
   央処理ユニット計算プロセッシングモジュール。
3. 【請求項３】 オペランドａ〔　〕に対する入力ｋの数を３に等しくす
   る請求項１記載のプロセシングモジュール。
4. 【請求項４】 オペランドａ〔　〕に対する入力ｋの数を４に等しくす
   る請求項１記載のプロセシングモジュール。
5. 【請求項５】 オペランドａ〔　〕に対する入力ｋの数を４に等しくし
   、入力ａ〔　〕の選択手段は、オペランドａ〔　〕の３
   に等しい減少数で動作しうるようにした請求項２記載の
   プロセシングモジュール。
6. 【請求項６】 前記第１リサイクル記憶手段は、入力に第２加算器の出
   力の結果の最上位部分を受取る第１バッファレジスタで
   構成される請求項１、３、４の何れかに記載のプロセシ
   ングモジュールにおいて、 前記第２リサイクル記憶手段は（ｋ−１）のさらに他の
   バッファレジスタのスタックを有し、記憶データをステ
   ップバイステップに転送し、前記リサイクリングに付随
   するスイッチ手段は第１マルチプレクサと第２マルチプ
   レクサを有し、 第１バッファレジスタの出力を、一方では第２入力がオ
   ペランド入力ｔ＿ｉに接続されている第１マルチプレク
   サの第１入力に接続し、この第１マルチプレクサの出力
   は加算器の１つの入力に接続し、さらに第１バッファレ
   ジスタの出力は他方において、第２入力が、第２加算器
   の最下位出力に接続され、出力が前記（ｋ−１）バッフ
   ァレジスタのスタックを経由して他の加算器の入力に接
   続されている第２マルチプレクサの第１入力に接続して
   なるプロセシングモジュール。
7. 【請求項７】 請求項２または５に記載のプロセシングモジュールで、
   入力に第２加算器の出力における結果の最上位部分を受
   取る第１バッファレジスタによって前記リサイクル記憶
   手段が形成されるプロセシングモジュールにおいて、前
   記リサイクル記憶手段は、（ｋ−１）のバッファレジス
   タのスタックを有し、記憶データはこの中でステップバ
   イステップに転送され、前記遅延選択手段は、“ショー
   トサーキット”マルチプレクサと呼ばれるマルチプレク
   サで、前記レジスタのスタック内のデータ転送中（ｋ−
   ｐ）のレジスタを回避しうるマルチプレクサを有し、 リサイクリングに附属する前記スイッチ手段は第１マル
   チプレクサと第２マルチプレクサとを有し、 第１バッファレジスタの出力を、一方では第２入力がオ
   ペランド入力ｔ＿ｉに接続されている第１マルチプレク
   サの第１入力に接続し、この第１マルチプレクサの出力
   は加算器の１つの入力に接続し、さらに第１バッファレ
   ジスタの出力は他方において、第２入力が、第２加算器
   の最下位出力に接続され、出力が前記（ｋ−１）バッフ
   ァレジスタのスタックを経由して他の加算器の入力に接
   続されている第２マルチプレクサの第１入力に接続して
   なるプロセシングモジュール。
8. 【請求項８】 請求項６または７記載のプロセシングモジュールにおい
   て、オペランドａ〔ｋ〕の最上位ビットのオーバーフロ
   ーのある場合、その同時処理の目的により、 （ｎ＋１）×（ｎ）ビットに、（ｎは前記減少フォルマ
   ットのビット数）配置したマルチプライヤの付加的入力
   に接続した前記オーバーフロービット用の付加的入力を
   設け、 第１加算器を（２ｎ＋１）＋（ｎ＋１）ビットの処理用
   に配置し、第２加算器を（２ｎ＋１）＋ｎビットの処理
   用に配置し、第１バッファレジスタ及びレジスタのスタ
   ックのバッファレジスタを（ｎ＋１）ビットのフォルマ
   ットとし、 第２マルチプレクサは第１入力に（ｎ＋１）ビットのフ
   ォルマットの第１バッファレジスタの内容を受信し、第
   ２入力には、一方において第２加算器の出力の最下位ｎ
   ビットを、他方において、前記マルチプレクサの付加的
   入力より、ゼロに強制される（ｎ＋１）番目の最上位ビ
   ットを受信し、一方第１マルチプレクサはその２つの入
   力及び出力にｎビットフォルマットを有し（第１バッフ
   ァレジスタの（ｎ＋１）番目の出力ビットを無視する）
   、結果ｂ＿ｉの出力もｎビットとするプロセシングモジ
   ュール。
9. 【請求項９】 請求項６または７記載のプロセシングモジュールにおい
   て、オペランドａ〔ｋ〕の最上位ビットのオーバーフロ
   ーのある場合、その同時処理の目的により、 第３・３入力加算器を設け、その第１・ｎビット入力は
   、第２加算器の出力における結果の最上位部分を受信し
   、第２・ｎビット入力は、第３マルチプレクサによって
   選択された通り、オペランドｘ＿ｉの値、またはゼロに
   おけるｎビットの値の何れかを受信し、この第３・３入
   力加算器は、前記第１バッファレジスタの入力に接続さ
   れた第１・ｎビット出力と、キャリー（桁上げ）出力と
   称される第２・１ビット出力とを有し、この値はｋステ
   ップにおいてキャリーリサイクルのため１ビットキャリ
   ーレジスタ内に記憶され、第４ゼロリセットマルチプレ
   クサを経て同じ前記第３加算器の第３入力に接続され、
   前記第３マルチプレクサは、オペランドａ〔ｋ〕と同時
   にオーバーフロービットも考慮に入れるべきときは、そ
   の出力にオペランドｘ＿ｉを伝送し、かつ他のすべての
   場合ゼロ値を伝送する如くしたプロセシングモジュール
   。
10. 【請求項１０】 請求項６ないし９のいずれかに記載のプロセシングモジ
    ュールにおいて、シーケンサの制御によって、第１マル
    チプレクサはオペランド入力ｔ＿ｉを、を出力に送出し
    、第２マルチプレクサは第１バッファレジスタの出力に
    おけるデータを伝送し、演算サイクルの各第１ステップ
    においてこれを行い、かつ第１及び第２マルチプレクサ
    は、サイクルのその他のステップ中におていは、上述の
    セッティングを反転せしめるプロセシングモジュール。
11. 【請求項１１】 前記限定フォルマットのｎの値を８ビットとする請求項
    １ないし１０のいずれかに記載のプロセシングモジュー
    ル。
12. 【請求項１２】 請求項１ないし１１の何れかに記載のプロセシングモジ
    ュールにおいて、結果ｂ＿ｉをｂ＿ｉｘに変換するため
    結果ｂ＿ｉの出力の途中に“排他的ＯＲ”回路を設け、
    ここにおいて、ｘは、該排他的ＯＲ回路に付属するレジ
    スタ内にロードされるｎビット内の定数あるいは、入力
    にｘの前記値を受信し、出力は結果ｂ＿ｉのデータと共
    に該排他的ＯＲ回路の入力に供給する付加的マルチプレ
    クサのセッティングに応じて定まるオペランドｘ＿ｉで
    あるプロセシングモジュール。