JP4311287B2 - ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 - Google Patents
ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 Download PDFInfo
- Publication number
- JP4311287B2 JP4311287B2 JP2004188335A JP2004188335A JP4311287B2 JP 4311287 B2 JP4311287 B2 JP 4311287B2 JP 2004188335 A JP2004188335 A JP 2004188335A JP 2004188335 A JP2004188335 A JP 2004188335A JP 4311287 B2 JP4311287 B2 JP 4311287B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- sub
- registers
- output
- boot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 11
- 238000013500 data storage Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Stored Programmes (AREA)
- Advance Control (AREA)
Description
C 制御部
R1 第1レジスタ
R2 第2レジスタ
Rn 第nレジスタ
r1 第1サブレジスタ
r2 第2サブレジスタ
rn 第nサブレジスタ
M1 第1モードセレクタ
M2 第2モードセレクタ
Mn 第nモードセレクタ
S1 第1入力切換セレクタ
S2 第2入力切換セレクタ
Sn 第n入力切換セレクタ
sc 制御クロック信号
sd データ信号
sm モード信号
ss 入力制御信号
Claims (3)
- 所定の処理を実行する処理手段に設けられ、当該処理手段の処理中のデータを記憶する第1〜第n(nは2以上の整数)のレジスタと、
第1〜第nのサブレジスタと、
第1〜第nのレジスタごとに記憶させるためのブート用データを記憶したメモリを設けた制御部と、
前記制御部から出力されるモード信号に基づき、各第1〜第nのサブレジスタの出力と前記処理手段の処理中のデータとを選択的に各第1〜第nのレジスタの入力端子に入力する第1〜第nのモードセレクタと、
前記制御部から出力される入力制御信号に基づき、前記制御部から順次入力される、第n〜第1のブート用データを第1のサブレジスタへ順次出力するように制御する第1の入力セレクタと、
前記制御部から出力される入力制御信号に基づき、各第1〜第n−1のサブレジスタから順次入力される各ブート用データを各第2〜第nのサブレジスタに順次出力するように制御する第2〜第nの入力セレクタと、を備え、
前記制御部は、
ブートモード時に、第1〜第nの入力セレクタへ入力制御信号を出力し当該第1〜第nの入力セレクタを制御して、当該制御部の出力を第1のサブレジスタの入力端子に入力すると共に第1〜第nのサブレジスタをデイジーチェーン接続し、当該制御部のメモリから第n〜第1のブート用データを第1のサブレジスタへ順次出力して第1〜第nのサブレジスタにブート用データを記憶するとともに、第1〜第nのモードセレクタへモード信号を出力し当該第1〜第nのモードセレクタを制御して、各第1〜第nのサブレジスタの出力を各第1〜第nのレジスタの入力端子に入力し、第1〜第nのサブレジスタに記憶されているブート用データを第1〜第nのレジスタにそれぞれ記憶するブートシステム。 - 所定の処理を実行する処理手段に設けられ、当該処理手段の処理中のデータを記憶する第1〜第n(nは2以上の整数)のレジスタと、第1〜第nのサブレジスタと、第1〜第nのレジスタごとに記憶させるためのブート用データを記憶したメモリを設けた制御部と、前記制御部から出力されるモード信号に基づき、各第1〜第nのサブレジスタの出力と前記処理手段の処理中のデータとを選択的に各第1〜第nのレジスタの入力端子に入力する第1〜第nのモードセレクタと、前記制御部から出力される入力制御信号に基づき、前記制御部から順次入力される、第n〜第1のブート用データを第1のサブレジスタへ順次出力するように制御する第1の入力セレクタと、前記制御部から出力される入力制御信号に基づき、各第1〜第n−1のサブレジスタから順次入力される各ブート用データを各第2〜第nのサブレジスタに順次出力するように制御する第2〜第nの入力セレクタと、を備えたブートシステムのブート方法であって、
前記制御部が、第1〜第nの入力セレクタへ入力制御信号を出力し当該第1〜第nの入力セレクタを制御して、当該制御部の出力を第1のサブレジスタの入力端子に入力すると共に第1〜第nのサブレジスタをデイジーチェーン接続し、当該制御部のメモリから第n〜第1のブート用データを第1のサブレジスタへ順次出力して第1〜第nのサブレジスタにブート用データを記憶するステップと、
前記制御部が、第1〜第nのモードセレクタへモード信号を出力し当該第1〜第nのモードセレクタを制御して、各第1〜第nのサブレジスタの出力を各第1〜第nのレジスタの入力端子に入力し、第1〜第nのサブレジスタに記憶されているブート用データを第1〜第nのレジスタにそれぞれ記憶するステップと、を有するブートシステムのブート方法。 - 所定の処理を実行する処理手段に設けられ、当該処理手段の処理中のデータを記憶する第1〜第n(nは2以上の整数)のレジスタと、
第1〜第nのサブレジスタと、
第1〜第nのレジスタごとに記憶させるためのブート用データを記憶したメモリを設けた制御部と、
前記制御部から出力された制御信号に基づき、各第1〜第nのサブレジスタの出力と前記処理手段の処理中のデータとを選択的に各第1〜第nのレジスタの入力端子に入力する第1〜第nのモードセレクタと、
前記制御部から出力される入力制御信号に基づき、前記制御部から順次入力される、第n〜第1のブート用データを第1のサブレジスタへ順次出力するように制御する第1の入力セレクタと、
前記制御部から出力される入力制御信号に基づき、各第1〜第n−1のサブレジスタから順次入力される各ブート用データを各第2〜第nのサブレジスタに順次出力するように制御する第2〜第nの入力セレクタと、を備え、
前記制御部は、
ブートモード時に、第1〜第nの入力セレクタへ入力制御信号を出力し当該第1〜第nの入力セレクタを制御して、当該制御部の出力を第1のサブレジスタの入力端子に入力すると共に第1〜第nのサブレジスタをデイジーチェーン接続し、当該制御部のメモリから第n〜第1のブート用データを第1のサブレジスタへ順次出力して第1〜第nのサブレジスタにブート用データを記憶するとともに、第1〜第nのモードセレクタへモード信号を出力し当該第1〜第nのモードセレクタを制御して、各第1〜第nのサブレジスタの出力を各第1〜第nのレジスタの入力端子に入力し、第1〜第nのサブレジスタに記憶されているブート用データを第1〜第nのレジスタにそれぞれ記憶するデータ処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004188335A JP4311287B2 (ja) | 2004-06-25 | 2004-06-25 | ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 |
KR1020050054727A KR20060049675A (ko) | 2004-06-25 | 2005-06-24 | 부팅 시스템, 부팅 방법, 및 이 부팅 방법을 이용한 데이터처리 장치 |
US11/166,324 US20050289335A1 (en) | 2004-06-25 | 2005-06-24 | Boot system, boot method, and data processing apparatus using the boot method |
CNA2005100810122A CN1713146A (zh) | 2004-06-25 | 2005-06-27 | 引导系统、引导方法、及使用该引导方法的数据处理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004188335A JP4311287B2 (ja) | 2004-06-25 | 2004-06-25 | ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006011844A JP2006011844A (ja) | 2006-01-12 |
JP4311287B2 true JP4311287B2 (ja) | 2009-08-12 |
Family
ID=35507461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004188335A Expired - Fee Related JP4311287B2 (ja) | 2004-06-25 | 2004-06-25 | ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20050289335A1 (ja) |
JP (1) | JP4311287B2 (ja) |
KR (1) | KR20060049675A (ja) |
CN (1) | CN1713146A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100115004A1 (en) * | 2008-10-21 | 2010-05-06 | Moxa Inc. | Backup system that stores boot data file of embedded system in different strorage sections and method thereof |
KR101583002B1 (ko) * | 2009-02-23 | 2016-01-21 | 삼성전자주식회사 | 컴퓨팅 시스템, 그것의 부팅 방법, 및 코드 데이터 피닝 방법 |
JP2016535328A (ja) * | 2013-09-26 | 2016-11-10 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | システムの初期化前のデバイスの構成 |
EP3218818B1 (en) * | 2014-11-13 | 2019-05-08 | Hewlett-Packard Enterprise Development LP | Dual purpose boot registers |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63245529A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | レジスタ退避復元装置 |
GB2249460B (en) * | 1990-09-19 | 1994-06-29 | Intel Corp | Network providing common access to dissimilar hardware interfaces |
US6735685B1 (en) * | 1992-09-29 | 2004-05-11 | Seiko Epson Corporation | System and method for handling load and/or store operations in a superscalar microprocessor |
US5430687A (en) * | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
JP3458518B2 (ja) * | 1994-08-30 | 2003-10-20 | ソニー株式会社 | 並列プロセッサ |
US5745391A (en) * | 1995-09-13 | 1998-04-28 | Topor; Yakov | Apparatus for and method of turning on and shutting off a computing device |
KR100265708B1 (ko) * | 1996-07-16 | 2000-09-15 | 윤종용 | 스카시아이-디자동설정장치 |
US5875346A (en) * | 1996-09-13 | 1999-02-23 | International Business Machines Corporation | System for restoring register data in a pipelined data processing system using latch feedback assemblies |
US5793944A (en) * | 1996-09-13 | 1998-08-11 | International Business Machines Corporation | System for restoring register data in a pipelined data processing system using register file save/restore mechanism |
JPH11120002A (ja) * | 1997-10-16 | 1999-04-30 | Fujitsu Ltd | 複数のdspを有する装置 |
US5995988A (en) * | 1997-12-04 | 1999-11-30 | Xilinx, Inc. | Configurable parallel and bit serial load apparatus |
US6463509B1 (en) * | 1999-01-26 | 2002-10-08 | Motive Power, Inc. | Preloading data in a cache memory according to user-specified preload criteria |
JP3913413B2 (ja) * | 1999-08-25 | 2007-05-09 | 富士通株式会社 | 半導体装置 |
US6473857B1 (en) * | 1999-12-06 | 2002-10-29 | Dell Products, L.P. | Centralized boot |
US6614703B2 (en) * | 2000-01-13 | 2003-09-02 | Texas Instruments Incorporated | Method and system for configuring integrated systems on a chip |
US6658458B1 (en) * | 2000-06-22 | 2003-12-02 | Cisco Technology, Inc. | Cascading associative memory arrangement |
DE10056471C2 (de) * | 2000-11-15 | 2002-12-05 | Infineon Technologies Ag | System zur Datenverarbeitung mit konfigurierbaren Komponenten |
US20020138156A1 (en) * | 2001-01-25 | 2002-09-26 | Wong Isaac H. | System of connecting multiple processors in cascade |
US6920533B2 (en) * | 2001-06-27 | 2005-07-19 | Intel Corporation | System boot time reduction method |
JP2003150395A (ja) * | 2001-11-15 | 2003-05-23 | Nec Corp | プロセッサとそのプログラム転送方法 |
US6928542B2 (en) * | 2001-11-15 | 2005-08-09 | Inventec Corporation | Method and system for starting a multiple PDA operating system through a menu |
US7007161B2 (en) * | 2002-01-08 | 2006-02-28 | Agile Tv Corporation | Fast booting of plex array |
US7225363B2 (en) * | 2002-03-18 | 2007-05-29 | Sun Microsystems, Inc. | Method and apparatus for abandoning an interrupted task |
US6766505B1 (en) * | 2002-03-25 | 2004-07-20 | Altera Corporation | Parallel programming of programmable logic using register chains |
US20030233534A1 (en) * | 2002-06-12 | 2003-12-18 | Adrian Bernhard | Enhanced computer start-up methods |
JP2004102508A (ja) * | 2002-09-06 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
JP2006510967A (ja) * | 2002-12-18 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Jtag機能を備えている複数の集積回路を有するシステムにおけるコードのダウンロード |
US6912164B1 (en) * | 2003-08-22 | 2005-06-28 | Altera Corporation | Techniques for preloading data into memory on programmable circuits |
TWI223756B (en) * | 2003-10-09 | 2004-11-11 | Univ Nat Sun Yat Sen | Automatic register backup/restore system and method |
US7136973B2 (en) * | 2004-02-04 | 2006-11-14 | Sandisk Corporation | Dual media storage device |
-
2004
- 2004-06-25 JP JP2004188335A patent/JP4311287B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-24 KR KR1020050054727A patent/KR20060049675A/ko not_active Application Discontinuation
- 2005-06-24 US US11/166,324 patent/US20050289335A1/en not_active Abandoned
- 2005-06-27 CN CNA2005100810122A patent/CN1713146A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN1713146A (zh) | 2005-12-28 |
US20050289335A1 (en) | 2005-12-29 |
KR20060049675A (ko) | 2006-05-19 |
JP2006011844A (ja) | 2006-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6009496A (en) | Microcontroller with programmable embedded flash memory | |
US7600101B2 (en) | Multithreaded hardware systems and methods | |
US20110004742A1 (en) | Variable-Cycle, Event-Driven Multi-Execution Flash Processor | |
JP2004164367A (ja) | マルチプロセッサシステム | |
JP4311287B2 (ja) | ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置 | |
USRE39252E1 (en) | Instruction dependent clock scheme | |
KR101433861B1 (ko) | 메모리 시스템 및 그 구동방법 | |
JP7416429B2 (ja) | リアルタイムタスクスイッチに適合したフレキシブルロジックユニット | |
JP3987277B2 (ja) | パルス信号生成装置 | |
JPH1185513A (ja) | プロセッサ | |
US7945718B2 (en) | Microcontroller waveform generation | |
US8200943B2 (en) | Microprocessor | |
US7519802B2 (en) | System and method for configuring a computer system | |
US7447874B1 (en) | Method and system for designing a flexible hardware state machine | |
JP2010140325A (ja) | マイクロコンピュータ制御装置 | |
KR100681427B1 (ko) | 다중 프로세서 시스템을 위한 리셋 회로 | |
JP5088566B2 (ja) | 割込機能を備えたplc | |
JP2001352036A (ja) | 半導体集積回路の初期化装置および半導体集積回路の初期化方法 | |
US20040243875A1 (en) | Instruction dependent clock scheme | |
JPH0954692A (ja) | マイクロプログラム制御システム | |
JPH07249983A (ja) | フィールドプログラム可能なゲートアレイのローディング方式 | |
JP2000207380A (ja) | マイクロコンピュ―タ | |
JP2007213415A (ja) | メモリ装置 | |
JPH0850567A (ja) | データ転送装置 | |
JP2006285816A (ja) | プロセッサ装置及びそれを有する電子機器、並びにブート制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20081118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20081118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090318 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090504 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |