JPH0697447B2 - 処理装置の通信制御装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 処理装置の通信制御装置であって、相互に通信回線を介
して接続される処理装置に、相互間の指令を授受するレ
ジスタと指令の待ち行列とを備え、待ち行列の指令の有
無情報と、レジスタの指令の有効無効情報とをレジスタ
に格納して、レジスタによって割り込みを制御し、処理
装置の指令通知を高速に行う。

〔産業上の利用分野〕

本発明は通信回線を介して相互に接続される処理装置に
おける指令処理を高速化する処理装置の通信制御装置に
関するものである。

情報処理の分野で処理装置が相互に通信回線を介して接
続されるシステムが用いられている。このシステムは、
第６図に示すように構成されている。

処理装置３は、プログラム及び制御情報を格納するメモ
リ７を有し、このプログラムによって処理を行ってい
る。処理装置３は、チャネル装置１と通信制御部２とを
具備している。

通信制御部２は、接続する相手によって各々設けられて
おり、本図の場合は２個の通信制御部2-1と2-2とで構成
されている。チャネル装置１には、種々の入出力装置、
例えば磁気テープ6-1,磁気ディスク装置6-2,プリンタ6-
3及びワークステーション群6-4が接続されている。

通信制御部2-1は、通信回線を介して交換機８、更に通
信回線を介して端末装置9-1,電話9-2,ファクシミリ装置
9-3,処理装置3-1と接続されている。

通信制御部2-2は処理装置3-2と接続され、処理装置3-2
には、端末装置9-4が接続されている。

本システムは上記した制御情報とプログラムとによって
運用されている。

従って、処理装置３はチャネル装置１と通信制御部2-1
と2-2の各々を制御する必要があり、他装置、例えば処
理装置3-2からの割り込みを通信制御部2-2とチャネル装
置１とを介して受けている。

従って、チャネル装置１が処理装置３に対する割込みを
減少することが、処理装置の高速処理を可能とする。従
って、指令が高速に行える処理装置の通信制御方式が要
望されている。

〔従来の技術〕

チャネル装置１が通信制御部２に指令を伝達するのに、
レジスタを用いている。この従来のレジスタ方式は、第
７図に示すように構成されており、各通信制御部2-1,2-
2に共通に設けられている。

従って、２個以上の指令が連続して入力されると、例え
ば、レジスタ4-2に書込まれた指令が通信制御部２へ通
知される前に即ち、割込みを発生して、指令が読取られ
るまでに、次の指令がレジスタ4-2に上書きされてしま
うと云うことが生じる。

これに対処するために、第８図に示す方式が用いられて
いる。即ち、レジスタ4-1と割り込みを発生するレジス
タ4-2との間に複数のバッファから構成される先入れ先
出し回路4-4を設けるものである。

この方式は上書きを防止する効果はあるが、処理装置の
指令運用中に障害が発生すると、その運用中の障害個所
が分からず、若し障害発生個所を調査する場合には、ダ
ンプ処理を必要とし、処理装置の負荷が増える欠点があ
る。

更に、上記に対処するために、第９図に示す待ち行列５
をメモリ７上に設け、レジスタ4-1を設ける。チャネル
装置１に指令が発生すると、指令は待ち行列５に順次
格納される。レジスタ4-1に指令を格納して、通信制
御部２に割込み要求を送出する。通信制御部２にて割込
み許可状態となる通信制御部２に指令の割込みをす
る。

通信制御部２は、レジスタ4-1に格納された指令の読
取りを行って、その処理をする。通信制御部２は、処理
が終了するとチャネル装置１を介して処理装置３に受付
割込信号（待機中の指令の受付を再開するための割込信
号）を出力し割込む。

次に発生した指令を行列５から取出して、レジスタ4-
1に格納して指令の同−工程を経て、受付割込信号を
送出する。

結果として、指令の処理を行う毎に受付割込信号を出力
して割込みを行うこととなる。従ってチャネル装置１
は、割込み処理に時間を要し、チャネル装置のプログラ
ム処理時間が遅くなり、処理装置の処理時間を遅くする
と云う問題を生ずる。

〔発明が解決しようとする問題点〕

上記した種々の従来方式では、割込み処理のためにチャ
ネル装置のプログラム処理に時間がかかることとなり、
処理装置の処理速度向上を困難にしている。

本発明はこのような点に鑑みて創作されたもので、簡易
な構成で割込み処理を減少し、処理装置の処理速度の向
上が図れる処理装置の通信制御方式を提供することを目
的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の処理装置の通信制御装置の原理図を示
す。

処理装置３のメモリ７に、待ち行列５が設けてある。更
に、チャネル装置１に指令を格納するレジスタ４を設け
る。このレジスタ４の最下位ビットの＃１ビット目は、
待ち行列５に指令待ちがあると論理‘1'を格納し後続の
指令のあることを示す。

又レジスタ４の２ビット目は、レジスタ４上の指令が有
効／無効状態を示すビットであり、有効時論理‘1'とす
るとするように構成されている。

〔作用〕

通信制御部２は、レジスタ４を参照して、＃１ビット目
が論理‘1'である場合の処理終了時のみ受付割込み信号
を出力してチャネル装置１に割込みを行い、＃１ビット
目が論理‘0'である場合の処理終了時には受付割込信号
を出力せず、従って受付割込処理を行わない。

従って、割込み処理回数が減少して、処理装置の指令処
理の高速化が図れる。

〔実施例〕

第２図は本発明の実施例であって、処理装置３のメモリ
７に待ち行列５が設けてある。この待ち行列は、指令発
生順序に処理待ちとして指令が登録される。なお、同図
では指令ととが処理される過程の一例を上から下へ
時系列で説明してある。

チャネル装置１に、レジスタ４が設けてある。このレジ
スタ４は、指令を格納すると共に、この最下位の＃１ビ
ットは、待ち行列５に待ち指令があると、論理‘1'を格
納し、ないと論理‘0'を格納する。又レジスタ４の＃２
ビット目は、レジスタ４に格納されている指令が有効で
あるか無効であるかを示すビットであり、有効の時論理
‘1'が格納される。

本発明を第３図、第４図、第５図のフローチャートを参
照しながら説明する。なお、フローチャートの説明は括
弧付き数字を用いる。

レジスタ４の＃1,＃２ビット（以下単に＃１ビット，＃
２ビットと称する）は共に‘0'にクリァされ、そこから
開始する。

処理装置３から指令が発生されると第３図（１）、指令
を待ち行列に格納する（２）。

チャネル装置１は、＃２ビットの状態をチェックする。
＃２が‘0'であると（３）、待ち行列５から指令を取
出しレジスタ４に指令を書込み（４）、＃２を‘1'にセ
ットし（５）、通信制御部２に指令の割込要求を行い
（６）、処理を終了する（７）。若し＃２のビットが
‘1'であると（８）、＃１ビットを‘1'にして（９）、
終了する（10）。

指令割込要求を受けた通信制御部２は、第４図に示う
ように動作する。即ち、割込要求（１）に対して割込可
能状態となり、割込開始し（２）、＃２ビットの状態を
チェックする。＃２が‘1'であると（３）、レジスタ４
の指令を読取り（４）、＃２ビットを‘0'にクリァし
（５）、＃１ビットをチェックし‘1'であると（６）、
受付割込の信号をチャネル装置１に出力し（７）、終了
する（８）。（２）の後、若し＃２が‘0'であると
（９）、無効割込と判断し、処理を終了する（10）。ま
た（５）の後、＃１ビットが‘0'の時（11）、待ち行列
に待機指令がないことを意味し、受付割込を行わず終了
する（12）。

第４図（７）で受付割込信号を受けたチャネル装置１の
動作は第５図に示すようになる。即ちチャネル装置１は
割込を受けると（１）、待ち行列５から指令を取出し
レジスタ４に書込み（２）、＃２ビットを‘1'にセット
する（３）。その後、待ち行列５に指令があるかをチ
ェックし、なければ（４）、＃１ビットを‘0'にクリァ
し（５）、指令が残っていれば（６）、＃１ビットを
‘1'にセットする（７）。その後指令の割込要求を通
信制御部２に出力し（８）、受付割込処理を終了する
（９）。各指令の終了割込は、それぞれの指令終了時に
チャネル装置に対し通信制御部より割り込む。

即ち、第４図に示すように、通信制御部２は、レジスタ
４の＃１ビットが‘1'即ち指令が待ち行列５に待機して
いる時のみチャネル装置１に割込をする。

但し、第３図に示す＃２ビットの‘1'検出（８）から＃
１ビットを‘0'にクリァする（９）までの時間T1は、第
４図の指令読取り（４）から＃２ビットを‘0'にクリァ
する（５）までの時間T2より小さくなるように構成す
る。

〔発明の効果〕

以上述べてきたように、本発明によれば、極めて簡易な
構成で、通信制御部からの割込みが減少され、指令処理
に効率のよいものとなり、処理装置の処理を高速化する
上で極めて有効である。

【図面の簡単な説明】

第１図は本発明の処理装置の通信制御装置の原原理図、 第２図は本発明の実施例を説明するための模式図、 第３図は本発明のチャネル装置のフローチャート、 第４図は本発明の通信制御部のフローチャート、 第５図は本発明の割込み時のフローチャート、 第６図はシステム構成図、 第７図は従来のレジスタ方式の模式図、 第８図は従来の先入れ先出し方式の模式図、 第９図は従来の待ち行列方式の説明図である。 図において、１はチャネル装置、２は通信制御部、３は
処理装置、４はレジスタ、５は待ち行列を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 新北 徹也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 紫原 真二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】チャネル装置（１）と通信制御部（２）と
   を具備する処理装置（３）が通信回線を介して相互に接
   続されるシステムにおいて、 処理装置（３）に、相手処理装置に対する指令を授受す
   るためと割込制御用の２つの特定ビットからなるレジス
   タ（４）と、指令の待ち順を格納する待ち行列（５）と
   を備え、 上記待ち行列（５）に指令があるか否かを示す情報と、
   上記レジスタ（４）の指令の有効／無効情報とを上記レ
   ジスタ（４）の特定ビットに格納し、上記レジスタ
   （４）の特定ビットに基づいて、通信制御部（２）から
   の割込を制御することを特徴とする処理装置の通信制御
   装置。