JP3170827B2 - ポーリングデータ収集システム - Google Patents
ポーリングデータ収集システムInfo
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- JP3170827B2 JP3170827B2 JP29109691A JP29109691A JP3170827B2 JP 3170827 B2 JP3170827 B2 JP 3170827B2 JP 29109691 A JP29109691 A JP 29109691A JP 29109691 A JP29109691 A JP 29109691A JP 3170827 B2 JP3170827 B2 JP 3170827B2
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Description
【０００１】
【産業上の利用分野】本発明は、親局が子局を監視する
際に使用するポーリングデータ収集システムに関するも
のである。
際に使用するポーリングデータ収集システムに関するも
のである。
【０００２】データ通信の発達に伴い、通信システムを
管理する監視・制御システムの重要性が高まってきてい
る。その為、ポーリング方式で各子局の監視データを収
集することが広く行われているが、この時、各子局の状
態情報を短時間で収集できることが必要である。
管理する監視・制御システムの重要性が高まってきてい
る。その為、ポーリング方式で各子局の監視データを収
集することが広く行われているが、この時、各子局の状
態情報を短時間で収集できることが必要である。
【０００３】
【従来の技術】図７はポーリングデータ収集シテスム説
明図、図８は図７中の子局１の要部構成図の一例、図９
は図７中の子局２の要部構成図の一例、図10は従来例の
分岐部構成図である。以下、親局と子局１〜子局４が図
７の様に回線で接続されているとして、図７〜図10の動
作を説明する。
明図、図８は図７中の子局１の要部構成図の一例、図９
は図７中の子局２の要部構成図の一例、図10は従来例の
分岐部構成図である。以下、親局と子局１〜子局４が図
７の様に回線で接続されているとして、図７〜図10の動
作を説明する。
【０００４】図７において、親局は、例えば、HDLCのフ
レームプォーマットを用いて、子局１に対してポーリン
グ要求（図７中のポーリング１）を行う。子局１は、こ
のポーリング要求が自局宛であることを検出すると、例
えば、自局の状態情報をポーリング応答（図中の応答
１）として、親局と子局２の両方向に送出する。
レームプォーマットを用いて、子局１に対してポーリン
グ要求（図７中のポーリング１）を行う。子局１は、こ
のポーリング要求が自局宛であることを検出すると、例
えば、自局の状態情報をポーリング応答（図中の応答
１）として、親局と子局２の両方向に送出する。
【０００５】親局は、子局１の状態情報を収集した後、
子局２に対してポーリング要求（図中のポーリング２）
を行うので、子局２はポーリング応答（図中の応答２）
を親局方向と子局３，子局４の３方向に送出する。
子局２に対してポーリング要求（図中のポーリング２）
を行うので、子局２はポーリング応答（図中の応答２）
を親局方向と子局３，子局４の３方向に送出する。
【０００６】以下、親局は、子局３，子局４に対して、
順次、ポーリング要求（図中のポーリング３，４）を行
い、子局３，４は親局方向にポーリング応答を送出する
ので、親局は全ての子局の状態情報を収集できる。
順次、ポーリング要求（図中のポーリング３，４）を行
い、子局３，４は親局方向にポーリング応答を送出する
ので、親局は全ての子局の状態情報を収集できる。
【０００７】また、各子局はポーリング応答を全ての方
向に送出するので、ポーリングデータ収集システム内の
どの子局でも、全ての子局の状態情報を収集できる。な
お、各子局が全ての子局の状態情報を収集するのは、例
えば、各局の状態情報を比較して自局の動作の良否を判
断することがある為である。
向に送出するので、ポーリングデータ収集システム内の
どの子局でも、全ての子局の状態情報を収集できる。な
お、各子局が全ての子局の状態情報を収集するのは、例
えば、各局の状態情報を比較して自局の動作の良否を判
断することがある為である。
【０００８】ここで、子局は、各方向にポーリング応答
を送出する為、図８〜図10に示す様な構成をしている。
例えば、子局１は図７に示す様に、親局と子局２との間
に接続されているので、図８に示す様な要部構成になっ
ている。
を送出する為、図８〜図10に示す様な構成をしている。
例えば、子局１は図７に示す様に、親局と子局２との間
に接続されているので、図８に示す様な要部構成になっ
ている。
【０００９】ここで、子局２は、親局からの主信号と制
御信号（ポーリング要求）を多重化した多重化信号を分
離し、または、主信号に制御信号（ポーリング応答）を
多重化する為、多重・分離部が設けられている。なお、
送受信部は省略してある。
御信号（ポーリング要求）を多重化した多重化信号を分
離し、または、主信号に制御信号（ポーリング応答）を
多重化する為、多重・分離部が設けられている。なお、
送受信部は省略してある。
【００１０】さて、図８において、子局１の多重・分離
部12は、多重化信号を分離して HDLC フレームフォーマ
ットの制御信号( ポーリング要求) を取り出して分岐部
21に送出する。
部12は、多重化信号を分離して HDLC フレームフォーマ
ットの制御信号( ポーリング要求) を取り出して分岐部
21に送出する。
【００１１】分岐部は、図10に示す様に、インタフェー
スとしての HDLC 通信LSI 221 〜224 、各LSI を管理す
るCPU 225 、メモリ226 、バス227 で構成されている
が、子局１は HDLC 通信LSI 224 は未使用であり, 子局
２は全ての HDLC 通信LSI を使用する。
スとしての HDLC 通信LSI 221 〜224 、各LSI を管理す
るCPU 225 、メモリ226 、バス227 で構成されている
が、子局１は HDLC 通信LSI 224 は未使用であり, 子局
２は全ての HDLC 通信LSI を使用する。
【００１２】これは、子局１は親局からのポーリング要
求に対して、ポーリング応答を親局方向と子局２方向に
送出する為、３つの HDLC 通信LSI が必要となる。しか
し、子局２は、図９に示す様に、ポーリング応答を親局
方向と子局３，４方向に送出する為、４つの HDLC 通信
LSI が必要となる。なお、各分岐部の機能そのものは同
一である。
求に対して、ポーリング応答を親局方向と子局２方向に
送出する為、３つの HDLC 通信LSI が必要となる。しか
し、子局２は、図９に示す様に、ポーリング応答を親局
方向と子局３，４方向に送出する為、４つの HDLC 通信
LSI が必要となる。なお、各分岐部の機能そのものは同
一である。
【００１３】さて、子局１の分岐部内の HDLC 通信LSI
222は、HDLCフレームフォーマットの信号を受信する
と、CPU 225 に対して割り込みを上げて受信開始を通知
すると共に、この信号に対して直列／並列変換を開始
し、HDLCフレーム内のFCS(フレームチェックシーケン
ス) チェック、最終フラグまでを検出すると、また、割
り込みを上げる。
222は、HDLCフレームフォーマットの信号を受信する
と、CPU 225 に対して割り込みを上げて受信開始を通知
すると共に、この信号に対して直列／並列変換を開始
し、HDLCフレーム内のFCS(フレームチェックシーケン
ス) チェック、最終フラグまでを検出すると、また、割
り込みを上げる。
【００１４】CPU 225 は、順次、上記の並列信号をメモ
リ226に格納し、FCS の結果を見に行き、結果が正しけ
れば並列信号を格納し、異常なら破棄する。その後、受
信局アドレスが自局宛で、ポーリング要求であることを
検出した時、HDLC通信LSI 221 を介して、図８の局間通
信制御部11に検出結果を送出する。
リ226に格納し、FCS の結果を見に行き、結果が正しけ
れば並列信号を格納し、異常なら破棄する。その後、受
信局アドレスが自局宛で、ポーリング要求であることを
検出した時、HDLC通信LSI 221 を介して、図８の局間通
信制御部11に検出結果を送出する。
【００１５】局間通信制御部11は、収集した自局の状態
情報をポーリング応答として、図10の HDLC 通信LSI 22
1 を介してメモリ226 に転送する。CPU 225 はメモリに
格納さたポーリング応答を、HDLC通信LSI 222, 223, 多
重・分離部 13, 12 を介して親局と子局２に送出する。
情報をポーリング応答として、図10の HDLC 通信LSI 22
1 を介してメモリ226 に転送する。CPU 225 はメモリに
格納さたポーリング応答を、HDLC通信LSI 222, 223, 多
重・分離部 13, 12 を介して親局と子局２に送出する。
【００１６】しかし、CPU 225 は、受信局アドレスが自
局宛でなければ、HDLC通信LSI 223を用いて、メモリ内
の並列信号を子局３に転送する。
局宛でなければ、HDLC通信LSI 223を用いて、メモリ内
の並列信号を子局３に転送する。
【００１７】
【発明が解決しようとする課題】図11は従来例の課題説
明図で、(A)は中継時、１局における遅延時間説明図、
(B) は親局が子局３のポーリング応答を収集するまでの
時間説明図である。
明図で、(A)は中継時、１局における遅延時間説明図、
(B) は親局が子局３のポーリング応答を収集するまでの
時間説明図である。
【００１８】さて、分岐部の条件としては、どのインタ
フェース( 図10では HDLC 通信LSI) から入力した信号
も、残りのインタフェース部から出力できる構成にする
と共に、各インタフェース間のクロックは、同期してい
る場合と位相がずれている場合とが考えられるので、ク
ロック乗換えが必要となる。
フェース( 図10では HDLC 通信LSI) から入力した信号
も、残りのインタフェース部から出力できる構成にする
と共に、各インタフェース間のクロックは、同期してい
る場合と位相がずれている場合とが考えられるので、ク
ロック乗換えが必要となる。
【００１９】しかし、上記の様に、全てのデータ転送を
CPU を介して行う場合は、各 HDLC通信LSI 間のクロッ
クの位相ずれは考えなくてよい。ここで、入力する信号
の最終フラグ( 図の後のF)を検出しないと、FCS ( 図中
のCRC)のチェックができない為、送信動作が行えず、信
号１フレームを受信する時間とCPU の信号転送動作など
の内部処理時間分の信号の遅延は免れない( 図11(A) 参
照) 。そこで、信号の量が増加すればする程、状態情報
の収集時間が長くなる。
CPU を介して行う場合は、各 HDLC通信LSI 間のクロッ
クの位相ずれは考えなくてよい。ここで、入力する信号
の最終フラグ( 図の後のF)を検出しないと、FCS ( 図中
のCRC)のチェックができない為、送信動作が行えず、信
号１フレームを受信する時間とCPU の信号転送動作など
の内部処理時間分の信号の遅延は免れない( 図11(A) 参
照) 。そこで、信号の量が増加すればする程、状態情報
の収集時間が長くなる。
【００２０】また、各子局の分岐部を信号が通過する度
に、この遅延が加算される為、広範囲のシステムにおい
ては、親局から多数の子局を経由するので、子局の状態
情報を収集する時間が非常に長くなる。
に、この遅延が加算される為、広範囲のシステムにおい
ては、親局から多数の子局を経由するので、子局の状態
情報を収集する時間が非常に長くなる。
【００２１】例えば、図11(B) に示す様に、親局からポ
ーリング要求を子局１に送信(T) すると、子局１の分岐
部は、ほぼ遅延時間なく受信(R) するが、上記の内部処
理時間だけ遅延して子局２の送信する。以下、上記と同
様に，内部処理時間だけ遅延して子局２，子局３の分岐
部を介して局間通信制御部に加えられる。
ーリング要求を子局１に送信(T) すると、子局１の分岐
部は、ほぼ遅延時間なく受信(R) するが、上記の内部処
理時間だけ遅延して子局２の送信する。以下、上記と同
様に，内部処理時間だけ遅延して子局２，子局３の分岐
部を介して局間通信制御部に加えられる。
【００２２】局間通信制御部は、ポーリング応答を自局
の分岐部を介して親局に送出するが、内部遅延時間が累
積されて親局に取り込まれる。即ち、子局の数が多い場
合、親局が全子局の状態情報を収集するのに時間がかか
ると云う問題がある。
の分岐部を介して親局に送出するが、内部遅延時間が累
積されて親局に取り込まれる。即ち、子局の数が多い場
合、親局が全子局の状態情報を収集するのに時間がかか
ると云う問題がある。
【００２３】本発明は、各子局の状態情報を短時間で収
集可能にすることを目的とする。
集可能にすることを目的とする。
【００２４】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、３は回線を介して入力した信号を分割
して一部を制御部に送出するが、残りの信号及び入力し
た自局のポーリング応答を送信クロックに同期させて、
出力信号として回線に送出する分岐部である。
図である。図中、３は回線を介して入力した信号を分割
して一部を制御部に送出するが、残りの信号及び入力し
た自局のポーリング応答を送信クロックに同期させて、
出力信号として回線に送出する分岐部である。
【００２５】４は該分岐部からの信号が自局宛のポーリ
ング要求であることを検出した時、ポーリング応答を生
成して該分岐部に送出するが、自局宛でない時は入力し
た信号を破棄する制御部である。
ング要求であることを検出した時、ポーリング応答を生
成して該分岐部に送出するが、自局宛でない時は入力し
た信号を破棄する制御部である。
【００２６】
【作用】本発明は、各子局の分岐部は、入力した信号
を、多重化する際に使用する出力側クロックに乗換えさ
せた後、多重・分離部を介して回線に送出する様にし
た。
を、多重化する際に使用する出力側クロックに乗換えさ
せた後、多重・分離部を介して回線に送出する様にし
た。
【００２７】即ち、本発明は、従来, 行われていた入力
信号に対するCPU による制御や HDLC 通信LSI によるFC
S の検出は中止して、クロック乗換えのみを行う様にし
た。なお、FCS の検出は信号を取り込む局で行う。
信号に対するCPU による制御や HDLC 通信LSI によるFC
S の検出は中止して、クロック乗換えのみを行う様にし
た。なお、FCS の検出は信号を取り込む局で行う。
【００２８】これにより、上記の制御, 検出に必要なの
時間が不要となり、データ収集の高速化が可能となる。
時間が不要となり、データ収集の高速化が可能となる。
【００２９】
【実施例】図２は本発明の実施例の構成図（分岐部）、
図３は本発明の実施例の構成図（局間通信制御部）、図
４は図２中のインタフェース部ブロック図の一例、図５
は図４中のエラスティックメモリ部のブロック図の一
例、図６は図４の動作説明図で、(A) は分岐部、分岐部
における遅延時間説明図、(B)は親局が子局３のポーリ
ング応答を収集するまでの時間説明図である。
図３は本発明の実施例の構成図（局間通信制御部）、図
４は図２中のインタフェース部ブロック図の一例、図５
は図４中のエラスティックメモリ部のブロック図の一
例、図６は図４の動作説明図で、(A) は分岐部、分岐部
における遅延時間説明図、(B)は親局が子局３のポーリ
ング応答を収集するまでの時間説明図である。
【００３０】ここで、インタフェース部31〜34は分岐部
３の構成部分、インタフェース41,CPU 42, メモリ43, R
OM 44, バス45は制御部４の構成部分である。以下、図
４〜図６を参照して図２，図３の動作を説明する。な
お、入力データ, 出力データは、従来例のポーリング要
求, ポーリング応答に対応するものである。
３の構成部分、インタフェース41,CPU 42, メモリ43, R
OM 44, バス45は制御部４の構成部分である。以下、図
４〜図６を参照して図２，図３の動作を説明する。な
お、入力データ, 出力データは、従来例のポーリング要
求, ポーリング応答に対応するものである。
【００３１】先ず、本発明の分岐部は、図２に示す様
に、４つのインタフェース部31〜34から構成されている
が、どのインタフェースから入力したデータも残りのイ
ンタフェース部から出力できる構成になっている。
に、４つのインタフェース部31〜34から構成されている
が、どのインタフェースから入力したデータも残りのイ
ンタフェース部から出力できる構成になっている。
【００３２】また、各インタフェース部は、図４に示す
様に、エラスティックストア部311〜313, ANDゲート31
4,フリップフロップ315 とで構成されており、他のイン
タフェース部からの信号を出力側のクロックに乗り換え
る機能を持っている。
様に、エラスティックストア部311〜313, ANDゲート31
4,フリップフロップ315 とで構成されており、他のイン
タフェース部からの信号を出力側のクロックに乗り換え
る機能を持っている。
【００３３】なお、ポーリング方式であるので、各イン
タフェースからのデータは重ならず、フレームパルスと
次のフレームパルス間はH レベルである為、３方向から
の信号をAND ゲートに加えることにより、出力データに
することができる。
タフェースからのデータは重ならず、フレームパルスと
次のフレームパルス間はH レベルである為、３方向から
の信号をAND ゲートに加えることにより、出力データに
することができる。
【００３４】ここで、エラスティックストア部は、図５
に示す様に、エラスティックストア54の先頭番地にデー
タを書き込む制御信号を生成する書き込み／読み出し(W
R)生成回路53、エラスティックストア54の先頭番地から
データを読み出す制御信号を生成する読み出し(RR)生成
回路55、入力データ中のフレームを検出するフレーム検
出回路51、フリップフロップ52とから構成されている。
に示す様に、エラスティックストア54の先頭番地にデー
タを書き込む制御信号を生成する書き込み／読み出し(W
R)生成回路53、エラスティックストア54の先頭番地から
データを読み出す制御信号を生成する読み出し(RR)生成
回路55、入力データ中のフレームを検出するフレーム検
出回路51、フリップフロップ52とから構成されている。
【００３５】さて、図５において、フレーム検出回路51
は、常時、各インタフェースからの入力データ中のフレ
ームの先頭を検出しているが、フレームの先頭を検出す
ると検出出力を WR 生成回路53と RR 生成回路55に送出
する。
は、常時、各インタフェースからの入力データ中のフレ
ームの先頭を検出しているが、フレームの先頭を検出す
ると検出出力を WR 生成回路53と RR 生成回路55に送出
する。
【００３６】WR生成回路は検出出力を受信すると、ライ
トリセットパルスをESに出力し、ESの先頭番地からデー
タを書き込ませる。RR生成回路では、ライトリセットパ
ルスから数ビット程度, 遅れた所で、出力クロックに同
期させてリードリセットパルスを出力し、ESの先頭番地
からデータを読み出す様にする。これにより、入力クロ
ックから出力クロックへの乗換えが行われる。
トリセットパルスをESに出力し、ESの先頭番地からデー
タを書き込ませる。RR生成回路では、ライトリセットパ
ルスから数ビット程度, 遅れた所で、出力クロックに同
期させてリードリセットパルスを出力し、ESの先頭番地
からデータを読み出す様にする。これにより、入力クロ
ックから出力クロックへの乗換えが行われる。
【００３７】ここで、ESを用いたクロック乗換えでは、
ライトリセットパルスとリードリセットパルスが近ずい
た場合、一方のパルスを遠ざけることにより、リード側
とライト側が同一番地をアクセスしない様にしている。
しかし、データなしの時でも、上記の操作を行わなけれ
ばならず、回路構成が複雑になる。
ライトリセットパルスとリードリセットパルスが近ずい
た場合、一方のパルスを遠ざけることにより、リード側
とライト側が同一番地をアクセスしない様にしている。
しかし、データなしの時でも、上記の操作を行わなけれ
ばならず、回路構成が複雑になる。
【００３８】しかし、HDLCフレームフォーマットによる
データの場合、フレームの先頭を容易に検出できる為、
簡単な回路でフレーム毎にライトリセットパルスとリー
ドリセットパルスを生成することが可能である。そこ
で、フレーム毎にライトリセットパルスとリードリセッ
トパルスの間隔調整を行う様にすれば、ライトリセット
パルスとリードリセットパルスに対して、複雑な操作を
せずにクロック乗換えができる。
データの場合、フレームの先頭を容易に検出できる為、
簡単な回路でフレーム毎にライトリセットパルスとリー
ドリセットパルスを生成することが可能である。そこ
で、フレーム毎にライトリセットパルスとリードリセッ
トパルスの間隔調整を行う様にすれば、ライトリセット
パルスとリードリセットパルスに対して、複雑な操作を
せずにクロック乗換えができる。
【００３９】次に、本発明の局間通信制御部は、図３に
示す様に、インタフェース41, CPU42, メモリ43, プロ
グラムを格納したROM 44, バス 45 などから構成されて
いる。 そして、CPU 42は、状態情報をインタフェース
41を介してメモリ 43 に書き込み／読み出しを行うと共
に、従来例で分岐部内のCPU が行っていた、入力データ
のFCS のチェック、宛先のチェック及びそれに対応する
処理などを行う。
示す様に、インタフェース41, CPU42, メモリ43, プロ
グラムを格納したROM 44, バス 45 などから構成されて
いる。 そして、CPU 42は、状態情報をインタフェース
41を介してメモリ 43 に書き込み／読み出しを行うと共
に、従来例で分岐部内のCPU が行っていた、入力データ
のFCS のチェック、宛先のチェック及びそれに対応する
処理などを行う。
【００４０】さて、本発明の構成にすることにより、分
岐部において入力データをクロック乗換えして出力デー
タとして回線に送出する場合、図４(A) に示す様に、
の入力データと、の出力データとの遅延時間はライト
リセットパルスとリードリセットパルスの差である、例
えば、数ビットである。
岐部において入力データをクロック乗換えして出力デー
タとして回線に送出する場合、図４(A) に示す様に、
の入力データと、の出力データとの遅延時間はライト
リセットパルスとリードリセットパルスの差である、例
えば、数ビットである。
【００４１】従って、データの遅延は、データ長さに関
係しない為、大量のデータを分岐することが可能とな
る。また、図４(B) に示す様に、親局から子局１，子局
２を経由した状態情報の収集時間は、従来例の図11(B)
と比較すると非常に短縮されており、広範囲, 複雑なシ
ステムの状態情報を短時間で収集することが可能とな
る。
係しない為、大量のデータを分岐することが可能とな
る。また、図４(B) に示す様に、親局から子局１，子局
２を経由した状態情報の収集時間は、従来例の図11(B)
と比較すると非常に短縮されており、広範囲, 複雑なシ
ステムの状態情報を短時間で収集することが可能とな
る。
【００４２】即ち、各子局の状態情報を短時間で収集で
きる。
きる。
【００４３】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、各子局の状態情報を短時間で収集可能にすることが
できると云う効果がある。
ば、各子局の状態情報を短時間で収集可能にすることが
できると云う効果がある。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図（分岐部）である。
【図３】本発明の実施例の構成図（局間通信制御部）で
ある。
ある。
【図４】図２中のインタフェース部ブロック図の一例で
ある。
ある。
【図５】図４中のエラスティックメモリ部のブロック図
の一例である。
の一例である。
【図６】図４の動作説明図で、(A) は分岐部、分岐部に
おける遅延時間説明図、(B) は親局が子局３のポーリン
グ応答を収集するまでの時間説明図である。
おける遅延時間説明図、(B) は親局が子局３のポーリン
グ応答を収集するまでの時間説明図である。
【図７】ポーリングデータ収集シテスム説明図である。
【図８】図７中の子局１の要部構成図の一例である。
【図９】図７中の子局２の要部構成図の一例である。
【図10】従来例の構成図（分岐部）である。
【図11】図11は従来例の課題説明図で、(A) は中継時、
１局における遅延時間説明図、(B) は親局が子局３のポ
ーリング応答を収集するまでの時間説明図である。
１局における遅延時間説明図、(B) は親局が子局３のポ
ーリング応答を収集するまでの時間説明図である。
３ 分岐部 ４ 制御部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−35845（ＪＰ，Ａ) 特開 平３−80732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28
Claims (1)
- 【請求項１】 親局と複数の子局が上り及び下りの回線
を介して接続され、所定の子局には１個以上の子局が上
り及び下りの回線を介して分岐して接続されているシス
テムであって、 該子局は、親局から自局宛のポーリング要求があったこ
とを検出した時、ポーリング応答を各子局に順次中継さ
せることにより、親局及び各子局が全ての子局のポーリ
ング応答を収集するポーリングデータ収集システムにお
いて、 該子局に、該上り及び下りの回線を介して入力した信号
を分割して一部を制御部に送出するが、残りの信号及び
入力した自局のポーリング応答を送信クロックに同期さ
せて、出力信号として該上り及び下りの回線に送出する
分岐部と、 該分岐部からの信号が自局宛のポーリング要求であるこ
とを検出した時、ポーリング応答を生成して該分岐部に
送出するが、 自局宛でない時は入力した信号を破棄する制御部とを設
けたことを特徴とするポーリングデータ収集システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29109691A JP3170827B2 (ja) | 1991-11-07 | 1991-11-07 | ポーリングデータ収集システム |
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| Application Number | Priority Date | Filing Date | Title |
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| JP29109691A JP3170827B2 (ja) | 1991-11-07 | 1991-11-07 | ポーリングデータ収集システム |
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| JPH05130114A JPH05130114A (ja) | 1993-05-25 |
| JP3170827B2 true JP3170827B2 (ja) | 2001-05-28 |
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Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-11-07 JP JP29109691A patent/JP3170827B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH05130114A (ja) | 1993-05-25 |
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