JPH05244186A - Ａｔｍ／ｓｔｍ変換回路 - Google Patents
Ａｔｍ／ｓｔｍ変換回路Info
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- JPH05244186A JPH05244186A JP19648691A JP19648691A JPH05244186A JP H05244186 A JPH05244186 A JP H05244186A JP 19648691 A JP19648691 A JP 19648691A JP 19648691 A JP19648691 A JP 19648691A JP H05244186 A JPH05244186 A JP H05244186A
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Abstract
(57)【要約】
【目的】本発明はＡＴＭ網に収容される端末等に用いら
れるＡＴＭ／ＳＴＭ変換回路に関し、経済的で遅延時間
の小さい揺らぎ吸収を実現すると共に、デセル化された
信号のジッタを最小化するＡＴＭ／ＳＴＭ変換回路を提
供することを目的としている。 【構成】 ＡＴＭ網に収容される端末等における音声や
画像等の情報用のＡＴＭ／ＳＴＭ変換のデセル化部に用
いる回路であって、ＡＴＭ網内での最大揺らぎ時間の２
倍分の容量を持つバッファ５０と、予め設定された閾値
とバッファ５０内のセル数を比較し、バッファ５０の読
出しを制御する読出し制御部６０より構成され、前記読
出し制御部６０は、第１セル到着後ＡＴＭ網内での最大
遅延時間経過後から順次バッファ５０の内容を読出すよ
うに構成する。
れるＡＴＭ／ＳＴＭ変換回路に関し、経済的で遅延時間
の小さい揺らぎ吸収を実現すると共に、デセル化された
信号のジッタを最小化するＡＴＭ／ＳＴＭ変換回路を提
供することを目的としている。 【構成】 ＡＴＭ網に収容される端末等における音声や
画像等の情報用のＡＴＭ／ＳＴＭ変換のデセル化部に用
いる回路であって、ＡＴＭ網内での最大揺らぎ時間の２
倍分の容量を持つバッファ５０と、予め設定された閾値
とバッファ５０内のセル数を比較し、バッファ５０の読
出しを制御する読出し制御部６０より構成され、前記読
出し制御部６０は、第１セル到着後ＡＴＭ網内での最大
遅延時間経過後から順次バッファ５０の内容を読出すよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ網に収容される端
末等に用いられるＡＴＭ／ＳＴＭ変換（ＣＬＡＤ）回路
に関する。
末等に用いられるＡＴＭ／ＳＴＭ変換（ＣＬＡＤ）回路
に関する。
【０００２】
【従来の技術】近年、非同期通信網（ＡＴＭ通信網）が
通信速度の高速化の目的から用いられるようになってき
ている。しかしながら、従来の通信システムは同期通信
網（ＳＴＭ通信網）であるので、ＳＴＭ系とＡＴＭ系と
の間に相互接続のためのインタフェースをとる必要があ
る。
通信速度の高速化の目的から用いられるようになってき
ている。しかしながら、従来の通信システムは同期通信
網（ＳＴＭ通信網）であるので、ＳＴＭ系とＡＴＭ系と
の間に相互接続のためのインタフェースをとる必要があ
る。
【０００３】図４は通信システムの概念図である。ＳＴ
Ｍ系１と他のＳＴＭ系２との間にＡＴＭ系３が挿入され
ている。ＳＴＭ系１からの情報はＡＴＭ系３に接続され
るにあたり、セル化部１０によりセルに分割される。図
５は分割されたセルのフォーマットを示す図である。図
に示すように５バイトのヘッダ部と４８バイトの情報フ
ィールドより構成されている。
Ｍ系１と他のＳＴＭ系２との間にＡＴＭ系３が挿入され
ている。ＳＴＭ系１からの情報はＡＴＭ系３に接続され
るにあたり、セル化部１０によりセルに分割される。図
５は分割されたセルのフォーマットを示す図である。図
に示すように５バイトのヘッダ部と４８バイトの情報フ
ィールドより構成されている。
【０００４】セル化部１０でセルに分割された情報はＡ
ＴＭ網１１を経由してデセル化部１２に入る。デセル化
部１２は、入力されたセルを元の情報フォーマットに戻
して再度ＳＴＭ系２に転送する。
ＴＭ網１１を経由してデセル化部１２に入る。デセル化
部１２は、入力されたセルを元の情報フォーマットに戻
して再度ＳＴＭ系２に転送する。
【０００５】ＡＴＭ網は、セルの衝突によるセルの廃棄
を回避するためにバッファを用いた待ち合わせ系とな
る。図６は待ち合わせ系の概念図である。バッファ２０
と２１からの信号をセレクトしてレジスタ２２に入力さ
せる場合、そのままではセルの衝突が起きるので、それ
ぞれのデータを一旦バッファ２０，２１に溜めておき、
各バッファ２０，２１からの出力セルが衝突しないよう
に競合制御を行ってレジスタ２２に入れる。この結果、
入力と出力との間に周期的なずれが発生する。これを揺
らぎという。
を回避するためにバッファを用いた待ち合わせ系とな
る。図６は待ち合わせ系の概念図である。バッファ２０
と２１からの信号をセレクトしてレジスタ２２に入力さ
せる場合、そのままではセルの衝突が起きるので、それ
ぞれのデータを一旦バッファ２０，２１に溜めておき、
各バッファ２０，２１からの出力セルが衝突しないよう
に競合制御を行ってレジスタ２２に入れる。この結果、
入力と出力との間に周期的なずれが発生する。これを揺
らぎという。
【０００６】図７は揺らぎの説明図である。入力が
（ａ）に示すような周期Ｔ１で入ってきた場合、他の系
のセルとの衝突を回避するために１周期遅らされると、
出力周期Ｔ２は（ｂ）に示すように入力周期Ｔ１とは異
なってしまう。
（ａ）に示すような周期Ｔ１で入ってきた場合、他の系
のセルとの衝突を回避するために１周期遅らされると、
出力周期Ｔ２は（ｂ）に示すように入力周期Ｔ１とは異
なってしまう。
【０００７】一般に、音声や画像といった情報に対して
は、受信側での逆変換時にセルの揺らぎを吸収する必要
がある。そのため、バッファに一旦情報を蓄えてから読
出す等の基本的な考え方が提案されている。しかしなが
ら、具体的な提案はまだない。特にセルフォーマットへ
の変換／逆変換は端末対応に必要であるので、経済的で
あることが必須である。
は、受信側での逆変換時にセルの揺らぎを吸収する必要
がある。そのため、バッファに一旦情報を蓄えてから読
出す等の基本的な考え方が提案されている。しかしなが
ら、具体的な提案はまだない。特にセルフォーマットへ
の変換／逆変換は端末対応に必要であるので、経済的で
あることが必須である。
【０００８】従って、揺らぎ吸収のためのバッファ量も
極力少ないことが望まれる。また、特に音声の場合には
遅延品質基準が厳しいので、揺らぎ吸収のための時間も
極力少ないことが望まれ、その意味でもなるべくバッフ
ァの容量を少なくすることが必要となる。
極力少ないことが望まれる。また、特に音声の場合には
遅延品質基準が厳しいので、揺らぎ吸収のための時間も
極力少ないことが望まれ、その意味でもなるべくバッフ
ァの容量を少なくすることが必要となる。
【０００９】一方、ＡＴＭ網では非同期網を構成するこ
と、即ちセル化部，ＡＴＭ網，デセル化部が非同期動作
をする場合がある。この時には、音声や画像といった情
報に対してはデセル化部において元の情報の速度を抽出
して、抽出したクロックによりデセル化する必要があ
る。このために、揺らぎ吸収のためのバッファに固定の
閾値を設け、その閾値を越えたら読出しクロックを速
め、またバッファが空になったら読出しクロックを遅く
する方法が提案されている。
と、即ちセル化部，ＡＴＭ網，デセル化部が非同期動作
をする場合がある。この時には、音声や画像といった情
報に対してはデセル化部において元の情報の速度を抽出
して、抽出したクロックによりデセル化する必要があ
る。このために、揺らぎ吸収のためのバッファに固定の
閾値を設け、その閾値を越えたら読出しクロックを速
め、またバッファが空になったら読出しクロックを遅く
する方法が提案されている。
【００１０】図８はＡＴＭ／ＳＴＭ変換回路の従来例を
示す回路図である。図において、３０はセルデータ３１
を蓄積するバッファ、３２はセル情報を受けて、バッフ
ァ３０にデータ書込みアドレス（Ｗアドレス）を与える
書込み制御部である。該バッファ３０には、揺らぎ吸収
のために固定閾値Ｘが設定されている。
示す回路図である。図において、３０はセルデータ３１
を蓄積するバッファ、３２はセル情報を受けて、バッフ
ァ３０にデータ書込みアドレス（Ｗアドレス）を与える
書込み制御部である。該バッファ３０には、揺らぎ吸収
のために固定閾値Ｘが設定されている。
【００１１】４０はバッファ３０から一定周期でデータ
を読出すための制御を行う読出し制御部で、閾値とバッ
ファ３０からのバッファ量（セルの数）信号とを比較し
て、比較結果に応じた周波数制御信号Δｆ及び周期制御
信号を出力する比較回路（ＣＭＰ）４１，該比較回路４
１からの制御信号に応じた周波数信号を出力するクロッ
ク発生器４２，周期制御信号によりクロックをカウント
するΔｔカウンタ４３及び前記Δｔカウンタ４３の出力
を起動信号として受けてクロック発生器４２の出力クロ
ックをカウントしてバッファ３０に読出しアドレス（Ｒ
アドレス）を与えるアドレスカウンタ４４より構成され
る。このように構成された回路の動作を説明すれば、以
下のとおりである。
を読出すための制御を行う読出し制御部で、閾値とバッ
ファ３０からのバッファ量（セルの数）信号とを比較し
て、比較結果に応じた周波数制御信号Δｆ及び周期制御
信号を出力する比較回路（ＣＭＰ）４１，該比較回路４
１からの制御信号に応じた周波数信号を出力するクロッ
ク発生器４２，周期制御信号によりクロックをカウント
するΔｔカウンタ４３及び前記Δｔカウンタ４３の出力
を起動信号として受けてクロック発生器４２の出力クロ
ックをカウントしてバッファ３０に読出しアドレス（Ｒ
アドレス）を与えるアドレスカウンタ４４より構成され
る。このように構成された回路の動作を説明すれば、以
下のとおりである。
【００１２】書込み制御部３２はセルが到着する度に書
込みアドレスを発生し、セルデータ３１をバッファ３０
に書込む。一方、読出し制御部４０は読出しアドレスを
発生して、一定周期（周波数ｆ）でバッファ３０の内容
を読出している。
込みアドレスを発生し、セルデータ３１をバッファ３０
に書込む。一方、読出し制御部４０は読出しアドレスを
発生して、一定周期（周波数ｆ）でバッファ３０の内容
を読出している。
【００１３】ここで、バッファ３０へのセルデータの書
込みとバッファ３０からのセルデータの読出しの間のバ
ランスが崩れた場合について考える。書込み速度よりも
読出し速度の方が遅い場合、バッファ３０に蓄積される
セルの数がだんだん増えてくる。比較回路４１は、この
セル数（バッファ量）を常時監視している。そして、そ
の数が閾値Ｘを越えたことを検知したら、周波数制御信
号Δｆを出力してクロック発生器４２の出力周波数を高
くし、アドレスカウンタ４４から出力される読出しクロ
ックの速度を速めてやる。
込みとバッファ３０からのセルデータの読出しの間のバ
ランスが崩れた場合について考える。書込み速度よりも
読出し速度の方が遅い場合、バッファ３０に蓄積される
セルの数がだんだん増えてくる。比較回路４１は、この
セル数（バッファ量）を常時監視している。そして、そ
の数が閾値Ｘを越えたことを検知したら、周波数制御信
号Δｆを出力してクロック発生器４２の出力周波数を高
くし、アドレスカウンタ４４から出力される読出しクロ
ックの速度を速めてやる。
【００１４】ここで、Δｔカウンタ４３は、アドレスカ
ウンタ４４のカウント開始時刻を決めるもので、バッフ
ァ使用量が０から１になっことを比較回路４１から通知
されクロックのカウントを開始する。そして、カウント
値がΔｔになったら、アドレスカウンタ４４に起動をか
けるようになっている。
ウンタ４４のカウント開始時刻を決めるもので、バッフ
ァ使用量が０から１になっことを比較回路４１から通知
されクロックのカウントを開始する。そして、カウント
値がΔｔになったら、アドレスカウンタ４４に起動をか
けるようになっている。
【００１５】一方、書込み速度よりも読出し速度が速い
場合、バッファ３０に蓄積されるセルの数がだんだん減
ってくる。比較回路４１は、このセル数（バッファ量）
を常時監視している。そして、その数が０になったこと
を検知したら、周波数制御信号Δｆを出力してアドレス
カウンタ４４から出力される読出しクロックの速度を遅
くしてやる。このようにして、書込みと読出しのバラン
スをとるようになっている。
場合、バッファ３０に蓄積されるセルの数がだんだん減
ってくる。比較回路４１は、このセル数（バッファ量）
を常時監視している。そして、その数が０になったこと
を検知したら、周波数制御信号Δｆを出力してアドレス
カウンタ４４から出力される読出しクロックの速度を遅
くしてやる。このようにして、書込みと読出しのバラン
スをとるようになっている。
【００１６】
【発明が解決しようとする課題】図８に示したような従
来の回路では、書込み速度と読出し速度のバランスをと
るため、常に読出しクロックの周波数制御を行っている
ため、読出しクロックの周波数変動（ジッタ）が大きく
なってしまい、品質の劣化が起こるという問題がある。
来の回路では、書込み速度と読出し速度のバランスをと
るため、常に読出しクロックの周波数制御を行っている
ため、読出しクロックの周波数変動（ジッタ）が大きく
なってしまい、品質の劣化が起こるという問題がある。
【００１７】更に、以下に示すような問題が発生する。
時刻Ｔ１にバッファ３０内のセル数が閾値Ｘを越えてＸ
＋１になったので、読出しクロック周波数をΔｆだけ速
くした結果、書込み側（送信側）の周波数と同期したも
のとする。この時、時刻Ｔ１以降の揺らぎが起こらなか
った場合には、周波数をΔｆだけ速くしただけでは、バ
ッファ３０内のセル数は書込みと読出しがバランスして
Ｘ＋１のままである。それゆえ、本当は周波数は合って
いるのに、読出しクロックを更に速くする方向に回路が
動作してしまう。その結果、最終的にはバッファ３０は
空きとなり、今度は読出しクロックを遅くする方向に動
き出すという問題があった。
時刻Ｔ１にバッファ３０内のセル数が閾値Ｘを越えてＸ
＋１になったので、読出しクロック周波数をΔｆだけ速
くした結果、書込み側（送信側）の周波数と同期したも
のとする。この時、時刻Ｔ１以降の揺らぎが起こらなか
った場合には、周波数をΔｆだけ速くしただけでは、バ
ッファ３０内のセル数は書込みと読出しがバランスして
Ｘ＋１のままである。それゆえ、本当は周波数は合って
いるのに、読出しクロックを更に速くする方向に回路が
動作してしまう。その結果、最終的にはバッファ３０は
空きとなり、今度は読出しクロックを遅くする方向に動
き出すという問題があった。
【００１８】本発明はこのような課題に鑑みてなされた
ものであって、経済的で遅延時間の小さい揺らぎ吸収を
実現すると共に、デセル化された信号のジッタを最小化
するＡＴＭ／ＳＴＭ変換回路を提供することを目的とし
ている。
ものであって、経済的で遅延時間の小さい揺らぎ吸収を
実現すると共に、デセル化された信号のジッタを最小化
するＡＴＭ／ＳＴＭ変換回路を提供することを目的とし
ている。
【００１９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図に示す回路は、ＡＴＭ網に収容される
端末等における音声や画像等の情報用のＡＴＭ／ＳＴＭ
変換のデセル化部に用いるものである。図において、５
０はＡＴＭ網内での最大揺らぎ時間の２倍分の容量を持
つバッファ、６０は予め設定された閾値とバッファ５０
内のセル数を比較し、バッファ５０の読出しを制御する
読出し制御部である。該制御部６０内にはバッファ５０
の状態をチェックするための閾値が与えられている。バ
ッファ５０から読出し制御部６０にセル数が与えられ、
読出し制御部６０からバッファ５０に読出しアドレスが
与えられる。
ック図である。図に示す回路は、ＡＴＭ網に収容される
端末等における音声や画像等の情報用のＡＴＭ／ＳＴＭ
変換のデセル化部に用いるものである。図において、５
０はＡＴＭ網内での最大揺らぎ時間の２倍分の容量を持
つバッファ、６０は予め設定された閾値とバッファ５０
内のセル数を比較し、バッファ５０の読出しを制御する
読出し制御部である。該制御部６０内にはバッファ５０
の状態をチェックするための閾値が与えられている。バ
ッファ５０から読出し制御部６０にセル数が与えられ、
読出し制御部６０からバッファ５０に読出しアドレスが
与えられる。
【００２０】
【作用】前記読出し制御部６０は、第１セル到着後ＡＴ
Ｍ網内での最大遅延時間経過後から順次バッファ５０の
内容を読出すようにする。この結果、以降の読出しアド
レスの出力は一定周期で与えられ、ジッタの発生は大幅
に抑制される。
Ｍ網内での最大遅延時間経過後から順次バッファ５０の
内容を読出すようにする。この結果、以降の読出しアド
レスの出力は一定周期で与えられ、ジッタの発生は大幅
に抑制される。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。本発明の目的は、デセル化装置において経
済的かつ遅延時間の小さい揺らぎ吸収回路を実現するこ
とと、デセル化された信号のジッタを最小化する回路を
実現することである。
に説明する。本発明の目的は、デセル化装置において経
済的かつ遅延時間の小さい揺らぎ吸収回路を実現するこ
とと、デセル化された信号のジッタを最小化する回路を
実現することである。
【００２２】第１の目的に対しては、網での最大揺らぎ
時間の２倍の時間内に到着するセル数分のバッファを持
ち、第１セル到着から網での最大揺らぎ時間分だけ遅延
させて読出すことにより解決することができる。
時間の２倍の時間内に到着するセル数分のバッファを持
ち、第１セル到着から網での最大揺らぎ時間分だけ遅延
させて読出すことにより解決することができる。
【００２３】図２は本発明による揺らぎ吸収の原理説明
図である。（ａ）は送信側時刻Ｘｉ（ｔ）、（ｂ）は受
信バッファ入力時刻Ｚｉ（ｔ）、（ｃ）は受信バッファ
出力時刻Ｙｉ（ｔ）である。送信側では、時刻Ｘｉ
（ｔ）に第ｉ番目のセルを送出する。送出間隔はｔで一
定である。
図である。（ａ）は送信側時刻Ｘｉ（ｔ）、（ｂ）は受
信バッファ入力時刻Ｚｉ（ｔ）、（ｃ）は受信バッファ
出力時刻Ｙｉ（ｔ）である。送信側では、時刻Ｘｉ
（ｔ）に第ｉ番目のセルを送出する。送出間隔はｔで一
定である。
【００２４】受信側では、時刻Ｚｉ（ｔ）＝Ｘｏ＋ｉｔ
＋τｉにｉ番目のセルを受信する（但し、送／受信間の
絶対遅延時間については省略してある）。受信したセル
は揺らぎ吸収バッファ５０に蓄積され、第１セル到着か
ら網での最大揺らぎ時間Δｔだけ遅延されて第１セルが
読出され、その後ｔ間隔で読出される。
＋τｉにｉ番目のセルを受信する（但し、送／受信間の
絶対遅延時間については省略してある）。受信したセル
は揺らぎ吸収バッファ５０に蓄積され、第１セル到着か
ら網での最大揺らぎ時間Δｔだけ遅延されて第１セルが
読出され、その後ｔ間隔で読出される。
【００２５】従って、ｊ番目の読出し時刻Ｙｊ（ｔ）は Ｙｊ（ｔ）＝Ｚｏ＋Δｔ＋ｊｔ ＝Ｘｏ＋τｏ＋Δｔ＋ｊｔ となる。
【００２６】このような読出し方により、仮に第１セル
の揺らぎが０で、第２セルが最大Δｔ遅延したとして
も、第１セルの読出しを予めΔｔだけ遅らせているの
で、バッファ５０内にセルがなくなることはない。
の揺らぎが０で、第２セルが最大Δｔ遅延したとして
も、第１セルの読出しを予めΔｔだけ遅らせているの
で、バッファ５０内にセルがなくなることはない。
【００２７】ここで、時刻Ｚｉ（ｔ）＝Ｙｊ（ｔ）にお
いて、ｉ番目のセルが到着した時にｊ番目のセルを読出
しているものとすると、バッファ５０内に蓄積されてい
るセル数はその差分（ｉ−ｊ）となる。前述の条件より
Ｚｉ（ｔ）＝Ｙｊ（ｔ）とすると、 Ｘｏ＋ｉｔ＋τｉ＝Ｘｏ＋τｏ＋Δｔ＋ｊｔ この式から（ｉ−ｊ）について解くと、 （ｉ−ｊ）＝［Δｔ＋（τｏ−τｉ）］／ｔ ０≦τｏ，τｉ≦Δｔであるから、０≦（ｉ−ｊ）≦２
Δｔとなり、バッファ量は２Δｔ用意すればよいことに
なる。
いて、ｉ番目のセルが到着した時にｊ番目のセルを読出
しているものとすると、バッファ５０内に蓄積されてい
るセル数はその差分（ｉ−ｊ）となる。前述の条件より
Ｚｉ（ｔ）＝Ｙｊ（ｔ）とすると、 Ｘｏ＋ｉｔ＋τｉ＝Ｘｏ＋τｏ＋Δｔ＋ｊｔ この式から（ｉ−ｊ）について解くと、 （ｉ−ｊ）＝［Δｔ＋（τｏ−τｉ）］／ｔ ０≦τｏ，τｉ≦Δｔであるから、０≦（ｉ−ｊ）≦２
Δｔとなり、バッファ量は２Δｔ用意すればよいことに
なる。
【００２８】次に、第２の目的に対しては揺らぎ吸収バ
ッファ５０に可変の閾値（最大と最小）を設け、バッフ
ァ５０内のセル数が最大閾値を越えた時には読出しクロ
ックを速めると同時に、最大・最小閾値をそれぞれ＋１
して新たな閾値とする。また、バッファ５０内のセル数
が最小閾値以下になった時には、読出しクロックを遅く
すると同時に最大・最小閾値を−１して新たな閾値とす
る。このように構成することにより、従来技術の問題点
で述べたような書き込みと読出しの周波数がバランスし
ているにも拘らず読出しクロックをどんどん速くしてい
って遂にはバッファ５０を空にする等の問題がなくな
る。
ッファ５０に可変の閾値（最大と最小）を設け、バッフ
ァ５０内のセル数が最大閾値を越えた時には読出しクロ
ックを速めると同時に、最大・最小閾値をそれぞれ＋１
して新たな閾値とする。また、バッファ５０内のセル数
が最小閾値以下になった時には、読出しクロックを遅く
すると同時に最大・最小閾値を−１して新たな閾値とす
る。このように構成することにより、従来技術の問題点
で述べたような書き込みと読出しの周波数がバランスし
ているにも拘らず読出しクロックをどんどん速くしてい
って遂にはバッファ５０を空にする等の問題がなくな
る。
【００２９】つまり、セル数Ｘ＋１でバランスしている
時に、閾値もＸ＋１にしてやるので、回路が更に周波数
を上げるような不具合は生じない。図３は本発明の一実
施例を示す回路図である。図８と同一のものは、同一の
符号を付して示す。図において、６１はバッファ５０よ
り与えられるバッファ量と閾値とを比較して比較結果に
応じた周波数制御信号Δｆ，周期制御信号及び閾値変更
信号を出力する比較回路である。６２は最大閾値を保持
するレジスタ、６３は最小閾値を保持するレジスタで、
これらレジスタ６２，６３に保持されている閾値は、比
較回路６１の比較結果に応じて±１の変更を受ける。
時に、閾値もＸ＋１にしてやるので、回路が更に周波数
を上げるような不具合は生じない。図３は本発明の一実
施例を示す回路図である。図８と同一のものは、同一の
符号を付して示す。図において、６１はバッファ５０よ
り与えられるバッファ量と閾値とを比較して比較結果に
応じた周波数制御信号Δｆ，周期制御信号及び閾値変更
信号を出力する比較回路である。６２は最大閾値を保持
するレジスタ、６３は最小閾値を保持するレジスタで、
これらレジスタ６２，６３に保持されている閾値は、比
較回路６１の比較結果に応じて±１の変更を受ける。
【００３０】ここで、バッファ５０の容量としては最大
揺らぎ時間Δｔの２倍あればよいが、送／受信間のクロ
ックの周波数誤差を考慮して＋α分だけ余分の容量を持
つものとする。その他の回路は図８に示す回路と同じで
ある。このように構成された回路の動作を説明すれば、
以下のとおりである。
揺らぎ時間Δｔの２倍あればよいが、送／受信間のクロ
ックの周波数誤差を考慮して＋α分だけ余分の容量を持
つものとする。その他の回路は図８に示す回路と同じで
ある。このように構成された回路の動作を説明すれば、
以下のとおりである。
【００３１】到着したセルデータ３１は、ヘッダ部の処
理を行った後、書込み制御部３２により情報フィールド
のみバッファ５０に書込まれる。読出し制御部６０で
は、比較回路６１が常時バッファ５０の使用量を監視し
ている。そして、第１セルを受信した時、即ちバッファ
５０使用量が０から１になった時、Δｔカウンタ４３を
起動し、網の最大揺らぎ時間Δｔ経過した後、バッファ
読出しアドレスカウンタ４４を起動してバッファ５０か
らセルデータを読出していく。
理を行った後、書込み制御部３２により情報フィールド
のみバッファ５０に書込まれる。読出し制御部６０で
は、比較回路６１が常時バッファ５０の使用量を監視し
ている。そして、第１セルを受信した時、即ちバッファ
５０使用量が０から１になった時、Δｔカウンタ４３を
起動し、網の最大揺らぎ時間Δｔ経過した後、バッファ
読出しアドレスカウンタ４４を起動してバッファ５０か
らセルデータを読出していく。
【００３２】最大閾値レジスタ６２にはバッファ量の最
大閾値Ｘ１が、また最小閾値レジスタ６３にはバッファ
量の最小閾値Ｘ２がそれぞれ予め設定されている。ここ
で、閾値のデフォルト値は最大が２Δｔ、最小が０とす
る。読出しアドレスカウンタ４４によるバッファ５０か
らのデータ読出しの過程において、監視しているバッフ
ァ使用量が最大閾値Ｘ１を越えた場合、比較回路６１は
読出し用のクロックの周波数をΔｆだけ速くすると同時
に、最大閾値レジスタ６２及び最小閾値レジスタ６３の
内容をそれぞれ＋１して各レジスタ６２，６３に再格納
する。
大閾値Ｘ１が、また最小閾値レジスタ６３にはバッファ
量の最小閾値Ｘ２がそれぞれ予め設定されている。ここ
で、閾値のデフォルト値は最大が２Δｔ、最小が０とす
る。読出しアドレスカウンタ４４によるバッファ５０か
らのデータ読出しの過程において、監視しているバッフ
ァ使用量が最大閾値Ｘ１を越えた場合、比較回路６１は
読出し用のクロックの周波数をΔｆだけ速くすると同時
に、最大閾値レジスタ６２及び最小閾値レジスタ６３の
内容をそれぞれ＋１して各レジスタ６２，６３に再格納
する。
【００３３】逆に、監視しているバッファ使用量が最小
閾値Ｘ２よりも小さくなった時、比較回路６１は読出し
用のクロックの周波数をΔｆだけ遅くすると同時に、最
大閾値レジスタ６２及び最小閾値レジスタ６３の内容を
それぞれ−１して各レジスタ６２，６３に再格納する。
但し、閾値が２Δｔ＋α以上又は０以下となった場合に
は、読出し周波数の増減のみで、閾値レジスタ６２，６
３の値は変えないものとする。
閾値Ｘ２よりも小さくなった時、比較回路６１は読出し
用のクロックの周波数をΔｆだけ遅くすると同時に、最
大閾値レジスタ６２及び最小閾値レジスタ６３の内容を
それぞれ−１して各レジスタ６２，６３に再格納する。
但し、閾値が２Δｔ＋α以上又は０以下となった場合に
は、読出し周波数の増減のみで、閾値レジスタ６２，６
３の値は変えないものとする。
【００３４】このようにして、本発明によれば最大揺ら
ぎ時Δｔを越えてからバッファ５０の読出しを開始する
ので、経済的かつ揺らぎ遅延時間の小さい回路を提供す
ることができる。また、バッファ５０のバッファ使用量
に応じて最大閾値と最小閾値を±１するようにしている
ので、読出し制御部６０が暴走してバッファ５０が空に
なるような不具合を除去でき、ジッタを最小化すること
ができる。
ぎ時Δｔを越えてからバッファ５０の読出しを開始する
ので、経済的かつ揺らぎ遅延時間の小さい回路を提供す
ることができる。また、バッファ５０のバッファ使用量
に応じて最大閾値と最小閾値を±１するようにしている
ので、読出し制御部６０が暴走してバッファ５０が空に
なるような不具合を除去でき、ジッタを最小化すること
ができる。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば経済的で遅延時間の小さい揺らぎ吸収を実現する
と共に、デセル化された信号のジッタを最小化するＡＴ
Ｍ／ＳＴＭ変換回路を提供することができ、実用上の効
果が大きい。
よれば経済的で遅延時間の小さい揺らぎ吸収を実現する
と共に、デセル化された信号のジッタを最小化するＡＴ
Ｍ／ＳＴＭ変換回路を提供することができ、実用上の効
果が大きい。
【図１】本発明の原理ブロック図である。
【図２】本発明による揺らぎ吸収の原理説明図である。
【図３】本発明の一実施例を示す回路図である。
【図４】通信システムの概念図である。
【図５】セルフォーマットを示す図である。
【図６】待ち合わせ系の概念図である。
【図７】揺らぎの説明図である。
【図８】ＡＴＭ／ＳＴＭ変換回路の従来例を示す図であ
る。
る。
５０ バッファ ６０ 読出し制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝永 博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 ＡＴＭ網に収容される端末等における音
声や画像等の情報用のＡＴＭ／ＳＴＭ変換のデセル化部
に用いる回路であって、 ＡＴＭ網内での最大揺らぎ時間の２倍分の容量を持つバ
ッファ（５０）と、 予め設定された閾値とバッファ（５０）内のセル数を比
較し、バッファ（５０）の読出しを制御する読出し制御
部（６０）より構成され、 前記読出し制御部（６０）は、第１セル到着後ＡＴＭ網
内での最大遅延時間経過後から順次バッファ（５０）の
内容を読出すようにしたことを特徴とするＡＴＭ／ＳＴ
Ｍ変換回路。 - 【請求項２】 前記バッファ（５０）内の使用量を監視
する比較回路（６１）と、 使用バッファ量の最大閾値と最少閾値を格納するレジス
タ（６２），（６３）と、 周波数可変のクロック発生器（４２）を読出し制御部
（６０）内に設置し、 前記比較回路（６１）がバッファ使用量とそれぞれの閾
値とを比較して、バッファ使用量が最大閾値を越えた場
合には、クロック発生器（４２）を制御してバッファ読
出しクロックの周波数を速めると同時に、各閾値を＋１
してレジスタ（６２），（６３）に再格納し、 逆にバッファ使用量が最少閾値以下になったら、クロッ
ク発生器（４２）を制御してバッファ読出しクロックの
周波数を遅くすると同時に、各閾値を−１してレジスタ
（６２），（６３）に再格納するようにしたことを特徴
とする請求項１記載のＡＴＭ／ＳＴＭ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19648691A JPH05244186A (ja) | 1991-08-06 | 1991-08-06 | Ａｔｍ／ｓｔｍ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19648691A JPH05244186A (ja) | 1991-08-06 | 1991-08-06 | Ａｔｍ／ｓｔｍ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244186A true JPH05244186A (ja) | 1993-09-21 |
Family
ID=16358584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19648691A Pending JPH05244186A (ja) | 1991-08-06 | 1991-08-06 | Ａｔｍ／ｓｔｍ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244186A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978355A (en) * | 1996-03-21 | 1999-11-02 | Nec Corporation | System and method for controlling re-assembling buffer for transmission data in a form of data cell |
| US6233251B1 (en) | 1996-05-08 | 2001-05-15 | Matsuhita Electric Industrial Co., Ltd. | Multiplex transmission method and system, and audio jitter absorbing method used therein |
| CN100411380C (zh) * | 2002-08-19 | 2008-08-13 | 万达信息股份有限公司 | 一种网络数据交换中同步与异步间的转换方法 |
| US7660249B2 (en) | 2004-02-17 | 2010-02-09 | Fujitsu Limited | Packet shaping device, router, band control device and control method |
-
1991
- 1991-08-06 JP JP19648691A patent/JPH05244186A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978355A (en) * | 1996-03-21 | 1999-11-02 | Nec Corporation | System and method for controlling re-assembling buffer for transmission data in a form of data cell |
| US6233251B1 (en) | 1996-05-08 | 2001-05-15 | Matsuhita Electric Industrial Co., Ltd. | Multiplex transmission method and system, and audio jitter absorbing method used therein |
| CN100411380C (zh) * | 2002-08-19 | 2008-08-13 | 万达信息股份有限公司 | 一种网络数据交换中同步与异步间的转换方法 |
| US7660249B2 (en) | 2004-02-17 | 2010-02-09 | Fujitsu Limited | Packet shaping device, router, band control device and control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001010 |