JP2847611B2 - セル消失防止制御方式 - Google Patents
セル消失防止制御方式Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
- H04L2012/5627—Fault tolerance and recovery
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
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- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、非同期転送モード（Ａ
ＴＭ）に於けるセル送信に於いて、セルの消失を防止す
るセル消失防止制御方式に関する。非同期転送モード
（ＡＴＭ；Ａsynchronous Ｔransfer Ｍode ）は、５バ
イトのヘッダ部と４８バイトのデータ部とからなる５３
バイトの固定長のセル単位でデータを送信するものであ
る。又交換網を介してセルを送受信するシステムに於い
ては、加入者側と交換網側との速度差を吸収する為に、
セルを一時的に蓄積するバッファメモリが設けられてお
り、交換網側からのタイミング信号に従ってバッファメ
モリからセルを読出して送信するものである。このよう
なシステムに於けるタイミング信号の擾乱等によりセル
が消失する場合がある。従って、このようなセルの消失
を防止することが要望されている。
ＴＭ）に於けるセル送信に於いて、セルの消失を防止す
るセル消失防止制御方式に関する。非同期転送モード
（ＡＴＭ；Ａsynchronous Ｔransfer Ｍode ）は、５バ
イトのヘッダ部と４８バイトのデータ部とからなる５３
バイトの固定長のセル単位でデータを送信するものであ
る。又交換網を介してセルを送受信するシステムに於い
ては、加入者側と交換網側との速度差を吸収する為に、
セルを一時的に蓄積するバッファメモリが設けられてお
り、交換網側からのタイミング信号に従ってバッファメ
モリからセルを読出して送信するものである。このよう
なシステムに於けるタイミング信号の擾乱等によりセル
が消失する場合がある。従って、このようなセルの消失
を防止することが要望されている。
【０００２】
【従来の技術】非同期転送モード（ＡＴＭ）によりデー
タを転送する場合、データをセル単位に分割し、前述の
ように、５バイトのヘッダ部を付加して合計で５３バイ
ト構成のセルとし、このセルを送信するものである。こ
のセルは、ユーザ網インタフェース（ＵＮＩ）の場合、
図４に示すように、５バイトのヘッダ部ＨＤと、４８バ
イトのデータ部ＤＴとからなる５３バイト固定長のもの
である。このセルのヘッダ部ＨＤのＧＦＣは一般的フロ
ー制御フィールド（４ビット）、ＶＰＩは仮想パス識別
子（８ビット）、ＶＣＩは仮想チャネル識別子（１６ビ
ット）、ＰＴはペイロードタイプフィールド（３ビッ
ト）、ＣＬＰはセル優先順位フィールド（１ビット）、
ＨＥＣはヘッダ誤り制御フィールド（８ビット）であ
る。
タを転送する場合、データをセル単位に分割し、前述の
ように、５バイトのヘッダ部を付加して合計で５３バイ
ト構成のセルとし、このセルを送信するものである。こ
のセルは、ユーザ網インタフェース（ＵＮＩ）の場合、
図４に示すように、５バイトのヘッダ部ＨＤと、４８バ
イトのデータ部ＤＴとからなる５３バイト固定長のもの
である。このセルのヘッダ部ＨＤのＧＦＣは一般的フロ
ー制御フィールド（４ビット）、ＶＰＩは仮想パス識別
子（８ビット）、ＶＣＩは仮想チャネル識別子（１６ビ
ット）、ＰＴはペイロードタイプフィールド（３ビッ
ト）、ＣＬＰはセル優先順位フィールド（１ビット）、
ＨＥＣはヘッダ誤り制御フィールド（８ビット）であ
る。
【０００３】又データ部ＤＴは、情報フィールド・ヘッ
ダとペイロードと情報フィールド・トレイラとを含む構
成とすることができる。又ネットワーク・ノード・イン
タフェース（ＮＮＩ）の場合のセルは、一般的フロー制
御フィールドＧＦＣを省略して１２ビット構成の仮想パ
ス識別子ＶＰＩとするものである。
ダとペイロードと情報フィールド・トレイラとを含む構
成とすることができる。又ネットワーク・ノード・イン
タフェース（ＮＮＩ）の場合のセルは、一般的フロー制
御フィールドＧＦＣを省略して１２ビット構成の仮想パ
ス識別子ＶＰＩとするものである。
【０００４】交換網を介して接続された送信側は、デー
タをセル単位に分割し、ヘッダ部ＨＤを付加してセルを
組立てる。そして、交換網側と加入者側との速度差を吸
収する為に、バッファメモリに一時的にセルを蓄積し、
交換網側からのタイミング信号を基にバッファメモリか
らセルを読出して送信する。その場合、バッファメモリ
には複数のセルが一時的に蓄積されることがある。又受
信側では、受信セルのデータ部ＤＴを抽出してデータを
組立てることになる。
タをセル単位に分割し、ヘッダ部ＨＤを付加してセルを
組立てる。そして、交換網側と加入者側との速度差を吸
収する為に、バッファメモリに一時的にセルを蓄積し、
交換網側からのタイミング信号を基にバッファメモリか
らセルを読出して送信する。その場合、バッファメモリ
には複数のセルが一時的に蓄積されることがある。又受
信側では、受信セルのデータ部ＤＴを抽出してデータを
組立てることになる。
【０００５】又受信側は、セル単位に分割したデータを
受信するものであり、そのセルの一つでも欠落すると、
データを完全に復元することができなくなる。そこで、
送信側は、セルの情報フィールド・ヘッダにシーケンス
番号を付加して送信する。例えば、４ビットのシーケン
ス番号保護フィールドと４ビットのシーケンス番号フィ
ールドとの１バイトの情報フィールド・ヘッダ構成と
し、シーケンス番号フィールドに、セルの送信順番を示
すシーケンス番号を付加する。受信側では、そのシーケ
ンス番号を監視し、所定のシーケンス番号であるか否か
を判定し、所定のシーケンス番号でない場合には、セル
が欠落したと判定する方式が、既に各種提案されている
（例えば、特開平３−２５０８３４号公報，特開平４−
２３５４０号公報参照）。
受信するものであり、そのセルの一つでも欠落すると、
データを完全に復元することができなくなる。そこで、
送信側は、セルの情報フィールド・ヘッダにシーケンス
番号を付加して送信する。例えば、４ビットのシーケン
ス番号保護フィールドと４ビットのシーケンス番号フィ
ールドとの１バイトの情報フィールド・ヘッダ構成と
し、シーケンス番号フィールドに、セルの送信順番を示
すシーケンス番号を付加する。受信側では、そのシーケ
ンス番号を監視し、所定のシーケンス番号であるか否か
を判定し、所定のシーケンス番号でない場合には、セル
が欠落したと判定する方式が、既に各種提案されている
（例えば、特開平３−２５０８３４号公報，特開平４−
２３５４０号公報参照）。
【０００６】
【発明が解決しようとする問題点】前述のように、交換
網側からのタイミング信号を基にセルを送信するシステ
ムに於いては、交換網側の系切替え等に伴ってタイミン
グ信号が影響を受ける場合がある。このタイミング信号
が、例えば、１セル分の送信が終了しないうちに送信側
に加えられると、次のセルの送信処理に移行する。即
ち、バッファメモリに蓄積されている次のセルの読出し
が開始されて、そのセルが送信される。従って、前のセ
ルはバイト長が短い不完全なセルとして送信される。又
バッファメモリでは、前回のセルが読出されて送出され
たものと判定し、タイミング信号が正常に復帰するまで
の間の待機中に消去される場合がある。
網側からのタイミング信号を基にセルを送信するシステ
ムに於いては、交換網側の系切替え等に伴ってタイミン
グ信号が影響を受ける場合がある。このタイミング信号
が、例えば、１セル分の送信が終了しないうちに送信側
に加えられると、次のセルの送信処理に移行する。即
ち、バッファメモリに蓄積されている次のセルの読出し
が開始されて、そのセルが送信される。従って、前のセ
ルはバイト長が短い不完全なセルとして送信される。又
バッファメモリでは、前回のセルが読出されて送出され
たものと判定し、タイミング信号が正常に復帰するまで
の間の待機中に消去される場合がある。
【０００７】又タイミング信号の異常により、送信側か
ら５３バイト構成の固定長でないセルが送出される。こ
のようなセルは正常なセルではないから、交換網又は受
信側に於いて廃棄される。即ち、セルが消失することに
なり、受信側ではデータを復元できない問題が生じる。
特に、データ部ＤＴを有効に利用する為に、シーケンス
番号を付加する為の情報フィールド・ヘッダもデータを
挿入するペイロードとするシステムに於いては、受信側
でセルの欠落を検出できないことにより、タイミング信
号の異常時にセルが消失し、それによって、受信側では
データを復元できない問題が生じる。本発明は、タイミ
ング信号の異常時に於いても、セルの消失を防止するこ
とを目的とする。
ら５３バイト構成の固定長でないセルが送出される。こ
のようなセルは正常なセルではないから、交換網又は受
信側に於いて廃棄される。即ち、セルが消失することに
なり、受信側ではデータを復元できない問題が生じる。
特に、データ部ＤＴを有効に利用する為に、シーケンス
番号を付加する為の情報フィールド・ヘッダもデータを
挿入するペイロードとするシステムに於いては、受信側
でセルの欠落を検出できないことにより、タイミング信
号の異常時にセルが消失し、それによって、受信側では
データを復元できない問題が生じる。本発明は、タイミ
ング信号の異常時に於いても、セルの消失を防止するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明のセル消失防止制
御方式は、図１を参照して説明すると、送信データを固
定長のセルに分割し、このセルを一時的に蓄積するメモ
リ１と、このメモリ１の読出アドレス信号を生成するア
ドレス発生部２と、このアドレス発生部２を回線側から
のタイミング信号を基に制御し、且つそのアドレス発生
部２からの読出アドレス信号によって読出したセルを回
線側に送出する制御部３と、メモリ１から１セル分を完
全に読出したことを検出する読出完了検出部４とを備
え、制御部３は、前記読出完了検出部４からの検出信号
が加えられない時に、アドレス発生部２を制御して、メ
モリ１から前回のセルと同一のセルを繰り返し読出して
回線側に送出する。
御方式は、図１を参照して説明すると、送信データを固
定長のセルに分割し、このセルを一時的に蓄積するメモ
リ１と、このメモリ１の読出アドレス信号を生成するア
ドレス発生部２と、このアドレス発生部２を回線側から
のタイミング信号を基に制御し、且つそのアドレス発生
部２からの読出アドレス信号によって読出したセルを回
線側に送出する制御部３と、メモリ１から１セル分を完
全に読出したことを検出する読出完了検出部４とを備
え、制御部３は、前記読出完了検出部４からの検出信号
が加えられない時に、アドレス発生部２を制御して、メ
モリ１から前回のセルと同一のセルを繰り返し読出して
回線側に送出する。
【０００９】又制御部３は、読出完了検出部４からの検
出信号が加えられた後、回線側からのタイミング信号が
加えられた場合、アドレス発生部２に、次のセルを読出
す為の先頭アドレスと、ロード信号と、クロック信号と
を加えて、メモリ１の読出アドレス信号を発生させる。
又制御部３は、回線側からのタイミング信号が加えられ
た時に、読出完了検出部４からの検出信号が加えられな
い場合は、アドレス発生部２に、前回の先頭アドレス
と、ロード信号と、クロック信号とを加えて、メモリ１
の読出アドレス信号を発生させ、メモリ１から同一のセ
ルを繰り返し読出して回線側に送出することができる。
出信号が加えられた後、回線側からのタイミング信号が
加えられた場合、アドレス発生部２に、次のセルを読出
す為の先頭アドレスと、ロード信号と、クロック信号と
を加えて、メモリ１の読出アドレス信号を発生させる。
又制御部３は、回線側からのタイミング信号が加えられ
た時に、読出完了検出部４からの検出信号が加えられな
い場合は、アドレス発生部２に、前回の先頭アドレス
と、ロード信号と、クロック信号とを加えて、メモリ１
の読出アドレス信号を発生させ、メモリ１から同一のセ
ルを繰り返し読出して回線側に送出することができる。
【００１０】又読出完了検出部４は、アドレス発生部２
からの読出アドレス信号を監視し、この読出アドレス信
号がメモリ１の１セルの蓄積先頭アドレスからその１セ
ルの後尾アドレスとなったことを検出した時に、１セル
分を完全に読出したと判定して検出信号を制御部３に加
える構成とすることができる。
からの読出アドレス信号を監視し、この読出アドレス信
号がメモリ１の１セルの蓄積先頭アドレスからその１セ
ルの後尾アドレスとなったことを検出した時に、１セル
分を完全に読出したと判定して検出信号を制御部３に加
える構成とすることができる。
【００１１】
【作用】メモリ１は、回線側に送出する任意数のセルを
一時的に蓄積するもので、アドレス発生部２からの読出
アドレス信号によってセルが読出される。制御部３は、
回線側からのタイミング信号により、アドレス発生部２
から読出アドレス信号を発生させ、その読出アドレス信
号によってメモリ１から読出されたセルを回線側に送出
するものである。その場合に、読出完了検出部４は、メ
モリ１から１セル分が完全に読出されたか否かを検出
し、読出完了を検出した時の検出信号を制御部３に加え
る。制御部３は、例えば、この検出信号が加えられない
で、次のタイミング信号が加えられた時は、完全なセル
が送出されない場合であるから、再び同一のセルの読出
制御を行う。従って、不完全なセルが送出されて廃棄処
理されても、その不完全なセルに対応する完全なセルを
その後に送出するから、セルの消失を防止することがで
きる。又メモリ１から同一のセルが繰り返し読出される
から、不完全なセルとして送出される場合でも、メモリ
１に一時的に蓄積されたそのセルが消去されることはな
くなる。
一時的に蓄積するもので、アドレス発生部２からの読出
アドレス信号によってセルが読出される。制御部３は、
回線側からのタイミング信号により、アドレス発生部２
から読出アドレス信号を発生させ、その読出アドレス信
号によってメモリ１から読出されたセルを回線側に送出
するものである。その場合に、読出完了検出部４は、メ
モリ１から１セル分が完全に読出されたか否かを検出
し、読出完了を検出した時の検出信号を制御部３に加え
る。制御部３は、例えば、この検出信号が加えられない
で、次のタイミング信号が加えられた時は、完全なセル
が送出されない場合であるから、再び同一のセルの読出
制御を行う。従って、不完全なセルが送出されて廃棄処
理されても、その不完全なセルに対応する完全なセルを
その後に送出するから、セルの消失を防止することがで
きる。又メモリ１から同一のセルが繰り返し読出される
から、不完全なセルとして送出される場合でも、メモリ
１に一時的に蓄積されたそのセルが消去されることはな
くなる。
【００１２】又制御部３は、アドレス発生部２に、セル
を読出す為の先頭アドレスと、それをロードする為のロ
ード信号と、読出アドレス信号を発生する為のクロック
信号とを加える。それによって、アドレス発生部２は、
メモリ１の読出アドレス信号を生成することができる。
しかし、読出完了検出部４からの検出信号が加えられな
いで、回線側のタイミング信号が加えられた場合は、タ
イミング信号の擾乱か或いはアドレス発生部２の障害で
あり、不完全なセルが送出された場合に相当するから、
前回の先頭アドレスを再度アドレス発生部２にロード
し、前回と同一の読出アドレス信号を発生させる。それ
によって、前回と同一のセルがメモリ１から読出されて
回線側に送出され、不完全なセルが廃棄されても、その
後に完全なセルを送出して、セルの消失を防止すること
ができる。
を読出す為の先頭アドレスと、それをロードする為のロ
ード信号と、読出アドレス信号を発生する為のクロック
信号とを加える。それによって、アドレス発生部２は、
メモリ１の読出アドレス信号を生成することができる。
しかし、読出完了検出部４からの検出信号が加えられな
いで、回線側のタイミング信号が加えられた場合は、タ
イミング信号の擾乱か或いはアドレス発生部２の障害で
あり、不完全なセルが送出された場合に相当するから、
前回の先頭アドレスを再度アドレス発生部２にロード
し、前回と同一の読出アドレス信号を発生させる。それ
によって、前回と同一のセルがメモリ１から読出されて
回線側に送出され、不完全なセルが廃棄されても、その
後に完全なセルを送出して、セルの消失を防止すること
ができる。
【００１３】又読出完了検出部４は、アドレス発生部２
からの読出アドレス信号を監視し、１セルの先頭アドレ
スと後尾アドレスとの関係で１セル分の読出しが完了し
たか否かを判定するもので、例えば、メモリ１に加えら
れる読出アドレス信号の発生回数をカウントし、カウン
ト内容が５３となった時に、先頭アドレスから５３バイ
ト構成のセルの読出しを完了したと判定する。又は、先
頭アドレスが例えば０番地の場合、後尾アドレスは５２
番地となるから、先頭アドレスと後尾アドレスとの差分
を求めると、その差分は５２となる。即ち、先頭アドレ
スと後尾アドレスとの差分を求めて、その差分が５２と
なった時に１セル分の読出しが完了したと判定する。
からの読出アドレス信号を監視し、１セルの先頭アドレ
スと後尾アドレスとの関係で１セル分の読出しが完了し
たか否かを判定するもので、例えば、メモリ１に加えら
れる読出アドレス信号の発生回数をカウントし、カウン
ト内容が５３となった時に、先頭アドレスから５３バイ
ト構成のセルの読出しを完了したと判定する。又は、先
頭アドレスが例えば０番地の場合、後尾アドレスは５２
番地となるから、先頭アドレスと後尾アドレスとの差分
を求めると、その差分は５２となる。即ち、先頭アドレ
スと後尾アドレスとの差分を求めて、その差分が５２と
なった時に１セル分の読出しが完了したと判定する。
【００１４】
【実施例】図２は本発明の実施例の説明図であり、１１
はメモリ、１２はアドレス発生部、１３は制御部、１４
は読出完了検出部、１５はインタフェース部、１６は交
換網、１７は先頭アドレス形成部、１８はロード信号形
成部、１９はクロック信号形成部である。
はメモリ、１２はアドレス発生部、１３は制御部、１４
は読出完了検出部、１５はインタフェース部、１６は交
換網、１７は先頭アドレス形成部、１８はロード信号形
成部、１９はクロック信号形成部である。
【００１５】メモリ１１は、前述の交換網側と加入者側
と間の速度差を吸収するバッファメモリに相当し、ラン
ダムアクセスメモリ（ＲＡＭ）やファーストイン・ファ
ーストアウトメモリ（ＦＩＦＯ）により構成することが
できる。又図示を省略した構成によって任意数の送信セ
ルが書込まれる。又一時的に蓄積されたセルは、少なく
とも１セル分が完全に読出されるまでは、そのセルは保
持されているものである。又制御部１３は、メモリ１１
に一時的に蓄積されたセルのそれぞれの先頭アドレスを
形成できる先頭アドレス形成部１７と、ロード信号を発
生するロード信号形成部１８と、交換網１６側からのタ
イミング情報を基にクロック信号を発生するクロック信
号形成部１９とを含む構成であり、例えば、マイクロプ
ロセッサの演算処理機能によって実現することができ
る。
と間の速度差を吸収するバッファメモリに相当し、ラン
ダムアクセスメモリ（ＲＡＭ）やファーストイン・ファ
ーストアウトメモリ（ＦＩＦＯ）により構成することが
できる。又図示を省略した構成によって任意数の送信セ
ルが書込まれる。又一時的に蓄積されたセルは、少なく
とも１セル分が完全に読出されるまでは、そのセルは保
持されているものである。又制御部１３は、メモリ１１
に一時的に蓄積されたセルのそれぞれの先頭アドレスを
形成できる先頭アドレス形成部１７と、ロード信号を発
生するロード信号形成部１８と、交換網１６側からのタ
イミング情報を基にクロック信号を発生するクロック信
号形成部１９とを含む構成であり、例えば、マイクロプ
ロセッサの演算処理機能によって実現することができ
る。
【００１６】又アドレス発生部１２は、ロード信号によ
って先頭アドレスをロードし、クロック信号をカウント
することにより、メモリ１１の読出アドレス信号を発生
するものである。又読出完了検出部１４は、アドレス発
生部１２からの読出アドレス信号を監視し、読出アドレ
ス信号の発生回数をカウントし、そのカウント内容が５
３となった時に、５３バイト分の読出アドレス信号が発
生した場合であるから、１セル分の読出しが完了したと
判定する構成とすることができる。又は、先頭アドレス
を示す読出アドレス信号と、後尾アドレスを示す読出ア
ドレス信号との差分を求め、その差分が５２となった時
に、１セル分の読出しが完了したと判定する構成とする
ことができる。従って、マイクロプロセッサ等の演算処
理機能を用いて読出完了検出部１４を構成することも可
能である。この読出完了検出部１４により１セル分の読
出完了を判定すると、検出信号を制御部１３に加える。
って先頭アドレスをロードし、クロック信号をカウント
することにより、メモリ１１の読出アドレス信号を発生
するものである。又読出完了検出部１４は、アドレス発
生部１２からの読出アドレス信号を監視し、読出アドレ
ス信号の発生回数をカウントし、そのカウント内容が５
３となった時に、５３バイト分の読出アドレス信号が発
生した場合であるから、１セル分の読出しが完了したと
判定する構成とすることができる。又は、先頭アドレス
を示す読出アドレス信号と、後尾アドレスを示す読出ア
ドレス信号との差分を求め、その差分が５２となった時
に、１セル分の読出しが完了したと判定する構成とする
ことができる。従って、マイクロプロセッサ等の演算処
理機能を用いて読出完了検出部１４を構成することも可
能である。この読出完了検出部１４により１セル分の読
出完了を判定すると、検出信号を制御部１３に加える。
【００１７】又インタフェース部１５は、交換網１６か
らのタイミング情報を基に、制御部１３に５３バイト周
期のタイミング信号を加える。制御部１３は、このタイ
ミング信号に基づいて、前述のように、アドレス発生部
１２を制御し、メモリ１１の読出アドレス信号を発生さ
せる。先頭アドレス形成部１７は、メモリ１１に任意数
のセルが順次蓄積されている場合、読出完了検出部１４
からの検出信号が加えられた後、タイミング信号が加え
られると、先頭アドレスを５３バイト分歩進した次の先
頭アドレスを形成するものである。又読出完了検出部１
４からの検出信号が加えられない時に、タイミング信号
が加えられた場合は、１セル分の読出しが完了していな
い時であるから、前回の先頭アドレスをそのまま出力す
るものである。何れの場合も、ロード信号形成部１８は
ロード信号を発生する。
らのタイミング情報を基に、制御部１３に５３バイト周
期のタイミング信号を加える。制御部１３は、このタイ
ミング信号に基づいて、前述のように、アドレス発生部
１２を制御し、メモリ１１の読出アドレス信号を発生さ
せる。先頭アドレス形成部１７は、メモリ１１に任意数
のセルが順次蓄積されている場合、読出完了検出部１４
からの検出信号が加えられた後、タイミング信号が加え
られると、先頭アドレスを５３バイト分歩進した次の先
頭アドレスを形成するものである。又読出完了検出部１
４からの検出信号が加えられない時に、タイミング信号
が加えられた場合は、１セル分の読出しが完了していな
い時であるから、前回の先頭アドレスをそのまま出力す
るものである。何れの場合も、ロード信号形成部１８は
ロード信号を発生する。
【００１８】例えば、メモリ１１に一時的に蓄積された
任意数のセルの中の次に送出するセルの先頭アドレスを
ＡＨ、その後尾アドレスをＡＥとすると、制御部１３
は、読出完了検出部１４からの検出信号が加えられた
後、インタフェース部１５からのタイミング信号が加え
られると、先頭アドレス形成部１７により先頭アドレス
ＡＨを形成させ、ロード信号形成部１８からロード信号
を発生させ、クロック信号形成部１９からクロック信号
を発生させて、アドレス発生部１２に加える。それによ
り、アドレス発生部１２は、先頭アドレスＡＨをロード
信号によってロードし、クロック信号のカウントを開始
する。
任意数のセルの中の次に送出するセルの先頭アドレスを
ＡＨ、その後尾アドレスをＡＥとすると、制御部１３
は、読出完了検出部１４からの検出信号が加えられた
後、インタフェース部１５からのタイミング信号が加え
られると、先頭アドレス形成部１７により先頭アドレス
ＡＨを形成させ、ロード信号形成部１８からロード信号
を発生させ、クロック信号形成部１９からクロック信号
を発生させて、アドレス発生部１２に加える。それによ
り、アドレス発生部１２は、先頭アドレスＡＨをロード
信号によってロードし、クロック信号のカウントを開始
する。
【００１９】アドレス発生部１２は、このカウント内容
を読出アドレス信号とするものであり、セルが蓄積され
た先頭アドレスＡＨから後尾アドレスＡＥまでの５３バ
イト分の読出アドレス信号を順次発生する。このよう
に、５３バイト分の読出アドレス信号を発生した場合
に、１セル分の読出しが完了することになり、読出完了
検出部１４からの検出信号が制御部１３に加えられる。
又メモリ１１から読出されたセルは、制御部１３から回
線側、即ち、インタフェース部１５を介して交換網１６
に送出され、そのセルは、ヘッダ部ＨＤの内容に従った
交換網１６のパスを介して受信側へ転送される。
を読出アドレス信号とするものであり、セルが蓄積され
た先頭アドレスＡＨから後尾アドレスＡＥまでの５３バ
イト分の読出アドレス信号を順次発生する。このよう
に、５３バイト分の読出アドレス信号を発生した場合
に、１セル分の読出しが完了することになり、読出完了
検出部１４からの検出信号が制御部１３に加えられる。
又メモリ１１から読出されたセルは、制御部１３から回
線側、即ち、インタフェース部１５を介して交換網１６
に送出され、そのセルは、ヘッダ部ＨＤの内容に従った
交換網１６のパスを介して受信側へ転送される。
【００２０】そして、次のタイミング信号が制御部１３
に加えられると、先頭アドレス形成部１７からの先頭ア
ドレスは、前回のセルの後尾アドレスＡＥの次のアドレ
スを示す（ＡＥ＋１）となる。この先頭アドレス（ＡＥ
＋１）は、アドレス発生部１２にロード信号形成部１８
からのロード信号に従ってロードされ、クロック信号発
生部１９からのクロック信号のカウント開始により、先
頭アドレス（ＡＥ＋１）から順に５３バイト分の読出ア
ドレス信号が発生される。この読出アドレス信号により
メモリ１１から次のセルの読出しが行われる。
に加えられると、先頭アドレス形成部１７からの先頭ア
ドレスは、前回のセルの後尾アドレスＡＥの次のアドレ
スを示す（ＡＥ＋１）となる。この先頭アドレス（ＡＥ
＋１）は、アドレス発生部１２にロード信号形成部１８
からのロード信号に従ってロードされ、クロック信号発
生部１９からのクロック信号のカウント開始により、先
頭アドレス（ＡＥ＋１）から順に５３バイト分の読出ア
ドレス信号が発生される。この読出アドレス信号により
メモリ１１から次のセルの読出しが行われる。
【００２１】又制御部１３に、タイミング信号の擾乱等
により、読出完了検出部１４からの検出信号が加えられ
る前に、タイミング信号が加えられた場合は、１セル分
の読出しが完了していないので、制御部１３の先頭アド
レス形成部１８からの先頭アドレスは、前回の先頭アド
レスＡＨと同一としてアドレス発生部１２に加える。従
って、アドレス発生部１２では、この先頭アドレスＡＨ
をロード信号によってロードし、クロック信号のカウン
トを開始するから、前回と同一の読出アドレス信号とな
り、同一のセルが再度メモリ１１から読出されることに
なる。
により、読出完了検出部１４からの検出信号が加えられ
る前に、タイミング信号が加えられた場合は、１セル分
の読出しが完了していないので、制御部１３の先頭アド
レス形成部１８からの先頭アドレスは、前回の先頭アド
レスＡＨと同一としてアドレス発生部１２に加える。従
って、アドレス発生部１２では、この先頭アドレスＡＨ
をロード信号によってロードし、クロック信号のカウン
トを開始するから、前回と同一の読出アドレス信号とな
り、同一のセルが再度メモリ１１から読出されることに
なる。
【００２２】従って、１セル分の読出しが完了しない場
合に、５３バイトに満たないバイト長のセルが送出さ
れ、セル廃棄によりセルの消失が発生することになる。
しかし、このセルは、メモリ１１に保持されており、再
度メモリ１１から読出されて送出され、１セル分の読出
しが完了するまで繰り返されるから、タイミング信号が
正常となった時には、正常なセルが送出されるので、セ
ル消失を防止することができる。
合に、５３バイトに満たないバイト長のセルが送出さ
れ、セル廃棄によりセルの消失が発生することになる。
しかし、このセルは、メモリ１１に保持されており、再
度メモリ１１から読出されて送出され、１セル分の読出
しが完了するまで繰り返されるから、タイミング信号が
正常となった時には、正常なセルが送出されるので、セ
ル消失を防止することができる。
【００２３】図３は本発明の実施例の動作説明図であ
り、（ａ）は制御部１３に加えられる正常時のタイミン
グ信号、（ｂ）は制御部１３からアドレス発生部１２に
加えられる先頭アドレス、（ｃ）は制御部１３からアド
レス発生部１２に加えられるロード信号、（ｄ）は読出
完了検出部１４から制御部１３に加えられる検出信号、
（ｅ）は異常時のタイミング信号、（ｆ）は異常時の先
頭アドレス、（ｇ）は異常時のロード信号、（ｈ）は異
常時の検出信号を示す。
り、（ａ）は制御部１３に加えられる正常時のタイミン
グ信号、（ｂ）は制御部１３からアドレス発生部１２に
加えられる先頭アドレス、（ｃ）は制御部１３からアド
レス発生部１２に加えられるロード信号、（ｄ）は読出
完了検出部１４から制御部１３に加えられる検出信号、
（ｅ）は異常時のタイミング信号、（ｆ）は異常時の先
頭アドレス、（ｇ）は異常時のロード信号、（ｈ）は異
常時の検出信号を示す。
【００２４】制御部１３に加えられるタイミング信号
は、図３の（ａ）に示すように、正常時の周期Ｔ１は５
３バイト分の周期である。それにより、（ｂ）に示すよ
うに、制御部１３からアドレス発生部１２に先頭アドレ
スＡａ，Ａｂが、（ｃ）に示すロード信号によってロー
ドされ、読出アドレス信号が発生されてメモリ１１に加
えられる。従って、５３バイト分の読出完了により、
（ｄ）に示す検出信号が制御部１３に加えられるから、
メモリ１１から順にセルが読出される。
は、図３の（ａ）に示すように、正常時の周期Ｔ１は５
３バイト分の周期である。それにより、（ｂ）に示すよ
うに、制御部１３からアドレス発生部１２に先頭アドレ
スＡａ，Ａｂが、（ｃ）に示すロード信号によってロー
ドされ、読出アドレス信号が発生されてメモリ１１に加
えられる。従って、５３バイト分の読出完了により、
（ｄ）に示す検出信号が制御部１３に加えられるから、
メモリ１１から順にセルが読出される。
【００２５】しかし、系切替え等の何らかの原因により
タイミング信号に擾乱が発生し、図３の（ｅ）に示すよ
うに、タイミング信号ｔａの次のタイミング信号ｔｂと
の周期Ｔ２が、正常時の周期Ｔ１より短い場合、タイミ
ング信号ｔａにより（ｆ）に示す先頭アドレスＡａが
（ｇ）に示すロード信号によってロードされ、次のタイ
ミング信号ｔｂが加えられた時は、先頭アドレスＡａか
ら１セル分の読出しが完了していない時であるから、
（ｈ）に示す検出信号が出力されない時である。その場
合は、タイミング信号ｔｂに従った先頭アドレスは前回
と同一のＡａとするものである。
タイミング信号に擾乱が発生し、図３の（ｅ）に示すよ
うに、タイミング信号ｔａの次のタイミング信号ｔｂと
の周期Ｔ２が、正常時の周期Ｔ１より短い場合、タイミ
ング信号ｔａにより（ｆ）に示す先頭アドレスＡａが
（ｇ）に示すロード信号によってロードされ、次のタイ
ミング信号ｔｂが加えられた時は、先頭アドレスＡａか
ら１セル分の読出しが完了していない時であるから、
（ｈ）に示す検出信号が出力されない時である。その場
合は、タイミング信号ｔｂに従った先頭アドレスは前回
と同一のＡａとするものである。
【００２６】それによって、前回と同一の先頭アドレス
Ａａからセルの読出しが開始され、同一のセルが繰り返
し送出される。従って、メモリ１１から１セル分が完全
に読出されるまで、即ち、タイミング信号が正常になる
まで繰り返され、タイミング信号が正常となった時に
は、その直前に送出されたセルは完全な状態となってい
るから、読出完了検出部１４からの検出信号が制御部１
３に加えられることになり、先頭アドレスの歩進が行わ
れ、次のセルの送出が開始される。従って、読出しが完
全に行われるまで、そのセルはメモリ１１に保持されて
繰り返し送出されるから、不完全なセルが廃棄されて
も、セルの消失が生じないことになる。
Ａａからセルの読出しが開始され、同一のセルが繰り返
し送出される。従って、メモリ１１から１セル分が完全
に読出されるまで、即ち、タイミング信号が正常になる
まで繰り返され、タイミング信号が正常となった時に
は、その直前に送出されたセルは完全な状態となってい
るから、読出完了検出部１４からの検出信号が制御部１
３に加えられることになり、先頭アドレスの歩進が行わ
れ、次のセルの送出が開始される。従って、読出しが完
全に行われるまで、そのセルはメモリ１１に保持されて
繰り返し送出されるから、不完全なセルが廃棄されて
も、セルの消失が生じないことになる。
【００２７】
【発明の効果】以上説明したように、本発明は、読出完
了検出部４により、メモリ１から１セル分の読出しが完
了したか否かを検出し、読出しが完了した時の検出信号
を制御部３に加える。それにより、制御部３は、回線側
からのタイミング信号が加えられた時に、次のセルを読
出す為の先頭アドレスと、ロード信号と、クロック信号
とをアドレス発生部２に加える。従って、アドレス発生
部２から次のセルをメモリ１から読出す為の読出アドレ
ス信号が発生される。しかし、タイミング信号の擾乱等
により、１セル分の読出しが完了しない場合は、前回と
同一の先頭アドレスをアドレス発生部１２にロードする
もので、それによって、タイミング信号が正常化するま
で、同一のセルを繰り返し読出して送出することによ
り、セルの消失を防止することができる利点がある。特
に、セルにシーケンス番号を付加しない場合でも、送信
側の処理によりセル消失を防止することができるから、
受信側ではデータを容易に復元できる利点がある。
了検出部４により、メモリ１から１セル分の読出しが完
了したか否かを検出し、読出しが完了した時の検出信号
を制御部３に加える。それにより、制御部３は、回線側
からのタイミング信号が加えられた時に、次のセルを読
出す為の先頭アドレスと、ロード信号と、クロック信号
とをアドレス発生部２に加える。従って、アドレス発生
部２から次のセルをメモリ１から読出す為の読出アドレ
ス信号が発生される。しかし、タイミング信号の擾乱等
により、１セル分の読出しが完了しない場合は、前回と
同一の先頭アドレスをアドレス発生部１２にロードする
もので、それによって、タイミング信号が正常化するま
で、同一のセルを繰り返し読出して送出することによ
り、セルの消失を防止することができる利点がある。特
に、セルにシーケンス番号を付加しない場合でも、送信
側の処理によりセル消失を防止することができるから、
受信側ではデータを容易に復元できる利点がある。
【００２８】又制御部３は、読出完了の検出信号とタイ
ミング信号とを基に、アドレス発生部２にロードする先
頭アドレスを更新するか否かを制御し、タイミング信号
の擾乱等の場合に、先頭アドレスを前回と同一とするこ
とにより、メモリ１から同一のセルを繰り返し読出して
送出し、セルの消失を防止することができる。
ミング信号とを基に、アドレス発生部２にロードする先
頭アドレスを更新するか否かを制御し、タイミング信号
の擾乱等の場合に、先頭アドレスを前回と同一とするこ
とにより、メモリ１から同一のセルを繰り返し読出して
送出し、セルの消失を防止することができる。
【００２９】又読出完了検出部４は、アドレス発生部２
からメモリ１に加える読出アドレス信号を監視して、１
セル分の読出しが完了したか否かを検出するものであ
り、タイミング信号の擾乱等により１セル分の読出しが
完了しない場合の検出、及びアドレス発生部２の障害に
よる読出アドレス信号の異常時の検出も可能となり、比
較的簡単な構成で実現できる利点がある。
からメモリ１に加える読出アドレス信号を監視して、１
セル分の読出しが完了したか否かを検出するものであ
り、タイミング信号の擾乱等により１セル分の読出しが
完了しない場合の検出、及びアドレス発生部２の障害に
よる読出アドレス信号の異常時の検出も可能となり、比
較的簡単な構成で実現できる利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の実施例の動作説明図である。
【図４】セルの説明図である。
１ メモリ ２ アドレス発生部 ３ 制御部 ４ 読出完了検出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−201846（ＪＰ，Ａ) 特開 平４−331528（ＪＰ，Ａ) 特開 平５−37498（ＪＰ，Ａ) 特開 平７−74756（ＪＰ，Ａ) 特開 昭57−113658（ＪＰ，Ａ) 特開 平５−252183（ＪＰ，Ａ) 特開 昭62−220048（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28 H04L 29/08 H04L 1/00
Claims (3)
- 【請求項１】 送信データを固定長のセルに分割し、該
セルを一時的に蓄積するメモリ（１）と、 該メモリ（１）の読出アドレス信号を生成するアドレス
発生部（２）と、 該アドレス発生部（２）を回線側からのタイミング信号
を基に制御し、且つ該アドレス発生部（２）からの読出
アドレス信号によって読出したセルを前記回線側に送出
する制御部（３）と、 前記メモリ（１）から１セル分を完全に読出したことを
検出する読出完了検出部（４）とを備え、 前記制御部（３）は、前記読出完了検出部（４）からの
検出信号が加えられない時に、前記アドレス発生部
（２）を制御して、前記メモリ（１）から前回のセルと
同一のセルを繰り返し読出して前記回線側に送出するこ
とを特徴とするセル消失防止制御方式。 - 【請求項２】 前記制御部（３）は、前記読出完了検出
部（４）からの検出信号が加えられた後、前記回線側か
らタイミング信号が加えられた時は、前記アドレス発生
部（２）に、次のセルを読出す為の先頭アドレスと、ロ
ード信号と、クロック信号とを加えて、前記メモリ
（１）の読出アドレス信号を発生させ、前記回線側から
のタイミング信号が加えられた時に、前記読出完了検出
部（４）からの検出信号が加えられなかった場合は、前
記アドレス発生部（２）に、前回の前記先頭アドレス
と、ロード信号と、クロック信号とを加えて、前記メモ
リ（１）の読出アドレス信号を発生させて、前記メモリ
（１）から同一のセルを繰り返し読出して前記回線側に
送出することを特徴とする請求項１記載のセル消失防止
制御方式。 - 【請求項３】 前記読出完了検出部（４）は、前記アド
レス発生部（２）からの読出アドレス信号を監視し、該
読出アドレス信号が前記メモリ（１）の１セルの蓄積先
頭アドレスから該１セルの後尾アドレスとなったことを
検出した時、１セル分を完全に読出したと判定して前記
検出信号を前記制御部（３）に加える構成を有すること
を特徴とする請求項１記載のセル消失防止制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711893A JP2847611B2 (ja) | 1993-09-01 | 1993-09-01 | セル消失防止制御方式 |
| US08/726,544 US5684958A (en) | 1993-09-01 | 1996-10-07 | System for preventing cell dropout on the transmitting side using timing signal and read completion signal to control the retransmission of previous cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711893A JP2847611B2 (ja) | 1993-09-01 | 1993-09-01 | セル消失防止制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774748A JPH0774748A (ja) | 1995-03-17 |
| JP2847611B2 true JP2847611B2 (ja) | 1999-01-20 |
Family
ID=16699142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21711893A Expired - Fee Related JP2847611B2 (ja) | 1993-09-01 | 1993-09-01 | セル消失防止制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5684958A (ja) |
| JP (1) | JP2847611B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174815A (ja) * | 1998-12-09 | 2000-06-23 | Nec Corp | Ｑｏｓプロテクション装置 |
| US7453881B2 (en) * | 2001-10-05 | 2008-11-18 | Aware, Inc. | Systems and methods for multi-pair ATM over DSL |
| US6766482B1 (en) | 2001-10-31 | 2004-07-20 | Extreme Networks | Ethernet automatic protection switching |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3245045A (en) * | 1961-11-21 | 1966-04-05 | Ibm | Integrated data processing system |
| US4445214A (en) * | 1980-05-30 | 1984-04-24 | Harris Corporation | Method of controlling message transmission sequence in multi station communication system |
| US4454383A (en) * | 1982-11-22 | 1984-06-12 | Bell Telephone Laboratories, Incorporated | Asynchronous data transmission method and circuitry |
| JPS6170654A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 分散処理システムにおける資源管理方式 |
| CN86101893A (zh) * | 1985-02-28 | 1986-11-05 | 佳能株式会社 | 数据通信设备 |
| US4665519A (en) * | 1985-11-04 | 1987-05-12 | Electronic Systems Technology, Inc. | Wireless computer modem |
| US5230067A (en) * | 1988-05-11 | 1993-07-20 | Digital Equipment Corporation | Bus control circuit for latching and maintaining data independently of timing event on the bus until new data is driven onto |
| US4932020A (en) * | 1988-11-14 | 1990-06-05 | At&T Bell Laboratories | Packet switching arrangement including packet retransmission |
| US5258752A (en) * | 1988-11-25 | 1993-11-02 | Sumitomo Electric Industries, Ltd. | Broad band digital exchange |
| JP2871704B2 (ja) * | 1988-12-29 | 1999-03-17 | キヤノン株式会社 | 画像通信方法 |
| JPH0362630A (ja) * | 1989-07-31 | 1991-03-18 | Nec Eng Ltd | 衛星通信方式 |
| JP2769012B2 (ja) * | 1990-02-28 | 1998-06-25 | 富士通株式会社 | セル抜け誤配送検出および訂正方法 |
| DE59007068D1 (de) * | 1990-04-27 | 1994-10-13 | Siemens Ag | Verfahren und Schaltungsanordnung zur Reduzierung des Verlustes von Nachrichtenpaketen, die über eine Paketvermittlungseinrichtung übertragen werden. |
| JP2798141B2 (ja) * | 1990-05-18 | 1998-09-17 | 富士通株式会社 | Ａｔｍネットワークにおけるセルエラー訂正方式 |
| DE69022055T2 (de) * | 1990-11-06 | 1996-03-07 | Hewlett Packard Co | Schaltungseinrichtungen und Verfahren für Vielfachübertragung. |
| US5241625A (en) * | 1990-11-27 | 1993-08-31 | Farallon Computing, Inc. | Screen image sharing among heterogeneous computers |
| US5361255A (en) * | 1991-04-29 | 1994-11-01 | Dsc Communications Corporation | Method and apparatus for a high speed asynchronous transfer mode switch |
| US5379297A (en) * | 1992-04-09 | 1995-01-03 | Network Equipment Technologies, Inc. | Concurrent multi-channel segmentation and reassembly processors for asynchronous transfer mode |
| DE69129851T2 (de) * | 1991-09-13 | 1999-03-25 | International Business Machines Corp., Armonk, N.Y. | Konfigurierbare gigabit/s Vermittlunganpassungseinrichtung |
| JP2629568B2 (ja) * | 1993-07-30 | 1997-07-09 | 日本電気株式会社 | Ａｔｍセル交換方式 |
-
1993
- 1993-09-01 JP JP21711893A patent/JP2847611B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-07 US US08/726,544 patent/US5684958A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5684958A (en) | 1997-11-04 |
| JPH0774748A (ja) | 1995-03-17 |
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